JPH07249989A - Analog/digital converter - Google Patents
Analog/digital converterInfo
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- JPH07249989A JPH07249989A JP6768894A JP6768894A JPH07249989A JP H07249989 A JPH07249989 A JP H07249989A JP 6768894 A JP6768894 A JP 6768894A JP 6768894 A JP6768894 A JP 6768894A JP H07249989 A JPH07249989 A JP H07249989A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、デルタシグマ（Δ
Σ）変調器を備えたアナログ／ディジタル（Ａ／Ｄ）変
換器に関し、特にΔΣ変調器において複数の積分用コン
デンサをチャンネル毎に切換えて複数チャンネルのアナ
ログ入力を時分割的に処理することにより高性能化及び
小型化を達成したものである。BACKGROUND OF THE INVENTION This invention relates to delta sigma (Δ
The present invention relates to an analog / digital (A / D) converter including a Σ) modulator, and particularly, in a ΔΣ modulator, by switching a plurality of integration capacitors for each channel and processing analog inputs of a plurality of channels in a time division manner, It has achieved higher performance and smaller size.
【０００２】[0002]
【従来の技術】従来、Ａ／Ｄ変換器としては、アナログ
入力を微積分処理して１ビット等の少ビットのディジタ
ル出力を送出するΔΣ変調器を備えたものが知られてい
る。通常、ΔΣ変調器からの少ビットのディジタル出力
は、ディジタルフィルタ等のデシメーション回路により
多ビットのディジタル出力に変換される。2. Description of the Related Art Conventionally, as an A / D converter, there is known an A / D converter provided with a .DELTA..SIGMA. Modulator for performing a fine integration process on an analog input and transmitting a digital output of a small bit such as 1 bit. Usually, a small bit digital output from the ΔΣ modulator is converted into a multi bit digital output by a decimation circuit such as a digital filter.
【０００３】[0003]
【発明が解決しようとする課題】上記した従来技術によ
ると、１つのデルタシグマ変調器では、１チャンネルの
アナログ入力しか処理できず、複数チャンネルのアナロ
グ入力を処理するためには、複数のΔΣ変調器を並設す
る必要があった。According to the above-mentioned prior art, one delta-sigma modulator can process only one channel of analog input, and in order to process a plurality of channels of analog input, a plurality of ΔΣ modulations are required. It was necessary to install the vessels side by side.
【０００４】Ａ／Ｄ変換器をＬＳＩ（大規模集積）化す
る場合、半導体チップ上に占めるΔΣ変調器の面積は、
他の回路要素に比べてかなり大きい。このため、チャン
ネル数の増大に対応して変調器数を増大すると、チップ
サイズがチャンネル数にほぼ比例して増大し、大型化を
招く不都合があった。When the A / D converter is integrated into an LSI (large-scale integration), the area of the ΔΣ modulator on the semiconductor chip is
It is considerably larger than other circuit elements. For this reason, when the number of modulators is increased in response to the increase in the number of channels, the chip size increases substantially in proportion to the number of channels, which causes a problem of increasing the size.
【０００５】この発明の目的は、複数チャンネルのアナ
ログ入力を処理しうる小型なＡ／Ｄ変換器を提供するこ
とにある。An object of the present invention is to provide a compact A / D converter capable of processing analog inputs of a plurality of channels.
【０００６】[0006]
【課題を解決するための手段】この発明に係るＡ／Ｄ変
換器は、複数チャンネルのアナログ入力を順次に選択的
に切換えて時分割入力として送出する切換手段と、この
切換手段からの時分割入力を微積分処理して時分割的な
ディジタル出力を送出するΔΣ変調器であって、前記複
数のチャンネルにそれぞれ対応した複数の積分用コンデ
ンサを有し、各チャンネル毎に対応する積分用コンデン
サに切換えて積分を行なうものとを備えたものである。SUMMARY OF THE INVENTION An A / D converter according to the present invention comprises a switching means for selectively selectively switching analog inputs of a plurality of channels and sending them as time division inputs, and a time division from this switching means. A delta-sigma modulator for performing time-division digital output by performing fine integration processing on an input, having a plurality of integrating capacitors respectively corresponding to the plurality of channels, and switching to an integrating capacitor corresponding to each channel. And the one that performs integration.
【０００７】[0007]
【作用】この発明の構成によれば、複数チャンネルのア
ナログ入力は、切換手段により時分割入力としてΔΣ変
調器に供給される。ΔΣ変調器では、各チャンネル毎に
積分用コンデンサを切換えて積分を行なうことにより時
分割的なディジタル出力を送出する。According to the structure of the present invention, the analog inputs of a plurality of channels are supplied to the ΔΣ modulator as time division inputs by the switching means. The ΔΣ modulator outputs a time-divisional digital output by switching integration capacitors for each channel and performing integration.
【０００８】ΔΣ変調器からの少ビットの時分割的なデ
ィジタル出力は、複数チャンネルのディジタル出力に分
離した後、各チャンネル毎に多ビットのディジタル出力
に変換してもよいし、あるいは多ビットの時分割的なデ
ィジタル出力に変換した後、複数チャンネルのディジタ
ル出力に分離してもよい。The small-bit time-divisional digital output from the ΔΣ modulator may be separated into digital outputs of a plurality of channels and then converted into a multi-bit digital output for each channel, or a multi-bit digital output. After converting into a time-divisional digital output, it may be separated into a plurality of channels of digital output.
【０００９】[0009]
【実施例】図１は、この発明の一実施例に係るＡ／Ｄ変
換器を示すもので、このＡ／Ｄ変換器は、１次のΔΣ変
調器を備えている。1 shows an A / D converter according to an embodiment of the present invention, and this A / D converter comprises a first-order ΔΣ modulator.
【００１０】切換器１０は、第１及び第２チャンネルの
アナログ入力Ａ及びＢを図２に示すようにクロック信号
φS に基づいて順次に切換えて時分割入力Ｘ0 としてΔ
Σ変調器に供給する。時分割入力Ｘ0 を構成するアナロ
グ入力Ａ1 ，Ｂ1 ，Ａ2 ，Ｂ2 ，Ａ3 ，Ｂ3 ……のう
ち、Ａ1 ，Ａ2 ，Ａ3 ……は、アナログ入力Ａの切換出
力からなり、Ｂ1 ，Ｂ2 ，Ｂ3 ……は、アナログ入力Ｂ
の切換出力からなる。[0010] switching device 10, delta first and analog inputs A and B of the second channel as a divided input X 0 when sequentially switched based on the clock signal phi S 2
Supply to the Σ modulator. Time division Input Analog Input A 1 constituting the X 0, B 1, A 2 , B 2, A 3, B 3 of the ......, A 1, A 2, A 3 ...... is switching output of the analog input A , B 1 , B 2 , B 3 ... are analog inputs B
It consists of the switching output of.
【００１１】ΔΣ変調器は、スイッチト・キャパシタ回
路１２と、積分器１４と、比較器１６と、フィードバッ
ク系１８とを含むもので、時分割入力Ｘ0 は、スイッチ
ト・キャパシタ回路１２に入力される。スイッチト・キ
ャパシタ回路１２にあっては、制御スイッチＳａとコン
デンサＣ0 と制御スイッチＳｄとが直列接続されると共
に、コンデンサＣ0 の一端と接地点との間には制御スイ
ッチＳｂが、コンデンサＣ0 の他端と接地点との間には
制御スイッチＳｃがそれぞれ接続されている。The ΔΣ modulator includes a switched capacitor circuit 12, an integrator 14, a comparator 16, and a feedback system 18. The time division input X 0 is input to the switched capacitor circuit 12. To be done. In the switched capacitor circuit 12, the control switch Sa, the capacitor C 0, and the control switch Sd are connected in series, and the control switch Sb is provided between one end of the capacitor C 0 and the ground point. A control switch Sc is connected between the other end of 0 and the ground point.
【００１２】制御スイッチＳａ，Ｓｂ，Ｓｃ，Ｓｄは、
図３に示すようなクロック信号φＡ，φＢ，φＣ，φＤ
によってそれぞれ制御され、各制御スイッチは、制御す
るクロック信号がＨ（高）又はＬ（低）レベルになるの
に応じてそれぞれ導通又は非導通となる。例えば図３に
示すように、入力Ｘ0 としてアナログ入力Ａ1 が供給さ
れるとき、クロック信号φＡ，φＣが共にＨレベルにな
るのに応じてアナログ入力Ａ1 がサンプリングされる。
この後、クロック信号φＡ，φＣがＬレベルで且つクロ
ック信号φＢ，φＤがＨレベルになると、サンプリング
されたアナログ入力Ａ1 が保持され、加算点Ｐに供給さ
れる。The control switches Sa, Sb, Sc and Sd are
Clock signals φA, φB, φC, φD as shown in FIG.
Each of the control switches is turned on or off in response to a clock signal to be controlled becoming H (high) or L (low) level. For example, as shown in FIG. 3, when the analog input A 1 is supplied as the input X 0 , the analog input A 1 is sampled in response to the clock signals φA and φC both becoming the H level.
After that, when the clock signals φA and φC are at L level and the clock signals φB and φD are at H level, the sampled analog input A 1 is held and supplied to the addition point P.
【００１３】積分器１４にあっては、オペアンプＯＰの
反転入力端及び非反転入力端がそれぞれ加算点Ｐ及び接
地点に接続されており、加算点ＰとオペアンプＯＰの出
力端との間には積分用コンデンサＣA 及び制御スイッチ
Ｓｇの直列路と、積分用コンデンサＣB 及び制御スイッ
チＳｆの直列路とが接続されている。コンデンサＣA及
びスイッチＳｇの直列路は、第１チャンネルに対応し、
コンデンサＣB 及びスイッチＳｆの直列路は、第２チャ
ンネルに対応する。In the integrator 14, the inverting input terminal and the non-inverting input terminal of the operational amplifier OP are connected to the addition point P and the ground point, respectively, and between the addition point P and the output terminal of the operational amplifier OP. A series path of the integrating capacitor C A and the control switch Sg and a series path of the integrating capacitor C B and the control switch Sf are connected. The series path of the capacitor C A and the switch Sg corresponds to the first channel,
The series path of the capacitor C B and the switch Sf corresponds to the second channel.
【００１４】制御スイッチＳｆ，Ｓｇは、図３に示すよ
うなクロック信号φＦ，φＧによってそれぞれ制御さ
れ、各制御スイッチは、制御するクロック信号がＨ又は
Ｌレベルになるのに応じてそれぞれ導通又は非導通とな
る。例えば図３に示すように、クロック信号φＦ，φＧ
が交互にＨレベルになるのに応じてスイッチＳｆ，Ｓｇ
が交互に導通する。The control switches Sf and Sg are respectively controlled by clock signals φF and φG as shown in FIG. 3, and the respective control switches are made conductive or non-conductive according to the clock signal to be controlled becoming H or L level. It becomes conductive. For example, as shown in FIG. 3, clock signals φF and φG
Switches to H level alternately, switches Sf and Sg
Alternate conduction.
【００１５】比較器１６は、１ビット量子化器を構成す
るもので、積分器１４の出力が正又は負か判定してそれ
ぞれ“１”又は“０”の出力Ｙ0 ，Ｙ0'を送出する。出
力Ｙ0 は、分離器２６に供給され、出力Ｙ0'は、フィー
ドバック系１８の遅延段２０に供給される。The comparator 16 constitutes a 1-bit quantizer, and judges whether the output of the integrator 14 is positive or negative and sends out outputs Y 0 and Y 0 'of "1" or "0", respectively. To do. The output Y 0 is supplied to the separator 26, and the output Y 0 ′ is supplied to the delay stage 20 of the feedback system 18.
【００１６】フィードバック系１８は、遅延段２０、制
御部２２、スイッチト・キャパシタ回路２４Ｐ，２４Ｎ
を含むもので、加算点Ｐと共に微分器を構成しており、
比較器１６での量子化値に対応した正負の基準値を加算
点Ｐにフィードバックすることで量子化誤差に周波数特
性を与えて低域の量子化誤差を高域に追いやる（いわゆ
るノイズシェーピングを行なう）ようになっている。The feedback system 18 includes a delay stage 20, a control unit 22, and switched capacitor circuits 24P and 24N.
And includes a summing point P to form a differentiator,
By feeding back the positive and negative reference values corresponding to the quantized value in the comparator 16 to the addition point P, the frequency characteristic is given to the quantized error and the quantized error in the low frequency band is driven to the high frequency band (so-called noise shaping is performed). ).
【００１７】遅延段２０は、１サンプリング周期分の遅
延Ｄを比較器１６からの出力Ｙ0'に与えるもので、その
遅延出力を図３に示すようにＤ１，Ｄ２，Ｄ３……のタ
イミングで制御部２２に供給する。制御部２２は、図３
に示すようにクロック信号φＣのＨレベルに対応するタ
イミングで遅延段２０からの入力が“１”ならば制御信
号φＥとしてＨレベルの信号を、遅延段２０からの入力
が“０”ならば制御信号φＥ’としてＨレベルの信号を
それぞれ発生する。The delay stage 20 gives a delay D for one sampling period to the output Y 0 'from the comparator 16, and the delayed output is at the timings D1, D2, D3 ... As shown in FIG. It is supplied to the control unit 22. The control unit 22 is shown in FIG.
When the input from the delay stage 20 is “1” at the timing corresponding to the H level of the clock signal φC, the control signal φE is an H level signal, and when the input from the delay stage 20 is “0”, the control is performed. An H level signal is generated as the signal φE ′.
【００１８】スイッチト・キャパシタ回路２４Ｐ，２４
Ｎは、＋Ｖなる基準電圧に基づいてフィードバック信号
＋Ｅ，−Ｅをそれぞれ発生するもので、それぞれ制御部
２２からの制御信号φＥ，φＥ’により制御される。Switched capacitor circuits 24P, 24
N generates feedback signals + E and −E based on a reference voltage of + V, and is controlled by control signals φE and φE ′ from the control unit 22, respectively.
【００１９】スイッチト・キャパシタ回路２４Ｐにあっ
ては、＋Ｖを受取る制御スイッチＰａと、コンデンサＣ
1 と、制御スイッチＰｅとが直列接続されており、コン
デンサＣ1 の一端と接地点との間には制御スイッチＰｂ
が、コンデンサＣ1 の他端と接地点との間には制御スイ
ッチＰｄがそれぞれ接続されている。スイッチＰａ，Ｐ
ｂ，Ｐｄ，Ｐｅは、図３に示すような信号φＡ，φＢ，
φＤ，φＥによりそれぞれ制御され、各スイッチは、制
御する信号がＨ又はＬレベルになるのに応じてそれぞれ
導通又は非導通となる。In the switched capacitor circuit 24P, the control switch Pa that receives + V and the capacitor C are used.
1 and the control switch Pe are connected in series, and the control switch Pb is provided between one end of the capacitor C 1 and the ground point.
However, the control switch Pd is connected between the other end of the capacitor C 1 and the ground point. Switches Pa, P
b, Pd, and Pe are signals φA, φB, and
The switches are respectively controlled by φD and φE, and each switch becomes conductive or non-conductive in response to the control signal becoming H or L level.
【００２０】例えば、図３のｔ1 のタイミングでは、ス
イッチＰｂ，Ｐｄが信号φＢ，φＤによりいずれも導通
状態であり、コンデンサＣ1 の両端の電位はいずれも０
である。次に、図３のｔ2 のタイミングでは、スイッチ
Ｐａが信号φＡにより導通状態であり、スイッチＰｂ，
Ｐｄが信号φＢ，φＤによりいずれも非導通状態であ
る。このため、コンデンサＣ1 のスイッチＰｅ側の電位
は＋Ｖであり、このときに信号φＥがＨレベルであれば
スイッチＰｅを介して＋Ｖがフィードバック信号＋Ｅと
して加算点Ｐに供給される。For example, at the timing of t 1 in FIG. 3, the switches Pb and Pd are both conductive due to the signals φB and φD, and the potentials across the capacitor C 1 are both 0.
Is. Next, at the timing of t 2 in FIG. 3, the switch Pa is in the conductive state by the signal φA, and the switch Pb,
Both Pd are in the non-conducting state by the signals φB and φD. Therefore, the potential of the capacitor C 1 on the switch Pe side is + V, and if the signal φE is at H level at this time, + V is supplied to the addition point P via the switch Pe as the feedback signal + E.
【００２１】一方、スイッチト・キャパシタ回路２４Ｎ
にあっては、＋Ｖを受取る制御スイッチＮｂと、コンデ
ンサＣ2 と、制御スイッチＮｅとが直列接続されてお
り、コンデンサＣ2 の一端と接地点との間には制御スイ
ッチＮａが、コンデンサＣ2 の他端と接地点との間には
制御スイッチＮｄがそれぞれ接続されている。スイッチ
Ｎｂ，Ｎａ，Ｎｄ，Ｎｅは、図３に示すような信号φ
Ｂ，φＡ，φＤ，φＥ’によりそれぞれ制御され、各ス
イッチは、制御する信号がＨ又はＬレベルになるのに応
じてそれぞれ導通又は非導通となる。On the other hand, the switched capacitor circuit 24N
In this case, the control switch Nb that receives + V, the capacitor C 2, and the control switch Ne are connected in series, and the control switch Na and the capacitor C 2 are provided between one end of the capacitor C 2 and the ground point. A control switch Nd is connected between the other end of the switch and the ground point. The switches Nb, Na, Nd, Ne are connected to the signal φ as shown in FIG.
Each switch is controlled by B, φA, φD, and φE ′, and each switch becomes conductive or non-conductive in response to the control signal becoming H or L level.
【００２２】例えば、図３のｔ1 のタイミングでは、ス
イッチＮａが信号φＡにより非導通状態であり、スイッ
チＮｂ，Ｎｄが信号φＢ，φＤによりいずれも導通状態
である。このため、コンデンサＣ2 のスイッチＮｂ側の
電位は＋Ｖである。次に、図３のｔ2 のタイミングで
は、スイッチＮａが信号φＡにより導通状態であり、ス
イッチＮｂ，Ｎｄが信号φＢ，φＤによりいずれも非導
通状態である。このため、コンデンサＣ2 のスイッチＮ
ｅ側の電位は−Ｖであり、このときに信号φＥ’がＨレ
ベルであればスイッチＮｅを介して−Ｖがフィードバッ
ク信号−Ｅとして加算点に供給される。For example, at the timing of t 1 in FIG. 3, the switch Na is nonconductive by the signal φA, and the switches Nb and Nd are both conductive by the signals φB and φD. Therefore, the potential of the capacitor C 2 on the switch Nb side is + V. Next, at the timing of t 2 in FIG. 3, the switch Na is conductive by the signal φA, and the switches Nb and Nd are both non-conductive by the signals φB and φD. Therefore, the switch N of the capacitor C 2
The potential on the e side is −V, and if the signal φE ′ is at the H level at this time, −V is supplied to the addition point as the feedback signal −E via the switch Ne.
【００２３】次に、図３を参照してＡ／Ｄ変換動作の一
例を説明する。時分割入力Ｘ0 として入力Ａ1 が供給さ
れるとき、信号φＧのＨレベルに対応してスイッチＳｇ
が導通し、積分用コンデンサＣA が加算点Ｐとオペアン
プＯＰの出力端との間に接続される。このとき、信号φ
Ａ，φＣのＨレベルに対応して入力Ａ1 がサンプリング
されると共に、信号φＥ又はφＥ’に応じて入力Ａ1 の
前の入力Ａ0 に対応するフィードバック信号＋Ｅ又は−
Ｅが加算点Ｐに供給される。そして、信号φＡ，φＣが
共にＬレベルとなり且つ信号φＢ，φＤが共にＨレベル
になると、コンデンサＣ0 に保持された入力Ａ1 が加算
点Ｐに供給され、積分される。信号φＧがＨレベルであ
る間、比較器１６の出力Ｙ0 としては、入力Ｂ1 の前の
入力Ｂ0に対応した出力ｂ0 が送出される。Next, an example of the A / D conversion operation will be described with reference to FIG. When the input A 1 is supplied as the time division input X 0 , the switch Sg corresponding to the H level of the signal φG
Becomes conductive, and the integrating capacitor C A is connected between the addition point P and the output terminal of the operational amplifier OP. At this time, the signal φ
A, together with the input A 1 corresponds to the H level φC is sampled, the signal .phi.E or .phi.E 'input A 0 corresponding feedback signals + E or the previous input A 1 in accordance with the -
E is supplied to the addition point P. Then, when the signals φA and φC both become L level and the signals φB and φD both become H level, the input A 1 held in the capacitor C 0 is supplied to the addition point P and integrated. While the signal φG is at H level, as the output Y 0 of the comparator 16, the output b 0 corresponding to the input B 0 before the input B 1 is transmitted.
【００２４】この後、時分割入力Ｘ0 として入力Ｂ1 が
供給されると、信号φＧがＬレベルになり、且つ信号φ
ＦがＨレベルになる。このため、スイッチＳｆが導通
し、積分用コンデンサＣB が加算点ＰとオペアンプＯＰ
の出力端との間に接続される。このとき、信号φＡ，φ
ＣのＨレベルに対応して入力Ｂ1 がサンプリングされる
と共に、信号φＥ又はφＥ’に応じて入力Ｂ1 に対応す
るフィードバック信号＋Ｅ又は−Ｅが加算点Ｐに供給さ
れる。そして、信号φＡ，φＣが共にＬレベルとなり且
つ信号φＢ，φＤが共にＨレベルになると、コンデンサ
Ｃ0 に保持された入力Ｂ1 が加算点Ｐに供給され、積分
される。信号φＦがＨレベルである間、比較器１６の出
力Ｙ0 としては、入力Ａ1 に対応する出力ａ1 が送出さ
れる。Thereafter, when the input B 1 is supplied as the time division input X 0 , the signal φG becomes L level, and the signal φ
F becomes H level. Therefore, the switch Sf becomes conductive, and the integrating capacitor C B becomes the addition point P and the operational amplifier OP.
It is connected between the output terminal of and. At this time, the signals φA and φ
The input B 1 is sampled corresponding to the H level of C, and the feedback signal + E or −E corresponding to the input B 1 is supplied to the addition point P according to the signal φE or φE ′. Then, when the signals φA and φC both become L level and the signals φB and φD both become H level, the input B 1 held in the capacitor C 0 is supplied to the addition point P and integrated. During signal φF is H level, the output Y 0 of the comparator 16, the output a 1 is sent for the input A 1.
【００２５】上記のような動作により、時分割出力Ｙ0
としては、図２，３に示すようにｂ0 、ａ1 、ｂ1 、ａ
2 ……等の出力が送出され、分離器２６に供給される。
分離器２６は、クロック信号φS に基づいて時分割出力
Ｙ0 を図２に示すように第１及び第２チャンネルのアナ
ログ入力Ａ，Ｂにそれぞれ対応した第１及び第２チャン
ネルのディジタル出力Ａ’，Ｂ’に分離して送出する。
出力Ａ’は、入力Ａ0、Ａ1 、Ａ2 ……にそれぞれ対応
した出力ａ0 、ａ1 、ａ2 ……を含み、出力Ｂ’は、入
力Ｂ0 、Ｂ1 、Ｂ2 ……にそれぞれ対応した出力ｂ0 、
ｂ1 、ｂ2 ……を含んでいる。出力Ａ’及びＢ’は、い
ずれも時系列的に見るとパルス密度変調出力となる。By the above operation, the time division output Y 0
As shown in FIGS. 2 and 3, b 0 , a 1 , b 1 , a
2 ..., and the like are output and supplied to the separator 26.
The separator 26 outputs the time division output Y 0 based on the clock signal φ S to the digital outputs A of the first and second channels respectively corresponding to the analog inputs A and B of the first and second channels as shown in FIG. Separately sent to ', B'.
The output A ′ includes outputs a 0 , a 1 , a 2 ... Corresponding to the inputs A 0 , A 1 , A 2 ..., And the output B ′ is the inputs B 0 , B 1 , B 2 ... Output b 0 corresponding to
b 1 , b 2, ... Are included. Both outputs A'and B'become pulse density modulated outputs when viewed in time series.
【００２６】出力Ａ’，Ｂ’は、それぞれディジタルフ
ィルタ（デシメーション回路）２８ａ，２８ｂに供給さ
れ、多ビット（例えば１６ビット）のディジタル出力Ｄ
ａ，Ｄｂに変換される。The outputs A'and B'are supplied to digital filters (decimation circuits) 28a and 28b, respectively, and a multi-bit (eg 16-bit) digital output D is output.
a, Db.
【００２７】図４は、この発明の他の実施例に係るＡ／
Ｄ変換器の出力部を示すものである。この実施例におい
ては、時分割出力Ｙ0 を得るための構成は、図１に示し
たものと同様であり、ディジタルフィルタ２８の後段に
分離器３０を設けた点に特徴がある。FIG. 4 shows an A / A according to another embodiment of the present invention.
It shows the output section of the D converter. In this embodiment, the structure for obtaining the time-division output Y 0 is similar to that shown in FIG. 1, and is characterized in that a separator 30 is provided at the subsequent stage of the digital filter 28.
【００２８】すなわち、時分割出力Ｙ0 は、クロック信
号φS に基づいて時分割動作するディジタルフィルタ２
８により多ビットの時分割的なディジタル出力Ｄａｂに
変換される。そして、ディジタル出力Ｄａｂは、クロッ
ク信号φS に基づいて分離器３０により入力Ａ，Ｂにそ
れぞれ対応したディジタル出力Ｄａ，Ｄｂに分離して送
出される。That is, the time-division output Y 0 is the digital filter 2 which operates in time-division based on the clock signal φ S.
The data is converted into a multi-bit time-divisional digital output Dab by 8. Then, the digital output Dab is separated by the separator 30 into digital outputs Da and Db corresponding to the inputs A and B, respectively, and sent out based on the clock signal φ S.
【００２９】なお、この発明は、上記実施例のように１
次のΔΣ変調器を用いた場合に限らず、２次以上のΔΣ
変調器を用いた場合にも実施可能である。また、チャン
ネル数は、２つに限らず、３つ以上にしてもよい。It should be noted that the present invention is similar to the above embodiment in that
Not only when using the next ΔΣ modulator
It can also be implemented when a modulator is used. Further, the number of channels is not limited to two and may be three or more.
【００３０】さらに、この発明のＡ／Ｄ変換器（ＬＳＩ
チップ内）の後段の回路で信号処理が時分割で行なわれ
る場合には、分離器は省略することができる。Furthermore, the A / D converter (LSI
The separator can be omitted when the signal processing is performed in a time-division manner in a circuit in the subsequent stage (in the chip).
【００３１】[0031]
【発明の効果】以上のように、この発明によれば、複数
チャンネルのアナログ入力を１つのΔΣ変調器で時分割
的に処理するようにしたので、ＬＳＩ化の際にチップサ
イズの増大を抑制することができ、小型で高性能のＡ／
Ｄ変換器を実現可能となる効果が得られるものである。As described above, according to the present invention, the analog inputs of a plurality of channels are processed in a time-divisional manner by one ΔΣ modulator, so that the increase in the chip size is suppressed when the LSI is used. A /
The effect that the D converter can be realized is obtained.
【図１】 この発明の一実施例に係るＡ／Ｄ変換器の回
路構成を示す回路図である。FIG. 1 is a circuit diagram showing a circuit configuration of an A / D converter according to an embodiment of the present invention.
【図２】 図１の変換器の切換・分離動作を説明するた
めのタイムチャートである。FIG. 2 is a time chart for explaining a switching / separating operation of the converter of FIG.
【図３】 図１の変換器のＡ／Ｄ変換動作を説明するた
めのタイムチャートである。FIG. 3 is a time chart for explaining an A / D conversion operation of the converter of FIG.
【図４】 この発明の他の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing another embodiment of the present invention.
１０：切換器、１２，２４Ｐ，２４Ｎ：スイッチト・キ
ャパシタ回路、１４：積分器、１６：比較器、１８：フ
ィードバック系、２０：遅延段、２２：制御部、２６，
３０：分離器、２８ａ，２８ｂ，２８：ディジタルフィ
ルタ、ＣA ，ＣB ：積分用コンデンサ、Ｓｇ，Ｓｆ：制
御スイッチ。10: switcher, 12, 24P, 24N: switched capacitor circuit, 14: integrator, 16: comparator, 18: feedback system, 20: delay stage, 22: controller, 26,
30: separator, 28a, 28b, 28: digital filter, C A, C B: an integrating capacitor, Sg, Sf: control switch.
Claims (3)
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して時分割
的なディジタル出力を送出するデルタシグマ変調器であ
って、前記複数のチャンネルにそれぞれ対応した複数の
積分用コンデンサを有し、各チャンネル毎に対応する積
分用コンデンサに切換えて積分を行なうものとを備えた
アナログ／ディジタル変換器。1. A switching means for sequentially selectively switching analog inputs of a plurality of channels and sending them as time-division inputs, and a time-division digital output by performing time-division integration processing of the time-division inputs from the switching means. An analog / digital converter having a plurality of integration capacitors respectively corresponding to the plurality of channels, and performing integration by switching to a corresponding integration capacitor for each channel .
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して少ビッ
トの時分割的なディジタル出力を送出するデルタシグマ
変調器であって、前記複数のチャンネルにそれぞれ対応
した複数の積分用コンデンサを有し、各チャンネル毎に
対応する積分用コンデンサに切換えて積分を行なうもの
と、 前記デルタシグマ変調器からの時分割的なディジタル出
力を前記複数チャンネルにそれぞれ対応した複数チャン
ネルのディジタル出力に分離して送出する分離手段と、 この分離手段からの複数チャンネルのディジタル出力を
各チャンネル毎に多ビットのディジタル出力に変換する
変換手段とを備えたアナログ／ディジタル変換器。2. A switching means for selectively selectively switching analog inputs of a plurality of channels and sending them as time-division input, and time-division digital output of a small number of bits by fine integration processing of the time-division input from the switching means. A delta-sigma modulator that has a plurality of integrating capacitors respectively corresponding to the plurality of channels, and performs integration by switching to an integrating capacitor corresponding to each channel. Separating means for separating the time-divisional digital output from the device into digital outputs of a plurality of channels respectively corresponding to the plurality of channels and transmitting the digital outputs of the plurality of channels from the separating means of multi-bits for each channel. An analog / digital converter having a conversion means for converting to a digital output.
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して少ビッ
トの時分割的なディジタル出力を送出するデルタシグマ
変調器であって、前記複数のチャンネルにそれぞれ対応
した複数の積分用コンデンサを有し、各チャンネル毎に
対応する積分用コンデンサに切換えて積分を行なうもの
と、 前記デルタシグマ変調器からの時分割的なディジタル出
力を各チャンネル毎に多ビットの時分割的なディジタル
出力に変換する変換手段とを備えたアナログ／ディジタ
ル変換器。3. Switching means for selectively selectively switching analog inputs of a plurality of channels and sending them as time-division inputs, and time-division inputs from the switching means are subjected to fine integration processing to perform small-division time-division digital output. A delta-sigma modulator that has a plurality of integrating capacitors respectively corresponding to the plurality of channels, and performs integration by switching to an integrating capacitor corresponding to each channel. An analog / digital converter provided with a conversion means for converting a time-divisional digital output from the device into a multi-bit time-divisional digital output for each channel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768894A JPH07249989A (en) | 1994-03-11 | 1994-03-11 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768894A JPH07249989A (en) | 1994-03-11 | 1994-03-11 | Analog/digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249989A true JPH07249989A (en) | 1995-09-26 |
Family
ID=13352185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6768894A Pending JPH07249989A (en) | 1994-03-11 | 1994-03-11 | Analog/digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249989A (en) |
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