JPH07244646A - マルチｃｐｕシステム用マイクロコンピュータ、及びこれを用いたシステム並びにネットワーク - Google Patents

Abstract

(57)【要約】 【目的】 ジョブ内の演算と分岐による回路の非動作時
間を圧縮し、内部動作の並列化による動作効率の向上を
図ったマルチＣＰＵシステム用マイクロコンピュータ、
それを用いたマルチＣＰＵシステム及びマルチＣＰＵネ
ットワークを提供すること。 【構成】 従来技術のマイクロコンピュータに、通信装
置と同様に動作する通信モジュ−ル、内蔵メモリと同様
に動作する共有メモリ及びボ−ド上のア−ビタに関連し
て動作するバス・スイッチを設けて、マルチＣＰＵシス
テム用マイクロコンピュータを構成する。このマイクロ
コンピュータを用いてマルチＣＰＵシステム及びマルチ
ＣＰＵネットワークを構築する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
を搭載する情報機器に係り、特に業務の省力化に好適な
ＯＡ(Office Automation)機器とＦＡ(Factory Automati
on)機器に関する。

【０００２】

【従来の技術】従来のマイクロコンピュータは、例えば
雑誌インタフェ−ス１９９３年２月号に記載の如く、マ
イクロコンピュータに内蔵されたＣＰＵに演算パイプラ
インと命令パイプラインを設け、内部の動作を並列化し
ている。演算パイプラインは各デ−タ演算の過程を複数
のステ−ジに分割して、複数の演算回路が各ステ−ジを
演算する。このため、配列演算つまり整数と固定小数点
実数および浮動小数点実数などあるデータ形式が同一で
数値が異なるデ−タに同じ演算を繰り返す場合、当該デ
−タ演算の最終ステ−ジが終了する以前に、次デ−タ演
算の先頭ステ−ジを開始できるので、各演算回路の間で
演算途中のデ−タが途切れなく流れる。

【０００３】しかし、整数と固定小数点実数および浮動
小数点実数など異なるデータ形式が混在するデ−タを演
算する場合、各デ−タのデータ形式によってステ−ジ数
も異なるので、任意のステ−ジにて一方の演算途中のデ
−タが入力されてから他方の演算途中のデ−タが入力さ
れるまで、各演算回路は待ち状態にあり非実働時間が発
生するので回路の動作効率が低下する。

【０００４】命令パイプラインは、各命令の実行過程を
複数のステ−ジに分割して、複数の命令回路で各ステ−
ジを実行する。このため転送命令などの非分岐命令を連
続して実行する場合、当該命令の最終ステ−ジが終了す
る以前に、次命令の先頭ステ−ジを開始できるので、各
命令回路の間で実行途中の命令が途切れなく流れる。し
かし、コ−ルとジャンプおよびブランチなどの分岐命令
を実行する場合、先頭ステ−ジから実行中の次命令が無
効となり、分岐先の命令をメモリからマイクロコンピュ
ータへ転送しＣＰＵが実行するまで、各命令回路は待ち
状態にあり非実働時間が発生するので回路の動作効率が
低下する。

【０００５】また従来のマルチＣＰＵシステムは、例え
ばインタフェ−ス１９９３年２月号に記載の如く、シン
グルＣＰＵシステムにＣＰＵ搭載ボ−ドとモニタ・プロ
グラムを追加している。シングルＣＰＵシステムとＣＰ
Ｕ搭載ボ−ドは、互いに独立にジョブつまり市販ソフト
ウェアを実行するが、入出力動作に伴い入出力装置にア
クセスする。同アクセスが同時に起こると障害が発生す
るので、モニタ・プログラムがシングルＣＰＵシステム
とＣＰＵ搭載ボ−ドの同期をとる。その同期方法は、両
ＣＰＵに通信モジュ−ルとバス・スイッチおよび共有メ
モリが無いことから、２ポ−トＲＡＭを介在させてバス
を接続する密結合型である。このため、同アクセスが同
時に起こった場合、一方の同アクセスが終了するまで、
他方の同アクセスを待たせるので、無駄時間が発生す
る。したがって、入出力動作の多いジョブを並列に実行
させると、処理速度がシングルＣＰＵシステムより低下
することがある。

【０００６】更に従来のコンピュ−タ・ネットワ−ク
は、例えばインタフェ−ス１９９３年２月号に記載の如
く、電子メイル発信と電子ニュ−ス配送およびファイル
検索によって、分散している情報の共有に要する事務を
省力化している。このコンピュ−タ・ネットワ−クで加
入するワークステーションが増加すると電子メイル発信
と電子ニュ−ス配送およびファイル検索に伴うフレ−ム
の送受信も増加するので、幹線に位置するサ−バにてフ
レ−ム中継に関する経路制御の量も増加する。同制御量
がピ−クに達した場合にサ−バの処理能力が不足する
と、当フレ−ムを制御中に次フレ−ムの中継が開始され
るため、一方のフレ−ムがサ−バ内で消失することがあ
る。したがって、サ−バの処理能力によって、コンピュ
−タ・ネットワ−クに加入するワークステーションの台
数が制限される。

【０００７】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、内部動作の並列化による動作効率の
低下についての配慮がされておらず、ジョブつまり市販
ソフトウェア内の演算と分岐命令の実行による回路の非
動作時間が増加するという問題があった。

【０００８】本発明はジョブ内の演算と分岐命令の実行
による回路の非動作時間を圧縮し動作効率の向上を図っ
たマルチＣＰＵシステム用マイクロコンピュータを提供
することを目的とする。

【０００９】また上述した従来のマルチＣＰＵシステム
は、ジョブつまり市販ソフトウェアの入出力動作の頻度
によっては処理速度が低下することについての配慮がさ
れておらず、ジョブを並列に実行させる場合に無駄時間
が発生するという問題があった。

【００１０】本発明は、ジョブの入出力動作の頻度に関
わらず、無駄時間を圧縮し処理速度の向上を図ったマル
チＣＰＵシステムを提供することを目的とする。

【００１１】更に上述した従来のコンピュ−タ・ネット
ワ−クは、各サ−バでの経路制御量についての配慮がな
されておらず、加入するワークステーションの台数が制
限されるという問題があった。

【００１２】本発明は、ネットワークの経路制御の負荷
をネットワ−クの幹線に位置する各サ−バに均等に割り
当て、加入するワークステーションの台数を無制限とす
ることができるマルチＣＰＵネットワークを提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】上記マルチＣＰＵシステ
ム用マイクロコンピュータの目的は、マルチＣＰＵシス
テムにて必要な通信モジュ−ルと共有メモリおよびバス
・スイッチを設けて、他のマルチＣＰＵシステム用マイ
クロコンピュータと同期しながら連動することから、ジ
ョブ内の異なるデータ形式のデータが混在するデ−タ演
算を同一のデータ形式のデ−タ演算に分類して各マイク
ロコンピュータで分担して実行し、かつジョブ内の分岐
から定まるル−チン群を分割して各マイクロコンピュー
タで分担して実行することによって、達成される。

【００１４】上記疎結合密結合併用型マルチＣＰＵシス
テムの目的は、ジョブの入出力動作の頻度に応じて、マ
イクロコンピュータ間の同期方法にバス接続による密結
合型に加えて通信経路接続による疎結合型を併用して、
入出力動作に伴う入出力装置へのアクセス待ちの回数を
低減することにより、達成される。

【００１５】上記階層構造マルチＣＰＵネットワ−クの
目的は、幹線にあるサ−バ群に階層構造を設けて、各階
層でのサ−バが制御する経路の範囲を限定することによ
り、達成される。

【００１６】

【作用】上記構成のマルチＣＰＵシステム用マイクロコ
ンピュータに設ける通信モジュ−ルは、従来技術の通信
装置と同様に動作する。それによって、従来の通信プロ
トコルを流用できるので、ＣＰＵ間の同期に必要なデ−
タを従来の通信デ−タと同様に扱える。

【００１７】マルチＣＰＵシステム用マイクロコンピュ
ータに設ける共有メモリは、従来の内蔵メモリと同様に
動作する。それによって、共有メモリにアクセスするプ
ログラムを従来のプログラムと同様に記述できる。

【００１８】マルチＣＰＵシステム用マイクロコンピュ
ータに設けるバス・スイッチは、従来のボ−ド上ア−ビ
タに関連して動作する。それによって、密結合マルチＣ
ＰＵシステムでの共有メモリへのアクセスにはバス・ス
イッチの制御とア−ビタの調停が働くので、プログラム
でバス・スイッチ制御とアクセス調停を記述する必要は
ない。

【００１９】本発明のマルチＣＰＵ用マイクロコンピュ
ータによれば、ジョブ内の異なるデータ形式のデ−タ演
算を各マイクロコンピュータでのタスク内の同一データ
形式のデ−タ演算に替え、ジョブ内の分岐を各マイクロ
コンピュータでのタスク間の分岐に替えられるので、各
マイクロコンピュータ内蔵のＣＰＵにおいて演算と分岐
から発生する回路の非動作時間を圧縮できるため、回路
の動作効率が向上する。

【００２０】本発明の疎結合密結合併用型マルチＣＰＵ
システムによれば、ジョブ間のデ−タ転送の頻度に基づ
いて、各マイクロコンピュータ間の同期方法を疎結合型
または密結合型のいずれかを選択できるため入出力動作
の競合での無駄時間を圧縮できるので、ジョブの内容に
関わらず処理速度を向上させることから、従来技術にて
限定されていた応用分野を汎用にまで拡張することがで
きる。

【００２１】本発明の階層構造マルチＣＰＵネットワ−
クによれば、上位にあるサ−バが制御する経路の範囲が
単数のリング状通信経路に限定できるので、各サ−バの
能力不足によるフレ−ムの消失がなく加入するＷＳの台
数が無制限とすることができ、従来技術で拡張できない
ネットワ−クの上位にリング状通信経路を設けて、他の
ネットワ−クと統合できるので、ネットワ−クの管理と
運用に関する費用を節約することができる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１及び図２は本発明に係るマルチＣＰＵシステ
ム用マイクロコンピュータの一実施例を示し、図３及び
図４は本発明に係る疎結合型密結合型マルチＣＰＵシス
テムの一実施例を示し、更に図５及び６は本発明に係る
階層構造のマルチＣＰＵネットワ−クの一実施例をそれ
ぞれ示している。

【００２３】図１には本発明に係るマルチＣＰＵシステ
ム用マイクロコンピュータの一実施例の構成が示されて
いる。本発明に係るマイクロコンピュータ１０は、通信
モジュ−ル１６とバス・スイッチ１８および共有メモリ
２０を内蔵することを特徴としている。同図においてＣ
ＰＵ１１には従来技術における命令パイプラインと演算
パイプラインが内蔵されており、ＲＯＭ１２には電源投
入直後に実行するプログラムが格納されている。

【００２４】またＲＡＭ１３は電源投入直後に実行する
プログラムが使用し、周辺モジュ−ル１４はタイマとＤ
ＭＡＣ（Direct Memory Access Controller)などの回路
から構成されている。

【００２５】ロ−カル・バス１５はマイクロコンピュー
タ１０の内部動作にて使用され、通信モジュ−ル１６と
通信経路１７は通信経路接続による疎結合型マルチＣＰ
Ｕシステムにて使用される。

【００２６】更にバス・スイッチ１８と共有バス１９お
よび共有メモリ２０はバス接続による密結合型マルチＣ
ＰＵシステムにて使用され、プログラマブル・デコ−ダ
２１は共有メモリ２０のアドレスを指定するのに使用さ
れ、ア−ビトレ−ション・ライン２２は密結合型マルチ
ＣＰＵシステムにてボ−ド上のア−ビタとＣＰＵ１１と
の間で他のマイクロコンピュータ１０とのアクセス競合
を調停する際に使用される。

【００２７】疎結合型マルチＣＰＵシステムでの通信モ
ジュ−ル１６と通信経路１７は、従来のコンピュ−タ・
ネットワ−クでの通信装置と同様に動作し、本実施例で
の通信デ−タは各マイクロコンピュータ１０間の同期を
図るためのコマンドとレスポンスから成る。

【００２８】また、従来の通信制御手順つまりＨＤＬＣ
(High Level Data Link Control Procedure)での不平衡
型デ−タリンクでのマルチポイントに各マイクロコンピ
ュータ１０を当てることによって、各マイクロコンピュ
ータ１０間の同期を図る。

【００２９】密結合型マルチＣＰＵシステムでのバス・
スイッチ１８と共有バス１９および共有メモリ２０は、
従来のシステムでのバスに介在させる２ポ−トＲＡＭと
同等な機能を担う。共有メモリ２０には各マイクロコン
ピュータ１０間で共有するプログラムとデ−タが格納さ
れる。各マイクロコンピュータ１０のＣＰＵ１１が共有
メモリ２０のアドレスを出力すると、プログラマブル・
デコ−ダ２１とア−ビトレ−ション・ライン２２が連動
してアクセス競合を調停した後に、バス・スイッチ１８
がロ−カル・バス１５と共有バス１９を接続する。

【００３０】また、ＣＰＵ１１がＲＡＭ１３、周辺モジ
ュ−ル１４および通信モジュ−ル１６のアドレスを出力
している間、バス・スイッチ１８がロ−カル・バス１５
と共有バス１９を分離しておく。なお、アクセス競合の
調停には、従来の技術においてプライオリティ方式、シ
ングルレベル方式、ラウンドロビン方式、固定優先順位
方式および階層回転優先方式などがある。

【００３１】電源投入直後またはリセット直後に、マル
チＣＰＵシステム用マイクロコンピュータ１０内蔵のＣ
ＰＵ１１はロ−カル・バス１５を介してＲＯＭ１２に格
納してあるプログラムを実行し始める。同プログラムの
記述によりＣＰＵ１１はＲＡＭ１３を初期化し、周辺モ
ジュ−ル１４を使用可能とすると共に、通信モジュ−ル
１６を起動し、共有メモリ２０のアドレスをプログラマ
ブル・デコ−ダ２１に指定する。そしてＣＰＵ１１は、
通信経路１７を介して他のマルチＣＰＵシステム用マイ
クロコンピュータ１０に同期した後に、ア−ビトレ−シ
ョン・ライン２２を介してバス・スイッチ１８を制御
し、外付けア−ビタでアクセス競合を調停し、共有バス
１９を介して共有メモリ２０を初期化し、フロッピ−・
ディスクまたはハ−ド・ディスクに格納してあるＯＳ
（Operating System）を共有メモリ２０に転送する。

【００３２】各マイクロコンピュータ１０の内、特定の
マイクロコンピュータ１０がＯＳが実行するに伴い、ジ
ョブつまり市販ソフトウェアはフロッピ−・ディスクま
たはハ−ド・ディスクから共有メモリ２０に転送され
る。ここでＯＳはアイ・イ−・イ−・イ−，トランス．
コンピュ−ト．（ＩＥＥＥ，Ｔｒａｎｓ．Ｃｏｍｐｕ
ｔ．），Ｃ３３，１１，Ｎｏｖ．１９７６に記載のＣＰ
／ＭＩＳＦ（Critical Path / Most Immediate Success
or First ）などの手順によって、ジョブを分岐から定
まるル−チン群毎に分類し、デ−タのデータ形式毎にも
分類して、各マイクロコンピュータ１０に分担する。

【００３３】ＯＳによって分類され、各マイクロコンピ
ュータ１０が分担するジョブは、タスクとして扱う。タ
スクは、各マイクロコンピュータ１０内蔵のＲＯＭ１２
に格納してあるプログラムによって各マイクロコンピュ
ータ１０内蔵のＲＡＭ１３に転送されて、各マイコン１
０内蔵のＣＰＵ１１によって実行される。したがって、
各ＣＰＵ11が実行するタスクでの分岐の回数はジョブよ
りも少ないので、分岐による命令パイプラインの非実働
時間は圧縮される。

【００３４】また、各ＣＰＵ１１が実行するタスクでの
デ−タ演算はジョブよりもデータ形式の同じ場合が多い
ので、演算パイプラインの非実働時間は圧縮される。

【００３５】図２は、本発明に係るマルチＣＰＵシステ
ム用マイクロコンピュータ１０のメモリ・マップを示
す。このメモリ・マップはマイクロコンピュータ１０内
蔵のＣＰＵ１１がリ−ドまたはライト可能なアドレス空
間を示す。同図においてアドレス空間３０は、マイクロ
コンピュータ１０の内部動作にてＣＰＵ１１がロ−カル
・バス１５を介してアクセスするロ−カル・アドレス空
間３０Ａと、密結合型マルチＣＰＵシステムにて各マイ
コン１０が共有バス１９を介してアクセスするコモン・
アドレス空間３０Ｂとから成る。

【００３６】ロ−カル・アドレス空間３０Ａは、ロ−カ
ルＲＯＭエリア３２と、ロ−カルＲＡＭエリア３３とロ
−カルＩ／Ｏエリア３４とから成る。

【００３７】ロ−カルＲＯＭエリア３２にＲＯＭ１２を
割り当て、ロ−カルＲＡＭエリア３３にＲＡＭ１３を割
り当て、ロ−カルＩ／Ｏエリア３４に周辺モジュ−ル１
４と通信モジュ−ル１６およびプログラマブル・デコ−
ダ２１を割り当てる。

【００３８】コモン・アドレス空間３０Ｂには、コモン
ＲＡＭエリア３５〜３７とコモンＩ/Ｏエリア３８があ
る。コモンＲＡＭエリア３５〜３７の内、内部コモンＲ
ＡＭエリア３５に自マルチＣＰＵシステム用マイクロコ
ンピュータ１０内蔵の共有メモリ２０を割り当て、外部
コモンＲＡＭエリア３６に他マルチＣＰＵシステム用マ
イクロコンピュータ１０内蔵の共有メモリ２０を割り当
て、拡張コモンＲＡＭエリア３７に外付け拡張メモリを
割り当てる。なお、コモンＩ／Ｏエリア３８に外付けＩ
／Ｏ装置を割り当てる。

【００３９】図３には、本発明に係る疎結合密結合併用
型マルチＣＰＵシステムの構成が示されている。同図に
おいてマルチＣＰＵシステム４０は、各タスク間の入出
力動作の頻度に基づいて、各マルチＣＰＵ用マイクロコ
ンピュータ１０間の同期方法を疎結合型か密結合型のい
ずれかを選択可能であることを特徴とする。

【００４０】疎結合型の同期方法は、通信経路１７での
デ−タ伝送で各マイクロコンピュータ１０間の同期を図
るが、大量のデ−タ伝送に要する時間が長大なので、本
実施例では各タスクの入出力動作に伴うＩ／Ｏ装置４５
へのアクセスでの同期方法とする。

【００４１】また密結合型の同期方法は、共有バス１９
とア−ビトレ−ション・ライン２２でのデ−タ転送で各
マイクロコンピュータ１０間の同期を図るが、アクセス
競合の調停に要する時間が長大なので、本実施例では各
タスクの共有デ−タの演算に伴う共有メモリ２０と拡張
メモリ４４へのアクセスでの同期方法とする。

【００４２】同図に示す発振器４１はマルチＣＰＵシス
テム４０に搭載されている各デバイスにクロックを供給
する。

【００４３】クロック・ジェネレ−タ４２はマルチＣＰ
Ｕシステム４０に搭載されている各マルチＣＰＵシステ
ム用マイクロコンピュータ１０に供給するクロックの位
相をそろえ、クロック・ライン４３を介して各マイクロ
コンピュータ１０へクロックを伝送する。

【００４４】拡張メモリ４４は必要に応じて共有メモリ
２０の容量を増加させる。Ｉ／Ｏ装置４５はキ−・ボ−
ド、ＣＲＴ、フロッピ−・ユニット、プリンタ等から構
成されている。

【００４５】ア−ビタ４６はア−ビトレ−ション・ライ
ン２２を介して各マイクロコンピュータ１０と接続され
ており、各マイクロコンピュータ１０のアクセス競合を
調停する。

【００４６】各マルチＣＰＵシステム用マイクロコンピ
ュータ１０は、通信経路１７、共有バス１９およびア−
ビトレ−ション・ライン２２で結合されている。ア−ビ
トレ−ション・ライン２２には、ＣＰＵ１１が出力する
リクエスト信号と、ア−ビタ４６が出力するアクノリッ
ヂ信号および、ＣＰＵ１１が出力するビジィ信号が出力
されるようになっている。共有バス１９には、拡張メモ
リ４４とＩ／Ｏ装置４５をが接続されている。

【００４７】各マイクロコンピュータ１０が実行するタ
スクが共有メモリ２０、拡張メモリ４４およびＩ／Ｏ装
置４５にアクセスする際にア−ビタ４６によるアクセス
競合の調停が働く。ここで、各タスクの内、特定のマイ
クロコンピュータ１０でのタスクがＩ／Ｏ装置４５にア
クセスし、他のマイクロコンピュータ１０におけるタス
クは通信経路１７を介して特定のマイクロコンピュータ
１０でのタスクとＩ／Ｏ装置４５に関するデ−タを送受
信する。このため、ア−ビタ４６によるアクセス競合の
調停は、共有メモリ２０と拡張メモリ４４に対するアク
セスに限定される。したがって、共有メモリ２０と拡張
メモリ４４はＩ／Ｏ装置４５より高速に動作するため、
アクセス競合の調停に伴うアクセス待ち時間つまり無駄
時間は圧縮される。

【００４８】図４は、本発明に係る疎結合密結合併用型
マルチＣＰＵシステム４０でのソフトウェアを示す。Ｒ
ＯＭ１２には、ＩＳ（Initial System）５０とＣＩＯＳ
（Core I/O System)５１およびＥＳＳ（Emulator & Syn
chronizer System)５２を格納しておく。

【００４９】また共有メモリ２０には、ＭＴＯＳ（Mult
i Task Operating System)５３及びＴＡＳＫ５５を格
納する。ＪＯＢ５４Ａ、５４Ｂは、Ｉ／Ｏ装置４５の
内、フッロピ−・ディスクまたはハ−ド・ディスクに格
納しておく。

【００５０】電源投入直後またはリセット直後から、Ｉ
Ｓ５０がマルチＣＰＵシステム用マイクロコンピュータ
１０内蔵のＲＡＭ１３、周辺モジュ−ル１４、通信モジ
ュ−ル１６およびプログラマブル・デコ−ダ２１を初期
化する。その後に、ＥＳＳ５２が通信経路１７を介して
各マイクロコンピュータ１０間の同期を図り、ア−ビト
レ−ション・ライン２２でバス・スイッチ１８を制御
し、ア−ビタ４６でアクセス競合を調停し、共有バス１
９を介して共有メモリ２０と拡張メモリ４４を初期化
し、フロッピ−・ディスクまたはハ−ド・ディスクに格
納してあるＭＴＯＳ５３を共有メモリ２０に転送する。

【００５１】各マイクロコンピュータ１０のＥＳＳ５２
が同期を図るに伴い、各マイクロコンピュータ１０の
内、特定のマイクロコンピュータ１０がＭＴＯＳ５３を
実行する。ＭＴＯＳ５３がＥＳＳ５２をサブル−チンと
して使用するに伴い、ＪＯＢ５４Ａ、５４Ｂはフロッピ
−・ディスクまたはハ−ド・ディスクから共有メモリ２
０に転送される。ＪＯＢ５４Ａ、５４ＢはＭＴＯＳ５３
によって、分岐から定まるル−チン群毎に分類され、デ
−タの形式毎にも分類されて、各マイクロコンピュータ
１０に分担される。

【００５２】分類されたＪＯＢ５４つまりＴＡＳＫ５５
は、各マイクロコンピュータ１０内蔵のＲＯＭ１２に格
納してあるＥＳＳ５２によって各マイクロコンピュータ
１０内蔵のＲＡＭ１３に転送されて、各マイクロコンピ
ュータ１０内蔵のＣＰＵ１１によって実行される。

【００５３】各ＴＡＳＫ５５での入出力動作に関するデ
−タはＥＳＳ５２によって、通信経路１７を介して、Ｍ
ＴＯＳ５３を実行する特定のマイクロコンピュータ１０
と送受信される。なお、周辺モジュ−ル１４と通信モジ
ュ−ル１６およびＩ／Ｏ装置４５の制御ルーチンから成
るＣＩＯＳ５１は、各ソフトウェアのサブル−チンとし
て、使用される。

【００５４】図５には本発明に係る階層構造のマルチＣ
ＰＵネットワ−クの構成が示されている。本発明に係る
階層構造マルチＣＰＵネットワ−ク７０は、加入するワ
ークステーション７２の台数が無制限であることを特徴
としている。同図において５段階設けてある階層構造に
て、各階層毎にリング状通信経路１７で疎結合密結合併
用型マルチＣＰＵシステム４０を結合して各層マルチＣ
ＰＵネットワ−ク７１を構成している。

【００５５】最上位から４段階下位までの各層マルチＣ
ＰＵネットワ−ク７１にて結合するマルチＣＰＵシステ
ム４０は層間サ−バ７３または各層サ−バ７４として使
用する。最下位の各層マルチＣＰＵネットワ−ク７１に
て結合するマルチＣＰＵシステム４０はワークステーシ
ョン７２またはリング間サ−バ７５として使用する。な
お、各マルチＣＰＵシステム４０でのフレ−ム送受信
は、ＯＳＩ基本参照モデル（Open System Interconecti
on Basic Reference Model :ＩＳＯ標準規格ＩＳ７４９
８）に規定のコネクションに準拠する。

【００５６】また、各層のリング状通信経路１７にある
サ−バの内、リング間サ−バ７５が制御する経路は隣接
するリング状通信経路１７に限り、層間サ−バ７３が制
御する経路は上位にあるリング状通信経路１７に限り、
各層サ−バ７４が制御する経路は下位にあるリング状通
信経路１７に限る。このため、ＯＡ機器またはＦＡ機器
に使用するワークステーション７２から送信されるフレ
−ムの中継に関するネットワークの経路制御の負荷は、
各サ−バに均等に割り当てられる。したがって、同負荷
は特定のサ−バに集中しないので、サ−バの処理能力が
不足することがなく、サ−バでの中継にフレ−ムの消失
は起こらない。

【００５７】本実施例では、ネットワークの幹線にある
サ−バ群にて５段階設けてある階層構造を、郵便に記載
する住所に対応させている。各層マルチＣＰＵネットワ
−ク７１を国レベル、県レベル、市レベル、区レベルお
よび町レベルに対応させ、ワークステーション７２を所
帯に対応させ、層間サ−バ７３を郵便ポスト対応させ、
各層サ−バ７４を郵便局に対応させている。

【００５８】なお、リング間サ−バ７５も郵便ポスト対
応させているが、リング間サ−バ７５はワークステーシ
ョン７２の台数が多くなり１本のリング状通信経路１７
に接続しきれなくなった場合に使用し、隣接するリング
状通信経路１７に追加のワークステーション７２を接続
する。あるいは、上位の各層マルチＣＰＵネットワ−ク
７１に各層サ−バ７４を追加し、最下位の各層マルチＣ
ＰＵネットワ−ク７１に追加のワークステーション７２
を接続する。このため、本実施例では加入するワークス
テーション７２は無制限に追加可能である。

【００５９】図６は本発明の階層構造マルチＣＰＵネッ
トワ−ク７０でのアドレスを示す。階層化アドレス８０
は、階層構造マルチＣＰＵネットワ−ク７０に接続する
全ワークステーション７２の内から１台または複数台の
ワークステーション７２を指定する。そのため階層化ア
ドレス８０は、各ワークステーション７２が電子メイル
発信と電子ニュ−ス配送およびファイル検索に伴うフレ
−ムの送受信を行う時に使用する。

【００６０】また、層間サ−バ７３とリング間サ−バ７
５および各層サ−バ７４がフレ−ムを中継する場合にも
使用する。

【００６１】アドレス・タイプ８１は階層化アドレス８
０の種類を指定する。階層化アドレス８０の種類は、フ
レ−ムを送信する自ワークステーション７２からフレ−
ムを受信する他ワークステーション７２までの距離で定
まる。他ワークステーション７２が自ワークステーショ
ン７２と同じ町レベルまたは隣接する町レベルにあれ
ば、町レベルのアドレス宣言子８５を１として、他のア
ドレス宣言子８５を０としておき、町レベルの各層アド
レス８２に他ワークステーション７２のリング番号８３
とノ−ド番号８４を指定する。他ワークステーション７
２が自ワークステーション７２と異なる町レベルにあれ
ば、町レベルと区レベルのアドレス宣言子８５を１とし
て、他のアドレス宣言子８５を０としておき、町レベル
の各層アドレス８２に他ワークステーション７２のリン
グ番号８３とノ−ド番号８４を指定し、区レベルの各層
アドレス８２にてリング番号８３を自の区レベルのリン
グ状通信経路１７の番号としノ−ド番号８４を他の町レ
ベルの層間サ−バ７３に接続している区レベルの各層サ
−バ７４の番号とする。

【００６２】自ワークステーション７２が同じリング状
通信経路１７に接続している他のワークステーション７
２に電子メイルを発信する場合、アドレス・タイプ８１
にて、町レベルのアドレス宣言子８５を１として、他の
アドレス宣言子８５を０としておく。また、各層アドレ
ス８２にて、リング番号８３を同じリング状通信経路１
７の番号とし、ノ−ド番号８４を発信先のワークステー
ション７２の番号として、他のワークステーション７２
を指定する。この階層化アドレス８０で発信された電子
メイルはリング状通信経路１７を一巡する間に他のワー
クステーション７２に受信され、層間サ−バ７３とリン
グ間サ−バ７５に中継されない。

【００６３】自ワークステーション７２が隣接するリン
グ状通信経路１７に接続している他のワークステーショ
ン７２に電子メイルを発信する場合、アドレス・タイプ
８１にて、町レベルのアドレス宣言子８５を１として、
他のアドレス宣言子８５を０としておく。また、各層ア
ドレス８２にて、リング番号８３を隣接するリング状通
信経路１７の番号とし、ノ−ド番号８４を発信先のワー
クステーション７２の番号とし、他のワークステーショ
ン７２を指定する。このアドレス８０で発信された電子
メイルはリング状通信経路１７を一巡する間にリング間
サ−バ７５に中継され、隣接するリング状通信経路１７
に接続している他のワークステーション７２に受信さ
れ、層間サ−バ７３に中継されない。

【００６４】自ワークステーション７２が他の町のリン
グ状通信経路１７に接続している他のワークステーショ
ン７２に電子メイルを発信する場合、アドレス・タイプ
８１にて、区レベルと町レベルのアドレス宣言子８５を
１として、他のアドレス宣言子８５を０としておく。ま
た、区レベル各層アドレス８２にて、リング番号８３を
自の区レベルのリング状通信経路１７の番号とし、ノ−
ド番号８４を他の町レベルの層間サ−バ７３に接続して
いる区レベルの各層サ−バ７４の番号とする。町レベル
各層アドレス８２にて、リング番号８３を他の町のリン
グ状通信経路１７の番号とし、ノ−ド番号８４を発信先
のワークステーション７２の番号とし、他のワークステ
ーション７２を指定する。このアドレス８０で発信され
た電子メイルはリング状通信経路１７を一巡する間に層
間サ−バ７３によって区レベルのリング状通信経路１７
へ中継される。そして、この電子メイルは区レベルのリ
ング状通信経路１７を一巡する間に、他の町の層間サ−
バ７３に接続している区レベルの各層サ−バ７４によっ
て他の町のリング状通信経路１７へ中継される。さら
に、この電子メイルは他の町のリング状通信経路１７を
一巡する間に、他のワークステーション７２に受信され
る。

【００６５】

【発明の効果】本発明のマルチＣＰＵ用マイクロコンピ
ュータコンによれば、ジョブ内の異なるデータ形式のデ
−タ演算を各マイクロコンピュータでのタスク内の同一
データ形式のデ−タ演算に替え、ジョブ内の分岐を各マ
イクロコンピュータでのタスク間の分岐に替えられるの
で、各マイクロコンピュータ内蔵のＣＰＵにおいて演算
と分岐から発生する回路の非動作時間を圧縮できるた
め、回路の動作効率が向上する。この結果、同水準の性
能を実現するためのクロックを従来技術より低速とでき
るので、回路の発熱量が減少し、したがって冷却装置を
小型化することができ、回路の電磁輻射量が減少するた
めシ−ルドを簡略化することができるという効果があ
る。

【００６６】また本発明の疎結合密結合併用型マルチＣ
ＰＵシステムによれば、ジョブ間のデ−タ転送の頻度に
基づいて、マイクロコンピュータ間の同期方法を疎結合
型または密結合型のいずれかを選択できるため入出力動
作の競合での無駄時間を圧縮できるので、ジョブの内容
に関わらず処理速度を向上させることができ、従来技術
にて限定されていた応用分野を汎用にまで拡張すること
ができるという効果がある。

【００６７】更に本発明の階層構造マルチＣＰＵネット
ワ−クによれば、上位にあるサ−バが制御する経路の範
囲が単数のリング状通信経路に限定できるので、各サ−
バの能力不足によるフレ−ムの消失がなく加入するワー
クステーションの台数を無制限にすることができ、従来
技術にて拡張できないネットワ−クの上位にリング状通
信経路を設けて、他のネットワ−クと統合できるので、
ネットワ−クの管理と運用に関する費用を節約すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るマルチＣＰＵシステム用マイクロ
コンピュータの構成を示すブロック図である。

【図２】本発明に係るマルチＣＰＵシステム用マイクロ
コンピュータのメモリ・マップを示す説明図である。

【図３】本発明に係る疎結合密結合併用型マルチＣＰＵ
システムの構成を示すブロック図である。

【図４】本発明に係る疎結合密結合併用型マルチＣＰＵ
システムのソフトウェアを示す説明図である。

【図５】本発明に係る階層構造のマルチＣＰＵネットワ
−クの接続状態を示す構成図である。

【図６】本発明に係る階層構造のマルチＣＰＵネットワ
−クにおける通信に用いられるアドレスの内容を示す説
明図である。

【符号の説明】

１０ マルチＣＰＵシステム用マイクロコンピュータ １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １４ 周辺モジュ−ル １５ ロ−カル・バス １６ 通信モジュ−ル １７ 通信経路 １８ バス・スイッチ １９ 共有バス ２０ 共有メモリ ２１ プログラマブル・デコ−ダ ２２ ア−ビトレ−ション・ライン ３０ アドレス空間 ３０Ａ ロ−カル・アドレス空間 ３２ ロ−カルＲＯＭエリア ３３ ロ−カルＲＡＭエリア ３４ ロ−カルＩ／Ｏエリア ３０Ｂ コモン・アドレス空間 ３５ 内部コモンＲＡＭエリア ３６ 外部コモンＲＡＭエリア ３７ 拡張コモンＲＡＭエリア。 ３８ 拡張コモンＩ／Ｏエリア ４０ 疎結合密結合併用型マルチＣＰＵシステム ４１ 発振器 ４２ クロック・ジェネレ−タ ４３ クロック・ライン ４４ 拡張メモリ ４５ Ｉ／Ｏ装置 ４６ ア−ビタ ５０ ＩＳ（Initial Sysyem） ５１ ＣＩＯＳ（Core Ｉ／Ｏ System） ５２ ＥＳＳ（Emulator & Synchronizer System） ５３ ＭＴＯＳ（Multi Task Operating System) ５４Ａ ＪＯＢ ５４Ｂ ＪＯＢ ５５ ＴＡＳＫ ７０ 階層構造マルチＣＰＵネットワ−ク ７１ 各層マルチＣＰＵネットワ−ク ７２ ワークステーション ７３ 層間サ−バ ７４ 各層サ−バ ７５ リング間サ−バ ８０ 階層化アドレス ８１ アドレス・タイプ ８２ 各層アドレス ８３ リング番号 ８４ ノ−ド番号 ８５ アドレス宣言子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとＲＯＭとＲＡＭおよび周辺モジ
   ュ−ルを含んで構成されるマルチＣＰＵシステム用マイ
   クロコンピュータにおいて、 通信経路を介して他のマイクロコンピュータと接続され
   送受信する機能を有し、疎結合型マルチＣＰＵシステム
   を構成するための通信モジュ−ルと、 マルチＣＰＵシステムを構成する他のマイクロコンピュ
   ータと共有するプログラム及びデータ等が格納される密
   結合型マルチＣＰＵシステムを構成するための共有メモ
   リと、 マイクロコンピュータ内部の各回路部間を接続するロー
   カルバスとマルチＣＰＵシステムを構成する各マイクロ
   コンピュータ間を接続する共有バスとの間の接続・分離
   を行なう密結合型マルチＣＰＵシステムを構成するため
   のバス・スイッチとを有し、 実行すべきジョブ内に混在する異なるデータ形式のデー
   タの演算を同一のデータ形式のデータ演算に分類して各
   マイクロコンピュータに分担し、かつジョブ内の分岐か
   ら定まるルーチン群を分割して各マイクロコンピュータ
   に分担して実行可能に構成されたことを特徴とするマル
   チＣＰＵシステム用マイクロコンピュータ。
2. 【請求項２】 請求項１に記載のマルチＣＰＵシステム
   用マイコンが複数台、疎結合型マルチＣＰＵシステムを
   構成するように通信経路を介して相互に接続され、かつ
   密結合型マルチＣＰＵシステムを構成するように共有バ
   スを介して相互に接続されると共に、前記各マルチＣＰ
   Ｕシステム用マイコンと入出力装置が共有バスを介して
   接続され、前記各マルチＣＰＵシステム用マイコンを構
   成する各ＣＰＵ間の同期方法をジョブの入出力動作の頻
   度に応じて疎結合型または密結合型のいずれかに選択可
   能に構成された疎結合密結合併用型マルチＣＰＵシステ
   ム。
3. 【請求項３】 サ−バとワークステーションより構成さ
   れるコンピュ−タ・ネットワ−クにおいて、請求項２に
   記載の疎結合密結合併用型マルチＣＰＵシステムをサー
   バまたはワークステーションとして使用し、かつ前記ネ
   ットワークを複数段階の階層構造とし、各階層毎にサー
   バ、またはサーバ及びワークステーションをリング状通
   信経路を介して接続すると共に、各階層のリング状通信
   路に存在する各サーバが制御するネットワークの経路の
   範囲を経路制御の負荷が均等になるように限定したこと
   を特徴とするマルチＣＰＵネットワ−ク。