JPH02252045A - マルチポートバスバッファ及びマイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御装置などの制御装置で使用されるマイ
クロプロセッサシステムに係り、特にバス結合方式を改
良したマルチポートバスバッファ及びマイクロプロセッ
サシステムに関する。

られ、各構成要素間は内部バス５６で接続されている。

ＣＰＵボード６も同様の構成になっている。

そして、内部バス５６はシステムバス７にバスバッファ
５５を介して接続されており、他のＣＰＵボード６との
間でデータ転送が行えるようになっている。

Ｃ従来の技術〕 数値制御装置などの制御装置の核となるのはマイクロプ
ロセッサシステムである。特にＣＰＵボードと称するボ
ードにおいては、主な構成要素として主プロセッサ、メ
モリ、周辺装置、副プロセッサ及びシステムバスインタ
フェース等を有しているのが普通である。

第４図は従来のＣＰＵボード上における各構成要素の結
合状態を示す図である。ＣＰＵボード５には主プロセッ
サ５１、副プロセッサ５２、メモリ５３、周辺装置５４
及びシステムバスインタフェース（パスバッファ）５５
の各構成要素が設け〔発明が解決しようとする課題〕 しかし、各構成要素はＣＰＵボード上で、１つの内部バ
スによって結合されているので、例えば、二つのＣＰＵ
ボードの間で互いに相手のメモリを参照する場合に、ア
クセスされる側の主プロセッサは、他のプロセッサによ
るバスの使用を許すために一時的に停止させられていた
。

また、同じＣＰＵボード上にある副プロセッサが主プロ
セッサのバス上にある構成要素を使用する場合にも同様
のことが行われていた。

即ち、従来の方式では、プロセッサがなんらかのデバイ
スをアクセスする際、そのバスを通常使用している他の
プロセッサを一部止めたうえで、そのバスに信号を流さ
ねばならなかった。

従って、プロセッサがアクセスしてから実際にデバイス
を使用できるまでの手続きに時間がかかるため、そのプ
ロセッサのバスサイクル時間が長くなるとういう問題が
あった。また、停止される側のプロセッサにとっては、
停止による効率低下が生じるという問題があった。

本発明はこのような点に鑑みてなされたものであり、複
数個のポート間を可能な限り同時に接続することのでき
るマルチポートバスバッファを提供することを第１の目
的とする。

また、マイクロプロセッサシステムにおけるバス競合の
発生を減少させ、プロセッサを効率よく機能させること
のできるマイクロプロセッサシステムを提供することを
第２の目的とする。

〔課題を解決するための手段〕

本発明では上記課題を解決するために、データのやりと
りを行うポートを少なくとも４個有し、前記ポートのう
ち任意の２個のポート間と、残りの２個のポート間とを
同時に接続し、それぞれのポート間で独立にデータのや
りとりができるように構成されていることを特徴とする
マルチポートバスバッファが、提供される。

また、本発明では上記課題を解決するために、主プロセ
ッサと、メモリと、周辺装置と、副プロセッサと、シス
テムバスインタフェースとの間でそれぞれデータのやり
とりを行うマイクロプロセッサシステムにおいて、前記
主プロセッサ、前記メモリ、前記周辺装置、前記副プロ
セッサ及び前記システムバスを前記マルチポートバスバ
ッファの各ポートにそれぞれ接続したことを特徴とする
マイクロプロセッサシステムが、提供される。

〔作用〕

本発明のマルチポートバスバッファはデータのやりとり
を行うポートが少なくとも４個設けられており、各ポー
トにはマイクロプロセッサシステムを構成する各構成要
素が接続され、各構成要素の接続されたポートのうち任
意の２個のポート間と、残りの２個のポート間とは同時
に接続され、それぞれのポート間の各構成要素は独立に
データのやりとり°を行うことができるように構成され
ている。即ち、本発明のマルチポートバスバッファはそ
れぞれ独立したポート間に同時に複数のデータバス（デ
ータの通り道）を生成することができるので、アクセス
の際に競合が起こる確率を大幅に減少できる。

また、マルチポートバスバッファのそれぞれのポートに
、マイクロプロセッサシステムを構成する主プロセッサ
、メモリ、周辺装置、副プロセッサ等や、システムバス
インターフェースを接続することによって、マイクロプ
ロセッサシステム内及び２個以上のマイクロプロセッサ
システム間でのバス競合を軽減することができる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例であるマイクロプロセッサシ
ステムの概略構成を示す図である。

主プロセッサ１１と副プロセッサ１３はそれぞれ専用の
メモリ（主プロセッサ専用メモリ１２及び副プロセッサ
専用メモリ１４）を持っており、実行プログラムはこの
中に格納されている。

一方、同一のＣＰＵボード１上には共有メモリ１６及び
周辺装置１７が実装される。そして、これらの各構成要
素は従来は内部バスで接続されていたが、本実施例では
マルチポートバスバッファ１５で接続される。また、零
ＣＰＵボード１と他のＣＰＵボード（図示せず）とはシ
ステムバス１８で結合される。この時、ＣＰＵボード１
上の各構成要素とシステムバス１８との間も同様に、マ
ルチポートバスバッファ１５で結合される。ＣＰＵボー
ド１上の共有メモリ１６や周辺装置１７はシステム全体
の共有資源として、システムバス１８上の他のプロセッ
サからもアクセスされる。

マルチポートバスバッファ１５は、結合されている構成
要素（本実施例では５種類）の間をいわゆるバスではな
く、独立した信号経路で結ぶという機能を有する。

第２図はこのマルチポートバスバッファ１５の機能を示
す概念図である。マルチポートバスバッファ１５は内部
に任意のポートＡ、Ｂ、Ｃ，Ｄ及び８間を結ぶ網状の経
路を備えている。複数のポートが同時に一つのポートに
結合することは出来ないが、１対１の結合についてはマ
ルチポートバスバッファ１５内で複数の経路が同時に成
立しうるような構成になっている０例えば、主プロセッ
サ１１が共有メモリ１６をアクセスする時にはポートＡ
とポートＢとが結合する。この時にはポートＣ，Ｄ及び
Ｅは結合可能な状態にあるので、副プロセッサ１３は周
辺装置１７を同時にアクセスすることができる。

従って、従来のようにプロセッサが資源をアクセスする
場合には必ず１つのバスを通らねばならないという制約
がないのでプロセッサ間でのバス競合が起きる確率が減
少する。

第３図はマルチポートバスバッファの構成を示す図であ
る。

各ポートＡＳＢ、Ｃ，Ｄ及びＥからは制御バス４０ａ〜
４０ｅ及びバス４１ａ〜４１ｅが取り出される。バス４
１ａ〜４１ｅはアドレスバスとデータバスとからなる。

制御バス４０ａ〜４０ｅは８ビツト構成であり、制御論
理回路２１ａ〜２１ｅに接続される。バス４１ａ〜４１
ｅは３２ビツト構成であり、出力バッファ２３ａ〜２３
ｅ及び入力バッファ２４ａ〜２４ｅとに接続される。

制御論理回路２１ａ〜２１ｅはマルチポートバスバッフ
ァ１５内の調停バス３０によってそれぞれ共通に接続さ
れる。各ポートに設けられた制御論理回路２１ａ〜２１
ｅはそれぞれのポートが他のどのポートとの結合を要求
しているかを判別し、さらに相手のポートの制御状態（
空いているかどうか）を調停バス３０を介して判別する
。相手のポートが空いていれば、結合を成立させる信号
を調停バス３０を介して相手ポートの制御論理回路に送
る。

入力バッファ２４ａは第１の転送バス２５に、入力バッ
ファ２４ｂは第２の転送バス２６に、入カバッファ２４
ｃは第３の転送バス２７に、入力バッファ２４ｄは第４
の転送バス２８に、入力バッファ２４ｅ−は第５の転送
バス２９にそれぞれ接続される。即ち、各ポートＡ、Ｂ
、Ｃ，Ｄ及びＥから入力されるデータは、マルチポート
バスバッファ１５内のそれぞれ独立した転送バス２５．
２６．２７．２８、及び２９に接続され、各ポートに独
立に転送される。

セレクタ２２ａ〜２２ｅは各ポート毎に入力バッファ２
４ａ〜２４ｅの接続されていない転送バス２５．２６．
２７．２８、及び２９に接続され、制御論理回路２１ａ
〜２１ｅからの選択信号に応じて転送バスの選択を行う
。即ち、セレクタ２２ａ〜２２ｅは、転送バスと出力バ
ッファ２３ａ〜２３ｅとの間の接続を制御論理回路２１
ａ〜２１ｅの信号に応じて切り換えるものである。

出力バッファ２３ａ〜２３ｅはセレクタ２２ａ〜２２ｅ
及び制御論理回路２１ａ〜２１ｅに接続され、制御論理
回路２１ａ〜２１ｅの制御信号に応じてセレクタ２２ａ
〜２２ｅで選択された転送バス上のデータ出力を制御す
る。

次に、本実施例の動作を説明する。

主プロセッサ１１が共有メモリ１６をアクセスし、副プ
ロセッサ１３が周辺装置１７を同時にアクセスする場合
について説明する。

主プロセッサ１１が共有メモリ１６をアクセスするため
には、ポートＡとポートＢとが結合されなければならな
い。主プロセッサ１１からのアクセス信号が制御バス４
０ａを介して制御論理回路２１ａに入力される。制御論
理回路２１ａは調停バス３０を介してポートＢの制御論
理回路２１ｂの制御状態（ポートＢが空いているかどう
か）を判別する。

ポートＢが空いている場合は、制御論理回路２１ａは結
合を成立させる信号を調停バス３０を介して制御論理回
路２１ｂに送る。すると、セレクタ２２ａはポートＢの
入力バッファ２４ｂに接続される第２の転送バス２６を
選択し、セレクタ２２ｂはボー）Ａの入力バッファ２４
ａに接続される第１の転送バス２５−を選択する。以上
の動作によってポートＡとポートＢとは結合され、主プ
ロセッサ１１は共有メモリ１６をアクセスすることがで
きる。

この時、ボー）Ｃ，Ｄ及びＥは結合可能な状態にあるの
で、副プロセッサ１３は周辺装置１７を同時にアクセス
することができる。副プロセッサ１３が周辺装置１７を
アクセスするためには、ポートＣとポートＤとが結合さ
れなければならない。

従って、制御論理回路２４ｃ及び２１ｄは前述と同じ動
作を実行する。

そして、セレクタ２２ｃは、ポートＤの入力バッファ２
４ｄに接続される第４の転送バス２８を選択し、セレク
タ２２ｄは、ポートＣの入力バッファ２４ｃに接続され
る第３の転送バス２７を選択する。このようにして、ポ
ートＣとポートＤと、は結合され、主プロセッサ１１が
共有メモリ１６をアクセスしていても、副プロセッサ１
３は周辺装置１７を同時にアクセスすることができるよ
うになる。どちらかのアクセスサイクルが終了すると結
合は解除され元の状態に復帰する。

以上のように、各ポートの入力データは各ポ・−トのセ
レークタにつながっており、任意のポート間のデータ転
送が可能なので、バス競合の起こる確率が減少する。

このようなマルチポートバスバッファはその構造上多く
の配線を必要とするのでディスクリート部品によって実
現することは困難であるが、現在の多ピンＬＳＩ技術を
利用することによりシングルチップに収′めることが可
能である。

本実施例ではマルチポートバスバッファのポートの数を
５個の場合について説明したが、単一のＣＰＵボード内
で利用する場合にはポート数は少なくとも４個あればよ
い。また、４個以上の構成要素間を接続するのであれば
、その構成要素の数に応じてポート数を増設してやれば
よいことはいうまでもない。

〔発明の効果〕

以上説明したように本発明によれば、複数のプ起こる確
率を大幅に減少させることができるので、システムの性
能を向上することが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマイクロプロセッサシ
ステムの概略構成を示す図、 第２図はこのマルチポートバスバッファの機能を示す概
念図、 第３図はマルチポートバスバッファの構成を示す図、 第４図は従来のＣＰＵボード上における各構成要素の結
合状態を示す図である。 １７．５４．６４・−・−−−−−−・−−−−一周辺
装置７．１８・−−−ｍ−−・−−−−−・−システム
バス５５．６５−−−−−−・−・−・−・・バスバッ
ファ２１ａ〜２１　ｅ−＝・−・−−−−−−−−−−
一制御論理回路２２ａ〜２２ｅ・−曲一曲一・セレクタ
２３ａ〜２３ｅ・−・−・−・−・・出力バッファ２４
ａ〜２４ｅ　　　　　人力バッファ２５．２６．２７．
２８．２９ 一−−−−−−−・−−−−−−ノイス３０−・−・−
−−一−−−・調停バス４０ａ〜４０ｅ−・−・−−一
−−・−制御バス４１ａ〜４０　ｅ−・−ｍ−−−−・
−・バス５．６、−−一−−−−−−・−・−ＣＰＵボ
ード１．５１．６１　　　　・主プロセッサ２−−−−
−−−−−・−−−−一主プロセッサ専用メモリ３．５
２．６２−・−−−一−−−・・−副プロセッサ４−・
・・・−一一一−−−−・・副プロセッサ専用メモリ５
・−−−−−−−一−−−−−・マルチポートバスバッ
ファ６−−−−−−−−−−−・−共有メモリ特許出願
人　ファナック株式会社 代理人　　　弁理士　　服部毅巖 第１図 第２図

Claims (5)

【特許請求の範囲】
1. （１）データのやりとりを行うポートを少なくとも４個
   有し、前記ポートのうち任意の２個のポート間と、残り
   の２個のポート間とを同時に接続し、それぞれのポート
   間で独立にデータのやりとりができるように構成されて
   いることを特徴とするマルチポートバスバッファ。
2. （２）前記各ポートのアドレスバス及びデータバスに接
   続され、入力データを前記各ポートにそれぞれ独立に転
   送する複数個の転送バスと、 前記複数個の転送バスの中から任意の転送バスを選択し
   、前記入力データを前記アドレスバス及びデータバスに
   出力するセレクタと、 前記各ポートの制御バスに接続され、各ポートの制御状
   態を判別し、前記セレクタを制御する制御論理回路とで
   構成されることを特徴とする特許請求の範囲第１項記載
   のマルチポートバスバッファ。
3. （３）主プロセッサと、メモリと、周辺装置と、副プロ
   セッサと、システムバスインタフェースとの間でそれぞ
   れデータのやりとりを行うマイクロプロセッサシステム
   において、 前記主プロセッサ、前記メモリ、前記周辺装置、前記副
   プロセッサ及び前記システムバスを特許請求の範囲第１
   項記載のマルチポートバスバッファの各ポートにそれぞ
   れ接続したことを特徴とするマイクロプロセッサシステ
   ム。
4. （４）前記主プロセッサ及び前記副プロセッサは専用メ
   モリを有することを特徴とする特許請求の範囲第３項記
   載のマイクロプロセッサシステム。
5. （５）前記マイクロプロセッサシステムは前記システム
   バスインタフェースを介して複数個接続されていること
   を特徴とする特許請求の範囲第３項記載のマイクロプロ
   セッサシステム。