JPH07235931A - データ待ち行列装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の出力線で検索回路を共用する場合に、
各レイアウトを効率的に配置できるようなデータ待ち行
列装置を提供する。 【構成】 データをシフトするシフトメモリ４１〜４ｋ
をシリーズに接続し、シフトメモリ４１〜４ｋのそれぞ
れに対応する宛先表示ビットメモリ５１１〜５ｋ１，５
１２〜５ｋ２，５１３〜５ｋ３，５１４〜５ｋ４のそれ
ぞれに隣接するように検索回路６１〜６４を配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ待ち行列装置に
関して、特に、音声，データ，画像などのマルチメディ
アの種々の情報をブロック化したフレーム構造の情報や
固定長パケットのような有限長のデータを一時的に記憶
し、遅延を与えたりデータ交換を行なったりするときに
用いるデータ交換装置や共通バッファ型のデータ交換装
置のアドレスを制御するためのデータ待ち行列装置に関
する。

【０００２】

【従来の技術】ＡＴＭ通信方式では、たとえば回線信号
や音声のような連続的な信号およびデータや動画像のよ
うなバースト的な信号をすべて固定の長さに分解して、
それに宛先情報などを示したルーティングヘッダを付加
してパケットを作り、同一形式のパケットで情報が転送
される。端末装置と伝送路とはフレームなどの同期が不
要となり、端末装置と伝送路との速度は独立でよいた
め、いかなる端末装置に対しても対応することができ
る。しかし、高速パケットスイッチでは、ランダムにパ
ケットが到着するため、ある瞬間には、１つの宛先に複
数のパケットが殺到することがあり、情報の欠落を防ぐ
ために、パケットの待ち合わせをする必要が生じる。

【０００３】この問題に対して、たとえば、文献 Inter
national Conference on Communications,1987, セッシ
ョン２２、論文番号２、Jean-Pierre Coudreuse,Michel
Sorvel,“PRELUDE:An Asynchronous Time-Division Sw
itched Network, ”の第５図および第６図には、高速パ
ケットスイッチが提案されている。この文献は、回線交
換データやパケット交換データを効率よく多重および伝
送する非同期転送モード（ＡＴＭ）通信方式における高
速パケットスイッチに関するものであり、従来のデータ
待ち行列装置は、その制御回路に見ることができる。

【０００４】図４２は従来のデータ待ち行列装置を含む
高速パケットスイッチを示すブロック図である。図４２
において、入力線１１１〜１１ｍはパケット多重回路１
３にｍ（ｍ≧２）のデータを入力するものであり、入力
線１１１〜１１ｍから入力されるパケットは固定長であ
る。パケット多重回路１３は入力されたパケットを多重
化するものであり、到着したルーティングヘッダを制御
回路１６に与え、パケットをメモリ１４に与える。メモ
リ１４は指定したアドレスにデータを書込むことが可能
でありかつアドレスを指定することによって書込順とは
無関係にデータを読出すことができる。メモリ１４から
読出されたデータはパケット分離回路１５に与えられ、
読出したパケットが分離され、出力線１２１〜１２ｍに
出力される。制御回路１６はパケットの交換を制御す
る。

【０００５】図４３は図４２に示した制御回路をより具
体的に示したブロック図である。この制御回路１６は、
上述の文献の第１０図に記載されているデータ待ち行列
装置を、説明のために簡略化して示したものである。図
４３において、制御回路１６はヘッダ変換回路１７と循
環セレクタ２０とを含む。ヘッダ変換回路１７は到着パ
ケットのルーティングヘッダから、そのパケットをメモ
リ１４に書込むアドレスを決定し、パケットの宛先出力
線１２１〜１２ｍを判定し、新しいルーティングヘッダ
に変換するものであり、循環セレクタ２０は情報順に選
ぶ。データ待ち行列装置１８には、入力線１を介してメ
モリ１４への書込アドレス信号が入力されるとともに、
宛先指示入力線３１〜３ｍを介してそのパケットの宛先
が入力され、出力線２１〜２ｍを介してアドレスを待ち
合わせした後に出力する。データ待ち行列装置１８は、
出力線１２１〜１２ｍのそれぞれに対応して設けられた
メモリ１９１〜１９ｍを含む。データ待ち行列装置１８
は、到着したパケットの書込アドレス信号を出力線２１
〜２ｍのそれぞれに対応して並べ、待ち行列を作り、出
力線１２１〜１２ｍごとに到着順にアドレス信号を出力
する。

【０００６】図４２に示した高速パケットスイッチの複
数の入力線１１１〜１１ｍに到着したパケットは、パケ
ット多重回路１３で多重化され、メモリ１４に書込まれ
る。また、到着パケットの宛先情報を含むルーティング
ヘッダは、制御回路１６に与えられ、ヘッダ変換回路１
７によって宛先出力線１２１〜１２ｍのいずれであるか
が判定され、新しいルーティングヘッダに変換される。
また、メモリ１４に書込まれたアドレスはデータ待ち行
列装置１８によって宛先出力線１２１〜１２ｍのそれぞ
れに対応する行列に変換される。データ待ち行列装置１
８では、先入れ先出しメモリ（ＦＩＦＯ）１９１〜１９
ｍが使用される。

【０００７】一方、データ待ち行列装置１８から読出さ
れたアドレスに従って、メモリ１４からパケットが読出
され、パケット分離回路１５で分離されて、パケットが
所定の出力線１２１〜１２ｍに出力される。上述のデー
タ待ち行列装置１８の動作によって、入力線１１１〜１
１ｍ上のパケットが所望の出力線１２１〜１２ｍに出力
され、パケットの交換が実現される。

【０００８】

【発明が解決しようとする課題】従来のデータ待ち行列
装置は、上述のように構成されているので、たとえばメ
モリ１４にＰ個のパケットの書込容量がある場合には、
先入れ先出しメモリ１９１〜１９ｍでのアドレスの溢れ
による欠落を防ぐためには、１つ当たりＰ個のアドレス
を保持できる容量を要する。このため、データ待ち行列
装置１８全体では、Ｐ×ｍ個のアドレス保持容量を要す
ることになり、その結果として装置の規模が大きくなっ
てしまう。

【０００９】一方、本願発明者らは、特願平５−２５２
８０号において、データの待ち行列を保持するメモリを
複数個用意する必要はなく、データの待ち行列を保持す
るメモリをすべての出力線で共有化することにより、メ
モリ容量を少なくして装置全体の規模を小さくするとと
もに、メモリ容量を越えることで生じるデータの廃棄率
を下げることが可能なデータ待ち行列装置を提案した。

【００１０】それゆえに、この発明の主たる目的は、上
述の提案されたデータ待ち行列装置に鑑み、複数の出力
線で検索回路を共用する場合に、各構成要素を効率的に
配置できるようなデータ待ち行列装置を提供することで
ある。

【００１１】この発明の他の目的は、低消費電力化を図
ることのできるようなデータ待ち行列装置を提供するこ
とである。

【００１２】

【課題を解決するための手段】請求項１に係る発明で
は、データをシフトしながら保持する複数のデータシフ
ト手段と、それぞれのデータの宛先を示す宛先表示ビッ
トを記憶する宛先表示ビット記憶手段と、宛先表示ビッ
トを検索して検索されたデータを出力する検索手段とを
備えたデータ待ち行列装置において、検索手段は宛先表
示ビット記憶手段に隣接して配置される。

【００１３】請求項２に係る発明では、請求項１の宛先
表示ビット記憶手段は、宛先表示ビットをラッチするラ
ッチ手段と、ラッチ手段が宛先表示ビットを保持してい
ないとき、後段からの宛先表示ビットをラッチ手段に保
持させ、前段のラッチ手段が宛先表示ビットを保持して
いないとき、ラッチ手段の宛先表示ビットを前段にシフ
トさせる制御手段とを備えて構成される。

【００１４】請求項３に係る発明では、請求項１の検索
手段は、複数の宛先表示ビット記憶手段の中央に沿って
配置される。

【００１５】請求項４に係る発明では、複数の宛先表示
ビット記憶手段からの表示ビットを時分割して検索手段
に導くためのバスを含む。

【００１６】請求項５に係る発明では、請求項４の検索
手段は各宛先表示ビットをパイプライン処理して検索す
る。

【００１７】請求項６に係る発明は、データを保持しな
がらシフトする複数のデータシフト手段と、それぞれの
データの宛先を示す宛先表示ビットを記憶する宛先表示
ビット記憶手段と、宛先表示ビットを検索して検索され
たデータを出力する検索手段を含むデータ待ち行列部を
複数段カスケード接続し、各データ待ち行列部は後段か
らのデータと宛先表示ビットを受け、前段が空いている
ことに応じて、データと宛先表示ビットを出力する。

【００１８】請求項７に係る発明では、さらに各データ
待ち行列部のデータ読出し出力を共通接続するバスを含
む。

【００１９】請求項８に係る発明では、請求項７のデー
タデータ待ち行列部のうちのｋ段目以降は検索や読出し
を行なわない先入れ先出しメモリとして用いられる。

【００２０】請求項９に係る発明では、ｋ段目以降のデ
ータ待ち行列部は読出し出力をｋ段目以前のデータ待ち
行列部に与えない。

【００２１】請求項１０に係る発明では、ｋ段目以降の
データ待ち行列部には有効を示す検索入力信号が与えら
れる。

【００２２】請求項１１に係る発明では、請求項７の各
段のデータ待ち行列部分の間にシフト動作を停止させる
ためのゲート手段が設けられる。

【００２３】請求項１２に係る発明では、各段のデータ
待ち行列部の先頭部にデータを入力するためのデータ入
力部を含む。

【００２４】請求項１３に係る発明では、各段のデータ
待ち行列部のうち、使用されている段のデータ待ち行列
部に対応する検索手段のみを有効化する。

【００２５】請求項１４に係る発明では、優先度を記憶
するための優先度記憶手段が設けられ、検索手段は優先
度記憶手段に記憶されている優先度と宛先表示ビットの
論理積出力に基づいて検索を行なう。

【００２６】請求項１５に係る発明では、各段のデータ
待ち行列部のそれぞれに対応してカウンタが設けられ、
カウンタは対応のデータ待ち行列部に優先データが入力
されるごとに加算され、優先データが出力されるごとに
減算され、検索手段は、カウンタの計数値が所定の値に
なったことに応じて検索を行なう。

【００２７】請求項１６に係る発明では、請求項１５の
カウンタは各段のデータ待ち行列部のそれぞれに対応し
て複数の優先度に応じて設けられ、そのカウンタの出力
のうち優先度の高い出力を選択し、その出力と宛先表示
ビットとの論理積を求めて検索手段に与える論理積手段
を含む。

【００２８】請求項１７に係る発明では、さらに一定の
割合で優先度記憶手段をクリアして低い優先度のデータ
を一定の割合で読出すための手段を含む。

【００２９】請求項１８に係る発明では、請求項４の各
データ待ち行列部のうち、前段で有効なデータが検出さ
れても、次段で高い優先度の有効なデータが検出された
データ待ち行列部は、前段に無効化信号を送出し、前段
のデータ待ち行列部は保持しているデータの優先度が高
くなかった場合、検出信号の送出を停止する。

【００３０】請求項１９に係る発明では、請求項１８の
前段のデータ待ち行列部は、保持しているデータの優先
度が後段のデータ待ち行列部から与えられる無効化信号
による優先度より低かった場合、検出信号の送出を停止
する。

【００３１】請求項２０に係る発明では、低い優先度の
データを廃棄するための指令が与えられたことに応じ
て、その指令と優先ビットとの論理積を求めて、データ
待ち行列部のデータをクリアするための論理積手段を含
む。

【００３２】請求項２１に係る発明では、データが入力
されるごとに加算され、データが出力されるごとに減算
され、所定の計数値になったことに応じて、優先度の低
いデータを廃棄させるためのカウンタを含む。

【００３３】請求項２２に係る発明では、請求項２１の
カウンタはデータ記憶部の各ビットごとに設けられる。

【００３４】請求項２３に係る発明は、それぞれがデー
タを保持しながらシフトする複数のデータシフト手段
と、それぞれのデータシフト手段に対応して設けられ、
それぞれのデータの宛先を示す宛先表示ビットを記憶す
る宛先表示ビット記憶手段と、宛先表示ビットを検索し
て検索されたデータを出力する検索手段とを備えたデー
タ待ち行列装置において、宛先表示ビットが複数の宛先
表示ビットを単位として複数にグループ化されていて、
データ待ち行列装置は、前段に設けられ、複数のグルー
プごとにデータと宛先表示ビットを出力する前段データ
待ち行列回路と、複数のグループごとに設けられ、前段
の待ち行列回路から出力されたデータと宛先表示ビット
とが与えられる複数の後段データ待ち行列回路とを備え
て構成される。

【００３５】請求項２４に係る発明は、請求項２３の複
数にグループ化された宛先表示ビットは、宛先表示ビッ
トとその宛先表示ビットの属するグループを識別するた
めの表示ビットとを含み、前段のデータ待ち行列回路お
よび後段の複数のデータ待ち行列回路のそれぞれのデー
タシフト手段は、データと宛先表示ビットとを保持する
ためのエリアを含み、宛先表示ビット記憶手段は、表示
ビットに応じてデータシフト手段によってデータと宛先
表示ビットとを保持させるための制御手段を含み、後段
の各データ待ち行列回路のデータシフト手段には、前段
のデータシフト手段から出力されたデータが与えられ、
宛先表示ビットのエリアの入力が接地され、後段の制御
手段は、前段のデータシフト手段から与えられた宛先表
示ビットに応じて前段からのデータを後段のデータシフ
ト手段に保持させる手段を含む。

【００３６】請求項２５に係る発明では、請求項２３の
複数にグループ化された宛先表示ビットは、宛先表示ビ
ットとその宛先表示ビットの属するグループを識別する
ための表示ビットとを含み、データシフト手段と宛先表
示ビット記憶手段は、複数のグループのそれぞれに対応
して設けられていて、さらに各グループに対応する宛先
表示ビットとデータとを対応するデータシフト手段と宛
先表示ビットを記憶手段に与えるアドレスフィルタ手段
とを備えて構成される。

【００３７】

【作用】請求項１に係る発明では、検索手段を宛先表示
ビットに隣接して配置することによりレイアウトを効率
化できる。

【００３８】請求項２に係る発明では、請求項１の宛先
表示ビット記憶手段はラッチ手段と制御手段とを含み、
ラッチ手段は宛先表示ビットを保持していないとき、後
段からの宛先表示ビットをラッチ手段に保持させ、前段
のラッチ手段が宛先表示ビットを保持していないとき、
ラッチ手段の宛先表示ビットを前段にシフトさせる。

【００３９】請求項３に係る発明では、請求項１の検索
手段を複数の宛先表示ビット記憶手段の中央に沿って配
置することにより、レイアウトを効率化できる。

【００４０】請求項４に係る発明では、複数の宛先表示
ビット記憶手段からの表示ビットを次分割してバスを介
して検索手段に導く。

【００４１】請求項５に係る発明では、請求項４の検索
手段は各宛先表示ビットをパイプライン処理で検索す
る。

【００４２】請求項６に係る発明では、複数段のデータ
待ち行列部をカスケード接続し、後段からのデータと宛
先表示ビットを受け、前段が空いていることに応じてデ
ータと宛先表示ビットを出力することにより、データ待
ち行列装置の拡張が可能になる。

【００４３】請求項７に係る発明では、各データ待ち行
列部のデータ読出し出力を共通接続されたバスに出力す
る。

【００４４】請求項８に係る発明では、複数段のデータ
待ち行列部のうちのｋ段目（ｋ＜Ｎ）以降は検索や読出
しを行なわない先入れ先出しメモリとして用いる。

【００４５】請求項９に係る発明では、請求項８のｋ段
目以降のデータ待ち行列部は読出し出力をｋ段目以前の
データ待ち行列部に与えない。

【００４６】請求項１０に係る発明では、請求項８のｋ
段目以降のデータ待ち行列部に有効を示す検索入力信号
を与える。

【００４７】請求項１１に係る発明では、請求項６の各
段のデータ待ち行列部の間に、ゲート手段を設け、有効
なデータを蓄積していない段のデータ待ち行列部のシフ
ト動作を停止させる。

【００４８】請求項１２に係る発明では、各段のデータ
待ち行列部の先頭にデータを入力するためのデータ入力
部を設ける。

【００４９】請求項１３に係る発明では、各段のデータ
待ち行列部のうち、使用されている段のデータ待ち行列
部に対応する検索手段のみを有効化する。

【００５０】請求項１４に係る発明では、優先度記憶手
段に記憶されている優先度と宛先表示ビットの論理積出
力に基づいて検索を行なう。

【００５１】請求項１５に係る発明では、データ待ち行
列部に優先データが入力されるごとにカウンタを加算
し、データ待ち行列部から優先データが出力されるごと
にカウンタを減算し、カウンタの計測値が所定の値にな
ったことに応じて検索を行なう。

【００５２】請求項１６に係る発明では、各段のデータ
待ち行列部のそれぞれに対応して複数の優先度に応じて
カウンタを複数設け、各カウンタの出力のうち優先度の
高い出力を選択し、その出力と宛先表示ビットとの論理
積を求めて検索手段に与える。

【００５３】請求項１７に係る発明では、一定の割合で
優先度記憶手段をクリアして低い優先度のデータを一定
の割合で読出す。

【００５４】請求項１８に係る発明では、各データ待ち
行列部のうち、前段で有効なデータが検出されても、次
段で高い優先度の有効なデータが検出された待ち行列部
から前段に無効化信号を送出し、保持しているデータの
優先度が高くなった場合に、前段のデータ待ち行列部か
ら検出信号の送出を停止する。

【００５５】請求項１９に係る発明では、保持している
データの優先度が後段のデータ待ち行列部から与えられ
る無効化信号による優先度より低い場合に検出信号の送
出を停止する。

【００５６】請求項２０に係る発明では、低い優先度の
データを廃棄するための指令が与えられたことに応じ
て、その指令と優先ビットとの論理積を求めてデータ待
ち行列部のデータをクリアする。

【００５７】請求項２１に係る発明では、対応のデータ
待ち行列部にデータが入力されるごとにカウンタを加算
し、データが出力されるごとにカウンタを減算し、所定
の計数値になったことに応じて優先度の低いデータを廃
棄する。

【００５８】請求項２２に係る発明では、データシフト
手段の各ビットごとにカウンタを設ける。

【００５９】請求項２３に係る発明では、複数の宛先表
示ビットを単位として複数のグループ化し、データ待ち
行列回路を階層化し、前段のデータ待ち行列回路が複数
のグループごとにデータと宛先表示ビットを後段のデー
タ待ち行列回路に出力し、前段の待ち行列回路から出力
されたデータと宛先表示ビットを各グループごとに出力
する。

【００６０】請求項２４に係る発明では、宛先表示ビッ
トとその宛先表示ビットの属するグループを識別するた
めの表示ビットとを設け、前段のデータシフト手段でデ
ータと宛先表示ビットとを保持し、前段の制御手段を表
示ビットに応じてデータと宛先表示ビットとをデータシ
フト手段に保持させ、後段の制御手段は前段のデータシ
フト手段から与えられた宛先表示ビットに応じて前段か
らのデータを後段のデータシフト手段に保持させる。

【００６１】請求項２５に係る発明では、宛先表示ビッ
トとその宛先表示ビットの属するグループを識別するた
めの表示ビットとを設け、前段のアドレスフィルタ手段
によって各グループごとに宛先表示ビットとデータとを
後段のデータ待ち行列回路に出力する。

【００６２】

【実施例】図１は前述の特願平５−２５２８０号に開示
されたデータ待ち行列装置を示すブロック図である。図
１において、入力線１は有限長のデータを入力するもの
であり、入力されたデータはシフトメモリ４ｋに与えら
れる。シフトメモリ４ｋは入力線１に与えたデータを順
次前段にシフトする。各シフトメモリ４１，４２…４ｋ
のそれぞれに対応して、宛先表示ビットメモリ５１１〜
５ｋｍが設けられる。たとえば、宛先表示ビットメモリ
５１２はシフトメモリ４１に記憶されているデータが出
力線２２を宛先としているか否かを１ビットの情報で示
している。また、他の例で、たとえば宛先表示ビットメ
モリ５ｋｍはシフトメモリ４ｋに記憶されているデータ
が出力線２ｍを宛先としているか否かを示している。出
力線２１，２２，２３…２ｍに対応して検索回路６１，
６２，６３…６ｍが設けられる。たとえば、検索回路６
１は宛先表示ビットメモリ５１１，５２１…５ｋ１に接
続されている。セレクタ７１，７２，７３…７ｍは出力
線２１，２２，…２ｍに対応して設けられている。たと
えば、セレクタ７１は出力線２１に対応して、シフトメ
モリ４１〜４１ｋから検索回路６１の指示に従って、該
当するデータを選択して出力線２１に出力する。

【００６３】図２〜図４は図１の各部のタイミングを示
すタイムチャートであり、入力線１の本数が１本，出力
線２１〜２ｍの本数ｍが４本で、シフトメモリ４１〜４
ｋの個数ｋが６個である場合の各部の状態の変化を示し
ている。

【００６４】図２〜図４では、（ａ）が横軸方向に時間
の流れをタイムスロット単位に示しており、（ｂ）は入
力線１に入力されるデータの一例を示し、（ｃ）は入力
データの宛先を示す宛先指示入力３４，３３，３２，３
１をこの順で示している。（ｄ）〜（ｏ）は、シフトメ
モリ４１〜４６と宛先表示ビットメモリ５１１〜５６４
の各タイムスロットの状態の一例を示している。また、
（ｐ）〜（ｓ）は出力線２１〜２４に出力されるデータ
を示している。

【００６５】入力線１に入力されるデータは有限長の情
報であり、たとえば定められた固定時間に対して区切目
を持つフレーム構造の情報や固定長のアドレス情報や固
定長パケットのようなものである。図２〜図４では、固
定長の時間を定義し、説明のため、タイムスロット１か
ら順に番号をふり、時刻を定義している。また、図２〜
図４では、単位タイムスロットには、１つのデータが到
着するものとしている。

【００６６】タイムスロット１以前には、データが到着
していないか、あるいはデータが到着し出力されてから
十分な時間が経過し、内部のシフトメモリ４１〜４６に
はデータが存在していない例を示している。また、デー
タはタイムスロット１，２，３，４，６，７，８にそれ
ぞれ１つずつ到着している。さらに、図２〜図４は、出
力線２１〜２４の読出しが、４タイムスロットごとにま
とめて行なわれる場合を示していて、実際にはタイムス
ロット４およびタイムスロット８でデータが読出されて
いる。

【００６７】データが入力線１から入力すると同時に、
宛先指示入力３１〜３４から宛先情報が入力される。た
とえば、入力されたデータが出力線２４を宛先とする場
合、宛先指示入力３４が有意状態となっている。図２〜
図４では、有意ビット“１”としているので、このとき
入力される宛先指示入力３４，３３，３２，３１は、
１，０，０，０となっている。タイムスロット１では、
出力線２４宛のデータａがタイムスロット２では、出力
線２１宛のデータｂが入力されている。今、タイムスロ
ット１ではシフトメモリ４６が空いているため、入力デ
ータａはすぐにシフトする。このとき、宛先指示入力３
１〜３４は、宛先表示ビット５６４〜５６１に取込まれ
る。

【００６８】同様にして、タイムスロット２では、シフ
トメモリ４５が空いているため、データａがシフトし、
空いたシフトメモリ４６には入力したデータｂがシフト
してくる。データａがシフトメモリ４６から４５へシフ
トすると同時に、元の宛先表示ビットメモリ５６４〜５
６１は、次のシフトメモリ４５に対応した宛先表示ビッ
トメモリ５５４〜５５１へシフトされる。

【００６９】次に、出力線２１〜２４へのデータの読出
しについて説明する。図２には、タイムスロット４でデ
ータをまとめて出力する例を示している。タイムスロッ
ト４でデータを出力するために、タイムスロット４の初
めで、検索回路６１〜６４は出力すべきデータの検索を
行なう。もし、対応する宛先表示ビットメモリ５１１〜
５６４の中にそれぞれ有意ビットがあれば、それが対応
するセレクタ７１〜７４に通知される。セレクタ７１〜
７４は、通知のあったシフトメモリ４１〜４６から１つ
を選択し、データをそれぞれ出力線２１〜２４に出力す
る。たとえば、出力線２１に出力するデータを検索する
のは、検索回路６１であり、宛先表示ビットメモリ５１
１，５２１，５３１，５４１，５５１，５６１の内容が
この順番で読取られ、この中から有意ビット“１”が探
し出される。もし、その中に有意ビットがあれば、セレ
クタ７１に通知される。セレクタ７１は、図１では６個
のものから１つを選択するセレクタであり、検索回路６
１の指示に従って、６個のシフトメモリ４１〜４６から
１つを選択し、該当データを出力線２１６に出力する。

【００７０】上述の出力線２１にデータを出力させるた
めの動作は、他の出力線２２〜２４のそれとは独立であ
るので、同時にかつ別々に動作が可能である。検索回路
６１〜６４によって検索された宛先表示ビットメモリ５
１１〜５６４は、検索の結果、選択されると有意ビット
が消される。また、データが読出されたシフトメモリ４
１〜４６は、そのデータが消去される。もし、そのシフ
トメモリ４１〜４６の後段にデータがあれば、後ろから
シフトされる。

【００７１】次に、図２〜図４を参照して、より詳細な
動作について説明する。図２のタイムスロット１〜タイ
ムスロット４においては、データａ，ｂ，ｃ，ｄがそれ
ぞれ入力され、入力されたデータａ，ｂ，ｃ，ｄは、入
力された順にシフトメモリ４１〜４ｋに記憶され、シフ
トされる。タイムスロット４においては、前述のごとく
出力線２１〜２４へのデータの読出しが行なわれる。

【００７２】以下、図２の例で、タイムスロット４にお
いて、出力線２１に出力されるデータについて具体的に
説明する。タイムスロット４において、検索回路６１は
宛先表示ビットメモリ５１１，５２１，５３１，５４
１，５５１，５６１の内容をこの順番で読取る。この値
は、それぞれ０，０，０，０，１，１である。この中か
ら有意ビット“１”をこの順番で探すと宛先表示ビット
メモリ５５１の内容が該当するので、これがセレクタ７
１に通知される。セレクタ７１は検索回路６１の指示に
従って、６個のシフトメモリ４１〜４６から４５を選択
し、データｂを出力線２１に出力する。データｂが出力
線２１に出力されると、タイムスロット４でデータｂが
存在していたシフトメモリ４５が空き、図３に示すタイ
ムスロット５で後段にあったデータｃがシフトメモリ４
５にシフトしてくる。また、データｃに付随して、宛先
表示ビットメモリ５６４，５６３，５６２，５６１の情
報も宛先表示ビットメモリ５５４，５５３，５５２，５
５１にシフトしてくる。同様にして、出力線２４にはデ
ータａが出力される。

【００７３】また、出力線２２に該当する宛先表示ビッ
トメモリ５１２，５２２，５３２，５４２，５５２，５
６２は０，０，０，０，０，０と有意ビットがないた
め、検索回路６２は出力するデータがないことをセレク
タ７２に通知する。そのため、出力線２２からはデータ
は出力されない。同様にして、出力線２３からも出力さ
れるデータはない。

【００７４】タイムスロット５においては、データが入
力されないため、タイムスロット５におけるデータが空
きのまま順にシフトされる。さらに、タイムスロット６
〜タイムスロット８においては、データｅ，ｆ，ｇが順
に入力される。入力されたデータはシフトメモリに記憶
されてシフトされる。

【００７５】タイムスロット８においては、前述したよ
うに出力線へのデータの読出しが行なわれる。この場合
には、出力線２１に出力するデータとして、検索回路６
１がデータｃを検索する。また、出力線２２に出力され
るデータとして、検索回路６２がデータｅを検索する。
これら検索されたデータｃとデータｅは、それぞれの出
力線に出力される。出力線２３および出力線２４に関し
ては、宛先表示ビットに有意ビットがないため、検索回
路６３および検索回路６４は、出力データがないことを
判断する。したがって、出力線２３および出力線２４に
はデータは出力されない。次に、タイムスロット９〜タ
イムスロット１１においては、入力線からデータが入力
されない。この場合には、既にシフトメモリに記憶され
ているデータが順次シフトされる。また、図４に示すタ
イムスロット１０では、データｄがシフトメモリ４１中
に存在しているが、シフトメモリ４１は最終段であるの
で、データｄはこれ以上シフトできずに、タイムスロッ
ト１１でもシフトメモリ４１中に存在している。このデ
ータｄは、タイムスロット１２において、検索回路６１
によって出力線２１に出力するデータであると検索さ
れ、セレクタ７１によって出力線２１に出力される。上
述の例では、入力したデータをすべてシフトメモリ４６
に書込むことができたが、すべてのシフトメモリ４１〜
４６にデータが存在する場合にはデータを書込むことが
できないので、このデータは廃棄される。

【００７６】図５はこの発明の一実施例のブロック図で
ある。前述の図１に示した例では、回路が３次元的に描
かれている。しかし、図１に示した回路を２次元的な集
積回路へ実現しようとした場合、何らかの工夫が必要と
なる。３次元集積回路などの技術もあるが、現時点で複
数層にわたって、アクティブな回路ブロックを低価格で
実現したものは見当たらないため、２次元で効率よく実
現する必要がある。

【００７７】そこで、この発明の一実施例では、図５に
示すように、宛先表示ビットメモリ５１１〜５ｋ１に隣
接して検索回路６１が設けられ、宛先表示ビットメモリ
５１２〜５ｋ２に隣接して検索回路６２が設けられ、宛
先表示ビットメモリ５１３〜５ｋ３に隣接して検索回路
６３が設けられ、宛先表示ビットメモリ５１４〜５ｋ４
に隣接して検索回路６４が配置される。このように配置
することによって、宛先表示ビットと検索回路のブロッ
ク間の配線が他に影響を与えることがないという利点が
ある。さらに、宛先表示ビットと検索回路の組合わせの
レイアウト配置を宛先表示ビット分繰返せばよく、レイ
アウトの作業効率がよくなるという利点がある。

【００７８】図６は図５に示した検索回路の具体的な回
路図である。検索回路６１には、宛先表示ビットメモリ
５１１〜５ｋ１から宛先表示ビットが与えられ、これら
の宛先表示ビットは４入力ＯＲゲート６２に与えられる
とともに、ＯＲゲート６３１〜６３４とＮＡＮＤゲート
６３９〜６４２のそれぞれの一方入力端に与えられる。
ＯＲゲート６３１の他方入力端には、前段からＯＲチェ
イン信号が与えられる。ＯＲゲート６３２〜６３４に
は、前の段のＯＲゲートの出力が与えられる。さらに、
ＯＲゲート６３１〜６３４の出力はＥＸＯＲゲート６３
５〜６３８の一方入力端に与えられ、他方入力端には前
段のＯＲゲートの出力信号が与えられる。ＮＡＮＤゲー
ト６３９〜６４２の他方入力端にはＥＸＯＲゲート６３
５〜６３８の出力信号が与えられる。

【００７９】図６に示した検索回路６１は、宛先表示ビ
ットメモリ５１１〜５ｋ１にラッチされている宛先表示
ビットが図６において右方向にシフトするに従って、Ｏ
Ｒゲート６３１〜６３４の出力もほぼ同時に変化し、Ｅ
ＸＯＲゲート６３５〜６３８およびＮＡＮＤゲート６３
９〜６４２の出力もそれに従って変化する。シフト動作
後はほぼシフト終了と同時に、宛先表示ビットの中で最
も前方に位置する“１”の位置が選択位置として負論理
で得られることになる。つまり、図６に示した検索回路
によれば、検索時間はほぼ０となる。また、読出し動作
が生じて選択されていたステージの宛先表示ビットがク
リアされると、たとえば以下に示すキャリイ伝搬が生じ
る。

【００８０】 （読出し前） 宛先表示ビット １００１０００１００００００００ ＯＲチェイン出力 後１１１１１１１１００００００００前 選択出力 １１１１１１１０１１１１１１１１ （読出し後） 宛先表示ビット １００１００００００００００００ ＯＲチェイン出力 後１１１１００００００００００００前 選択出力 １１１０１１１１１１１１１１１１ 上述の宛先表示ビット，ＯＲチェイン出力，選択出力の
うちアンダーライン部分が変化したところである。

【００８１】図６に示したＮＡＮＤゲート６３９〜６４
２は、万一クリア後の時間経過が不十分なときに次の読
出し動作を行なってしまった場合、間違った遷移中の箇
所を選択することのないように宛先表示ビットと論理積
を取って選択している。このように、宛先表示ビットご
とに検索回路６１を設けると、クロック同期の検索回路
ではなく、宛先表示ビットメモリ５１１〜５ｋ１に直結
した回路を使うことにより、検索にかかる時間を見かけ
上見えなくできる。

【００８２】図７は図５に示したシフトメモリと宛先表
示ビットメモリをシフトさせるためのＣ素子の一例を示
すブロック図であり、図８は図７に示したラッチの具体
的な回路図であり、図９は図７に示したＣ素子の具体的
な回路図である。図５に示したシフトメモリ４１と宛先
表示ビットメモリ５１１は、図７に示すようにラッチ回
路によって構成されており、Ｒ１〜Ｒｎはラッチ回路Ｃ
素子５１０によってシフト制御される。すなわち、前段
にデータをシフトするときには、前段に転送要求信号Ｒ
ＥＱｏが出力され、前段のラッチが空いていれば、転送
許可信号ＡＣＫｉがＣ素子５１０に与えられる。また、
後段から転送要求信号ＲＥＱｉが与えられると、Ｃ素子
５１０はシフトメモリ４１および宛先表示ビットメモリ
５１１が空であれば、後段に対して転送許可信号ＡＣＫ
ｏ出力する。

【００８３】図７に示したラッチＲ１〜ＲｎとＣ素子は
それぞれ図８および図９に示すように構成される。すな
わち、ラッチＲ１は、インバータ１０１，１０４，１０
５および１０６とｐチャネルトランジスタ１０２とｎチ
ャネルトランジスタ１０３とを含む。Ｃ素子５１０から
“Ｈ”レベルのＬＥ信号がｎチャネルトランジスタ１０
３のゲートに与えられるとともに、インバータ１０１で
反転されてｐチャネルトランジスタ１０２のゲートに与
えられると、これらのトランジスタが導通し、データが
インバータ１０４と１０５とからなるラッチ回路にラッ
チされ、そのラッチ出力がインバータ１０６を介して出
力される。

【００８４】また、Ｃ素子５１０はＮＯＲゲート１１１
とＲＳフリップフロップ１１２，１１３とインバータ１
１４とＯＲゲート１１５と遅延回路１１６〜１１８とを
含む。

【００８５】上述のラッチＲ１とＣ素子５１０について
は、たとえば“An Elastic Pipeline Mechanism by Sel
f-Timed Circuits”IEEE JOURNAL OF SOLID-STATE CIRC
UITS,Vol.23,No.1,1998 年２月に詳細に記載されている
ため、ここではその説明を省略する。

【００８６】図１０はこの発明の他の実施例のシステム
ブロック図であって、検索回路を共用した例を示し、図
１１は図１０に示した検索回路と宛先表示ビットメモリ
の具体的な配置例を示す図である。

【００８７】図１０において、宛先表示ビットメモリ５
１１〜５ｋ４はそれぞれ検索回路６０に共通に接続さ
れ、この検索回路６０によって宛先表示ビットメモリ５
１１〜５ｋ４の宛先表示ビットの検索が行なわれる。こ
の場合、すべて宛先表示ビットメモリ５１２〜５ｋ４の
上を配線が複数通過することになる。一般に配線本数が
増加すると、レイアウト面積が段数方向に大きくなり、
多くの段数を並べて配置する場合には、その影響を無視
できない。これを少しでも解消する方法として、図１１
に示すように、検索回路６０を、この検索回路６０が受
持つ複数の出力線の中央に配置する。この図１１に示し
た例では、宛先表示ビットのレイアウトセルの上を通過
する配線の本数を図１０に比べて半分にでき、かつ宛先
表示ビットメモリから検索回路６０までの配線の最長距
離も半分になり、動作速度の面でも、あるいは寄生容量
も半減するので、消費電力の面でも有利となる。

【００８８】図１２は宛先表示ビットメモリを、バスを
介して検索回路に接続した例を示す図であり、図１３は
図１２に示した動作手順を説明するための図である。

【００８９】図１２に示すように、縦列の宛先表示ビッ
トメモリ５１１〜５１４，５２１〜５２４，５３１〜５
３４，５ｋ１〜５ｋ４がそれぞれバス２０１〜２０ｋを
介して検索回路６１に接続される。これは、各宛先表示
ビットメモリ５１１〜５１４…から検索回路６１への接
続を１本の配線を共用することによって順次データ転送
できるため、各段（以下、ステージと称する）の段方向
のレイアウトを小さくできるという利点がある。すなわ
ち、検索回路６１は宛先表示ビットメモリ５１１〜５ｋ
４の宛先表示ビットを基にして、最も先頭（データを入
力する側を後ろとして、データのシフト転送されて行く
先を先頭と称する）から順にデータを検索していき、最
も先頭に近い位置にある有効ビット（正論理であれば１
が有効であり、負論理であれば逆であり、そのステージ
の宛先表示ビットの宛先が検索している出力行であった
場合、宛先表示ビットの内容は「有効」となっている）
を検索する。通常検索には１サイクル以上かかるが、検
索対象が広がれば、つまり待ち行列の規模が増大すれば
検索にかかる時間も増大する。

【００９０】図１２に示した実施例の動作は図１３に示
すようになる。すなわち、たとえば＃ｎとして宛先表示
ビットメモリ５１１の宛先表示ビットが検索回路６１に
転送され、検索回路６１によって検索が行なわれている
間、＃ｎ＋１として宛先表示ビットメモリ５１２の宛先
表示ビットが検索回路６１に転送され、＃ｎの検査およ
び選択が終了して読出しが行なわれている間、＃ｎ＋１
の検索および選択が行なわれる。このように、検索回路
６１への宛先表示ビットの転送，検索動作，選択動作お
よび読出し動作を並列に実行可能であるため、これらを
パイプライン処理することにより検索回路６１に転送す
る時間をマスクでき、高速化を達成できるという利点が
ある。

【００９１】図１４は図１２に示したバスと各宛先表示
ビットメモリとの接続関係を示す図である。図１４にお
いて、宛先表示ビットメモリ５１１は、図８に示した構
成に加えて、ラッチＲ１の出力がそのゲートに与えられ
るｎチャネルトランジスタ２３１とセレクト信号がその
ゲートに与えられるｎチャネルトランジスタ２２１とを
含む。ｎチャネルトランジスタ２２１のソースはｎチャ
ネルトランジスタ２３１のドレインに接続され、ｎチャ
ネルトランジスタ２３１のソースは接地される。ｎチャ
ネルトランジスタ２２１のドレインはバス２０１に接続
され、バス２０１はｐチャネルトランジスタ２１０のド
レインに接続され、ｐチャネルトランジスタ２１０のゲ
ートにはプリチャージ信号が与えられ、ソースは電源ラ
インに接続される。バス２０１は検索回路６１に含まれ
るインバータ６０１の入力に接続される。インバータ６
０１の出力はインバータ６０２を介してラッチ６０３に
接続される。ラッチ６０３の出力は図６に示したＯＲゲ
ート６３１の一方入力端に接続される。他の宛先表示ビ
ットメモリ５１２〜５１４も同様にして構成される。

【００９２】次に図１５を参照して、図１４の動作につ
いて説明する。ｐチャネルトランジスタ２１０のゲート
に“Ｌ”レベルのプリチャージ信号が与えられると、こ
のｐチャネルトランジスタ２１０が導通する。応じて、
バス２０１は図１５（ａ）に示すように電源電位にプリ
チャージされる。そして、セレクト信号がｎチャネルト
ランジスタ２２１のゲートに与えられると、このｎチャ
ネルトランジスタ２２１がオンする。ラッチＲ１から図
１５（ｂ）に示すように、“Ｈ”レベルのデータが出力
されると、ｎチャネルトランジスタ２３１が導通し、図
１５（ｃ）に示すようなデータがバス２０１に出力され
る。

【００９３】一方、検索回路６１のインバータ６０１は
バス２０１に出力されたデータを受け、インバータ６０
２を介してラッチ６０３にそのデータをラッチさせる。
以下、前述の図６に示したように、検索動作が行なわれ
る。

【００９４】図１６はデータ待ち行列装置をカスケード
接続した例を示すブロック図である。この図１６に示し
た実施例は、同じデータ待ち行列装置３００と３０１と
をカスケード接続し、転送要求信号ＲＥＱと転送許可信
号ＡＣＫのやり取りによる待ち行列間のデータの転送と
検索結果の前方から後方への転送を実現することによ
り、拡張が可能となる。図１６に示すデータ入力は図１
の入力線に対応し、データ出力は出力線に対応する。こ
の実施例では、後段から転送要求信号ＲＥＱがデータ待
ち行列装置３００に入力され、転送許可信号ＡＣＫを後
段に伝えると、データが入力され、データ待ち行列装置
３００からカスケード出力を介して前段のデータ待ち行
列装置３０１に伝達される。一方、検索入力は前段のデ
ータ待ち行列装置からデータ待ち行列装置３０１に与え
られ、後段のデータ待ち行列装置３００に転送される。
すなわち、検索信号はデータ入力の流れとは逆に伝達さ
れる。

【００９５】図１６に示した実施例において、あまり多
くのデータ待ち行列装置をカスケード接続した場合、検
索に必要な時間が、その段数に比例して長くなるという
欠点がある。これを解消するために、たとえば、Ｎ段の
カスケード接続を行なっている場合、ｋ（ｋ＜Ｎ）段目
以降はデータ待ち行列装置を単なるＦＩＦＯとして用い
ればよい。

【００９６】図１７はそのような例を示すブロック図で
ある。図１７に示した例は、ｋ段目のデータ待ち行列装
置３０２をＦＩＦＯとして用い、後段のデータ待ち行列
装置３０１に接続されている。この例では、ＦＩＦＯと
して用いるデータ待ち行列装置３０２の検索入力は接地
され、前段のデータ待ち行列装置３０１から検索出力が
与えられない。これによって、キューのトータル長さが
大きく取れかつ検索範囲を限定したために、これによる
データの検索時間がキューのトータル長に比例して長く
かかるというデメリットを解消することができる。

【００９７】データ待ち行列装置３０２の検索入力を接
地することにより、検索入力信号が負論理であるとする
と、検索入力を接地することは、それより前で読出すべ
きデータが発見されたことを示すので、ｋ段目は読出し
動作を行なわない。

【００９８】図１８は前述の特願平５−２５２８０号に
記載された他の実施例を示すブロック図である。この図
１８は以下の点を除いて図１と同様にして構成される。
すなわち、シフトメモリ４１〜４ｋに対応してシフト検
出回路８１〜８ｋが設けられる。このシフト検出回路８
１〜８ｋは宛先表示ビットメモリ５１１〜５ｋｍの中の
対応するｍ個の宛先表示ビットがすべて有意でないこと
を検出すると、後段のシフトメモリ４１〜４ｋにシフト
を行なわすものである。たとえば、シフト検出回路８２
は２番目のシフトメモリ４２に対応して設けられたもの
であるが、対応する宛先表示ビットメモリ５２１，５２
２，…５２ｍがすべて有意でないことを検出すると、後
段のシフトメモリ４３にシフトを促す。

【００９９】図１９〜図２１は図１８の動作を説明する
ためのタイムチャートである。図１９〜図２１において
は、入力線１の本数が１本であり、出力線２１〜２ｍの
本数ｍが４本であり、シフトメモリ４１〜４ｋの個数ｋ
が６個である場合の各部の状態の変化を示している。そ
して、図１９〜図２１では、（ａ）が横軸方向に時間の
流れをタイムスロット単位に示し、（ｂ）は入力線１に
入力されるデータの一例を示し、（ｃ）は入力データの
宛先を示す宛先指示入力３４，３３，３２，３１をこの
順で示している。（ｄ）〜（ｕ）は、シフトメモリ４１
〜４６と宛先表示ビットメモリ５１１〜５６４の各タイ
ムスロットの状態の一例を示している。また、（ｖ）〜
（ｙ）は、出力線２１〜２４に出力されるデータを示し
ている。

【０１００】タイムスロット１以前には、データが到着
していないか、あるいはデータが到着し出力されてから
十分な時間が経過し、内部のシフトメモリ４１〜４６に
はデータが存在していない例を示してある。データはタ
イムスロット１，２，３，４，６，７，８，９，１１に
それぞれ１つずつ到着している。また、図１９〜図２１
は、出力線２１〜２４の読出しが４タイムスロットごと
にまとめて行なわれる場合を示していて、実際にはタイ
ムスロット４，タイムスロット８およびタイムスロット
１０にデータが読出されている。

【０１０１】データが入力線１から入力されると同時
に、宛先指示入力３１〜３４から宛先ビットが入力され
る。たとえば、タイムスロット９で入力されるデータｈ
は出力線２４を宛先としているが、宛先指示入力３４が
有意状態となっている。図では、有意ビットを“１”と
しているので、このとき入力される宛先指示入力｛３
４，３３，３２，３１｝は、｛１，０，０，０｝となっ
ている。

【０１０２】また、入力データが複数の出力線に出力さ
れる場合、すなわち同報データであった場合には、宛先
指示入力３１〜３４には数個のビットが有意となってい
る。たとえば、タイムスロット１で入力されるデータａ
は出力線２１と出力線２４を宛先としているが、宛先指
示入力３１と３４が有意状態となっている。すなわち、
入力される宛先指示入力｛３４，３３，３２，３１｝
は、｛１，０，０，１｝となっている。タイムスロット
１では、出力線２１と２４宛のデータａが入力され、タ
イムスロット２では出力線２２宛のデータｂが入力され
ている。タイムスロット１では、シフトメモリ４６が空
いているため、入力データａはすぐにシフトされる。こ
のとき、宛先指示入力３１〜３４は宛先表示ビットメモ
リ５６４〜５６１に取込まれる。同様にして、タイムス
ロット２では、シフトメモリ４５が空いているため、デ
ータａがシフトし、空いたシフトメモリ４６には入力さ
れたデータｂがシフトしてくる。データａがシフトメモ
リ４６から４５へシフトすると同時に、元の宛先表示ビ
ットメモリ５６４〜５６１の内容は、次のシフトメモリ
４５に対応した宛先表示ビットメモリ５５４〜５５１へ
シフトする。

【０１０３】シフト検出回路８１〜８６は、シフトメモ
リ４１〜４６に対応して設けられ、宛先表示ビットメモ
リ５１１〜５６４の中の対応するｍ個の宛先表示がすべ
て有意ビットでない状態を検出している。図の例では、
有意ビットが１つでもあれば“１”となり、１つもなけ
れば“０”のように状態定義を行なっている。たとえ
ば、タイムスロット１でのシフトメモリ４６に対応する
宛先表示ビットメモリ５６１〜５６４はすべて“０”で
あるので、シフト検出回路８６の状態は“０”となる。
また、タイムスロット２でのシフトメモリ４６に対応す
る宛先表示ビットメモリ５６１〜５６４の中には１つ
“１”があるので、シフト検出回路８６の状態は“１”
となる。

【０１０４】次に、出力線２１〜２４へのデータの読出
しについて説明する。図１９にはタイムスロット４でデ
ータをまとめて出力する例を示している。タイムスロッ
ト４でデータを出力するために、タイムスロット４の始
めと検索回路６１〜６４は出力すべきデータの検索を行
なう。もし、対応する宛先表示ビットメモリ５１１〜５
６４の中にそれぞれ有意ビットがあれば、それが対応す
るセレクタ７１〜７４に通知される。セレクタ７１〜７
４は、通知のあったシフトメモリ４１〜４６から１つを
選択し、データをそれぞれ出力線２１〜２４に出力す
る。たとえば、出力線２１に出力するデータを検索する
のは、検索回路６１であり、宛先表示ビットメモリ５１
１，５２１，５３１，５４１，５５１，５６１をこの順
番で読取り、この中から有意ビットがあれば、それがセ
レクタ７１に通知される。セレクタ７１は、図では、６
個のものから１つを選択するセレクタであり、検索回路
６１の指示に従って、６個のシフトメモリ４１〜４６か
ら１つを選択し、該当するデータを出力線２１に出力す
る。出力線２１にデータを出力させるための動作は、他
の出力線２２〜２４のそれとは独立であるので、同時に
かつ別々に動作が可能である。

【０１０５】検索回路６１〜６４によって検索された宛
先表示ビットメモリ５１１〜５６４は、検索の結果、選
択されると有意ビットが消される。そうすると、シフト
検出回路８１〜８６が新しい状態になった宛先表示ビッ
トメモリ５１１〜５６４の値により、当該シフトメモリ
４１〜４６のシフトの可否を判定する。もし、シフト可
能と判定され、そのシフトメモリ４１〜４６の後段にデ
ータがあれば、後ろからシフトされる。

【０１０６】以下、タイムスロット４において、出力線
２１に出力されるデータについて具体的に説明する。タ
イムスロット４において、検索回路６１は宛先表示ビッ
トメモリ５１１，５２１，５３，５４１，５５１，５６
１をこの順番で読取る。この値は、それぞれ０，０，
０，１，０，１である。この中から有意ビット“１”を
この順番で探すと、宛先表示ビットメモリ５４１が該当
するので、これがセレクタ７１に通知される。セレクタ
７１は、検索回路６１の指示に従って、６個のシフトメ
モリ４１〜４６から４４を選択し、データａを出力線２
１に出力する。データａが出力線２１に出力されると、
該当する宛先表示ビットメモリ５４１の有意ビットがク
リアされる。同様にして、タイムスロット４において、
検索回路６４は出力線２４に出力するデータとして、シ
フトメモリ４４に格納されているデータａを検索する。
データａが出力線２４に出力されると、該当する宛先表
示ビットメモリ５４４の有意ビットもクリアされる。

【０１０７】タイムスロット４において、データａが格
納されていたシフトメモリ４４に対応する宛先指示入力
｛５４４，５４３，５４２，５４１｝は、データａが出
力線２１および２４に出力されることにより、｛１，
０，０，１｝から｛０，０，０，０｝へと変化し、これ
に伴ってシフト検出回路８４の値も１から０へと変化す
る。シフト検出回路８４の値が１から０へと変化する
と、タイムスロット４でシフトメモリ４４に存在してい
たデータａはすべての所望の宛先の出力線２１および２
４に出力されたことを意味するので、データａは消去さ
れる。

【０１０８】同様にして、タイムスロット４でデータｂ
も出力線２２に出力されている。データｂの格納されて
いるシフトメモリ４５の後段４６には、データｃが存在
しているので、タイムスロット５でデータｃがシフトし
てくる。また、データｃに付随して宛先表示ビットメモ
リ５６４，５６３，５６２，５６１の情報も宛先表示ビ
ットメモリ５５４，５５３，５５２，５５１にシフトし
てくる。また、出力線２３に該当する宛先表示ビットメ
モリ５１３，５２３，５３３，５４３，５５３，５６３
は０，０，０，０，０，０と有意ビットはないため、検
索回路６２は出力するデータがないことをセレクタ７２
に通知する。そのため、出力線２３からは、データは出
力されない。

【０１０９】次に、タイムスロット５では、入力線にデ
ータが入力されず、タイムスロット６〜タイムスロット
８においてデータｅ，ｆ，ｇが入力される。タイムスロ
ット８においては、検索回路が出力すべきデータを検索
する。この場合には、データｃが出力線２１に出力され
る。また、データｄが出力線２２に出力される。データ
ｄは出力線２１と出力線２２に対する同報データである
が、既に出力線２１のデータｃが出力されることが決定
されているため、データｄは出力線２２にのみ出力され
る。また、データｅはすべての出力線に出力される同報
データであるが、この場合には既に出力線２１および２
２には、データｃとデータｄが出力されることが先に検
索されているため、データｅは出力線２３と出力線２４
とに出力される。

【０１１０】次に、タイムスロット９においては、デー
タｈが入力され、タイムスロット１０においては、デー
タは何も入力されない。また、タイムスロット１０で
は、データｄがシフトメモリ４１中に存在しているが、
シフトメモリ４１は最終段であるので、データｄはこれ
以上シフトできずに、タイムスロット１１でもシフトメ
モリ４１中に存在している。このデータｄはタイムスロ
ット１２において出力線２１に出力される。データｄが
出力線２１に出力されると、宛先表示ビットに有意ビッ
トがなくなるため、シフト検出回路の値は１から０へと
変化する。したがって、データｄは消去される。

【０１１１】図２２はｍステージごとにゲートと蓄積検
出器を設けた例を示すブロック図である。図２２におい
て、＃ｎ段目のデータ待ち行列装置３１０は、ｍステー
ジ分のシフトメモリと宛先表示ビット用メモリを含んで
いて、その先頭にはゲート回路３１１が設けられてい
る。また、ｍステージのそれぞれに有効データが蓄積さ
れている数を検出するために蓄積数検出器３３１が設け
られる。前段の＃ｎ＋１段目のデータ待ち行列装置３２
０も同様にして構成され、ゲート回路３２１と蓄積数検
出器３３２とを含む。

【０１１２】次に、動作について説明する。動作開始直
後は、待ち行列内部には有効なデータはなく空きとなっ
ている。動作中でも、適当な入力負荷の状態にあるとき
は、待ち行列装置内で滞留するデータは多くはなく、ほ
とんどのデータメモリは空になっている。このため、＃
ｎ段目のデータ待ち行列装置３１０のゲート回路３１１
は閉じられていて、データ待ち行列装置３１０から前段
のデータ待ち行列装置３２０にデータを通過させない。
このためキューの長さはｍで動作する。負荷が増加して
きて、データ待ち行列装置３１０のステージ利用率（ｍ
ステージ中、Ｍステージが使用されていたら使用率は
［Ｍ／ｍ×１００］％である。）が、たとえば、利用率
が８０％を超えると、これを蓄積数検出器２３１が検出
して、ゲート回路３１１を開く。この時点で、キューの
長さは２ｍとなる。負荷が２ｍ以上になれば、蓄積数検
出器３３２はゲート回路３２１を開く。

【０１１３】次に、一旦負荷が増大して、多くのゲート
を開いた後に負荷が減少した場合には、キューの中に残
留するデータの数が徐々に減少していく。それは、入っ
てくるデータより出力されていくデータのほうが多くな
るからである。ただし、一旦長くなった実行キュー長を
短くするのは容易ではない。それは、シフト動作の速度
が有限であるため、キューの先頭にすべてのデータが前
詰めされているわけではなく、後から入力されるデータ
もあるので、キューの中のばらばらの位置にデータが存
在している。これらの残留データは、先頭に近い位置に
存在する古いデータから順に出力線ごとに読出されてい
く。これを元の必要最小限のキュー長に復帰させるた
め、たとえばデータ待ち行列装置３１０の利用率がたと
えば２０％以下に下がると、ゲート回路３１１が閉じら
れる。このようにすることにより、キュー中の疎らなデ
ータ存在確率の中で、特にデータの少ないところは、そ
の範囲の利用率が８０％を越えるまで転送が行なわれな
い。このため、疎らなデータはいずれかの範囲に詰まっ
てくることになる。比較的疎らな領域で、後段が２０％
以下であるとゲート回路が閉じられてデータが後段から
入ってこないことになるので、いずれはすべてのデータ
が読出され、その範囲をキューから解放することが可能
になる。解放状態はゲート回路が閉じられている状態な
ので、特別な制御を不要にできる。

【０１１４】ステージ間には、前のステップが空いてい
れば、そのデータが選択された読出されない限り、デー
タが前詰めされていくので、キューが長ければ、転送動
作が頻繁に生じて電力を消費する。これに対して、図２
２に示した例では、負荷の状況に応じてキューの長さを
制御できるので、利用されていない部分で消費される電
力を節約でき、低電力化が可能になる。同時に、キュー
が短いため、検索回路で検索に必要な時間が短くてよい
ことになり、その分だけ高速動作が可能になる。

【０１１５】図２３は図２２の各ステージ間における境
目を具体的に示した図である。図２３において、各ステ
ージに対応したシフト検出回路３１２，３２２が設けら
れ、シフト検出回路３１２，３２２は前段のシフト促進
信号を後段に伝える。シフト検出回路３１２と３２２と
の間には図２２に示したゲート回路３１１が挿入されて
いて、ゲート回路３１１の一方入力端にはシフト検出回
路３２２からのシフト促進信号が与えられ、他方入力端
には蓄積数検出器３３１から制御信号が与えられる。ゲ
ート回路３１１の出力は後段のシフト検出回路３１２に
与えられる。

【０１１６】前段から“Ｈ”レベルのシフト促進信号が
与えられると、シフト検出回路３２２はそのシフト促進
信号をゲート回路３１１に与える。蓄積数検出器３３１
は後段のデータ待ち行列装置３１０に所定の有効データ
数が詰まっていなければ、“Ｌ”レベルの制御信号をゲ
ート回路３１１に与え、このゲートを閉じる。このた
め、前段のシフト検出回路３２２からシフト促進信号が
シフト検出回路３１２に与えられない。それによって、
図２２で説明したように、キューはｍステージの長さと
なる、データ待ち行列装置３１０のシフトメモリに所定
数の有効データが詰まっていると、制御信号が“Ｈ”レ
ベルにされてゲート回路３１１が開かれる。それによっ
て、シフト検出回路３２２からシフト促進信号が後段の
シフト検出回路３１２に与えられ、キューの長さは２ｍ
となる。

【０１１７】図２４は図２２に示した蓄積数検出器の具
体例を示す回路図である。図２４において、シフトメモ
リ４１，４２…と宛先表示ビットメモリ５１１，５１２
…とＣ素子５１，５２…は前述の図７に示したように構
成されており、Ｃ素子５１，５２…から出力される制御
信号ＬＥはインバータ４１１，４１２…で反転され、ｎ
チャネルトランジスタ４１２，４２２…の各ゲートに与
えられる。ｎチャネルトランジスタ４１２，４２２…の
各ドレインは共通接続されて電流加算ノードとなり、ｐ
チャネルトランジスタ４５２のドレインとゲートおよび
ｐチャネルトランジスタ４５１のゲートに接続される。
ｐチャネルトランジスタ４５２，４５１のソースには電
源電圧が与えられる。ｎチャネルトランジスタ４１２，
４２２…の各ソースには定電流源となるｎチャネルトラ
ンジスタ４１３，４２３…の各ドレインに接続され、ｎ
チャネルトランジスタ４１３，４２３…のソースは接地
され、ｎチャネルトランジスタ４１３，４２３の各ゲー
トにはバイアス電圧が与えられる。ｐチャネルトランジ
スタ４５１のドレインには基準定電流源となる複数のｎ
チャネルトランジスタ４６１，４６２…が並列接続され
るとともに、インバータ４７０の入力に接続される。ｎ
チャネルトランジスタ４６１，４６２…の各ゲートには
バイアス電圧が与えられる。

【０１１８】Ｃ素子５１，５２…はシフトメモリ４１，
４２…と宛先表示ビットメモリ５１１，５１２…にデー
タの書込みが可能であれば制御信号ＬＥを“Ｈ”レベル
にし、自分のデータを前段に送出しないときは制御信号
ＬＥを“Ｌ”レベルにする。したがって、制御信号ＬＥ
が“Ｌ”レベルになっている段数を調べれば、有効なデ
ータを蓄積している段数が判明する。すなわち、たとえ
ばＣ素子５１から出力される制御信号ＬＥが“Ｌ”レベ
ルになると、インバータ４１１によって“Ｈ”レベルに
反転され、ｎチャネルトランジスタ４１２は導通し、ｎ
チャネルトランジスタ４１２のドレインには電流Ｉが流
れる。したがって、有効なデータを蓄えている段数がｋ
であるとすれば、ｋＩの電流が電流加算ノードに流れ
る。ｐチャネルトランジスタ４５１と４５２はいわゆる
カレントミラー回路を構成しており、ｐチャネルトラン
ジスタ４５１のドレインにはｋＩの電流が流れる。この
電流ｋＩはｎチャネルトランジスタ４６１〜４６４に流
れる基準電流Ｉｒｅｆと加算され、ｋＩ＞Ｉｒｅｆであ
ればインバータ４７０の出力は“Ｌ”レベルであり、Ｒ
以上蓄積されたことを示し、ｋＩ＜Ｉｒｅｆであればイ
ンバータ４７０の出力は“Ｈ”レベルであり、Ｒ以下蓄
積されたことを示す。ここで、Ｒはｎチャネルトランジ
スタ４６１〜４６４の個数である。

【０１１９】図２５はキューが空きの状態ではキューの
最も先頭の範囲ｎへデータを入力し、ｎが満杯になった
ときに次のキューにデータを入力するようにした例を示
すブロック図である。図２５において、＃ｋ段目のデー
タ待ち行列装置３４０の先頭のステージ３４１には入力
線を介してデータが入力され、このデータ待ち行列装置
３４０にデータがほぼ蓄積されたとき、後段である＃ｋ
−１段目のデータ待ち行列装置３４２の先頭のステージ
３４３に入力線を介してデータが入力される。

【０１２０】蓄積数検出器３３３，３３４には、前段が
Ｒ以上のデータを蓄えていることを示す信号Ｆと次段の
蓄積数を調べるための各ステージからの入力信号Ｂが与
えられる。そして、一度前段がＲ以上のデータを蓄える
と、その範囲の入力を後段からではなく入力線に切換え
られる。次段の蓄積数がＲを越えると、後段にそれを表
わす信号Ｆを伝えられるとともに、次段の範囲の入力が
入力線からではなく後段側に切換えられる。復帰は、自
分の範囲にデータがなくなったときで、ｒが存在しな
い。現在入力線からデータを入力していて、かつ自分の
範囲にデータがなくなった場合には、前段にキュー長を
縮める信号Ｆが送出され、自分のデータを入力線から後
段側に切換えられる。信号Ｆが与えられる蓄積数検出器
は、データの入力を後段から入力側に切換える。

【０１２１】図２６は図２５に示した蓄積数検出器の動
作をアルゴリズムで示したものである。

【０１２２】図２６に示すように、蓄積数検出器がキュ
ー最後尾にあるときだけ、その蓄積数検出器は入力線か
らデータが入力される。この場合の関所は、その範囲の
入力を入力線から取るか、あるいは後段から取るかのセ
レクタ機能があればよいことがわる。

【０１２３】図２７は前述の図２５に示した実施例を変
形したものであり、検索回路の消費電力を削減するよう
にしたものである。すなわち、蓄積数検出器３３３，３
３４に対応して検索回路３３５，３３６が設けられる。
これらの検索回路３３５，３３６は前述のＯＲチェイン
機能を持たせたものである。蓄積数検出器３３３，３３
４は図２６の状態遷移において、「初期状態」にあると
きは自分の受持ち範囲は未使用であるので、自分以降も
未使用となる。よって、検索をそれ以降に行なうことは
無意味であるため、対応の検索回路３３５，３３６にそ
の旨を伝える。具体的には、ＯＲチェインによる検索回
路では、“１”が伝わってくると自分よりも前のステー
ジで読出すべき有効データが見つかったことを示すの
で、「初期状態」にあるときは、検索回路３３５，３３
６のＣ入力が“１”にされ、検索が無効化される。Ｃ入
力はその範囲の検索回路の初段のＯＲ回路に入力され
る。

【０１２４】これによって、検索回路３３５，３３６内
をキャリイ伝搬のごとく“１”が伝わるのを加速して、
特に大掛かりな回路の増大なしに検索動作を高速化でき
る。ＯＲチェインを用いた検索回路の出力は１つ前のス
テージのＯＲ出力と次段のＯＲ出力のＥＸＯＲを取るこ
とで選択出力を得ているが、“１”が初めから入力され
ていればＥＸＯＲ入力が変化することもなく、その意味
で消費電力の削減にも効果がある。

【０１２５】図２８は遅延優先度を示すビットを各ステ
ージに設けた例を示す図である。一般に、ＡＴＭ通信に
おける遅延優先度とは、入力されてくるデータに遅延優
先度を持たせてやって、高い優先度のデータはキューか
ら早く読出されるようにすることである。これによっ
て、たとえば、ファイル転送などの比較的リアルタイム
性を必要としないアプリケーションと、電話やテレビ電
話などのリアルタイム性を必要とするアプリケーション
を区別して扱うことが可能になる。２レベルの遅延優先
度をサポートしたとして、リアルタイム性の高い電話な
どのデータに高い優先度を割り当てれば、たとえ、その
データより早くにファイル転送のデータがキューに入力
されていても、これを追い越して電話の音声データが装
置を通過していくことができる。

【０１２６】図２８に示した実施例では、そのデータの
遅延優先度を示すビットを各ステージに設けることによ
り、遅延優先度を効率的にサポートすることを目的とし
ている。

【０１２７】図２８において、データ用のシフトメモリ
４１と宛先表示ビットメモリ５１１に対応して、優先ビ
ットメモリ８１が設けられるとともに、宛先表示ビット
メモリ５１１から所望の出力線を選択するための宛先選
択線８２が設けられている。たとえば、出力線＃３用の
宛先選択線＃３を立上げると、検索回路６１への入力は
＃３のビットの出力が接続される。

【０１２８】図２９は図２８に示した例の具体的な回路
図である。検索回路６２０はインバータ６２１，６２２
とＡＮＤゲート６２３，６２４とＯＲ回路６２５とを含
む。インバータ６２１には、図１４で説明したバス２０
１が接続され、インバータ６２２には優先選択信号が与
えられる。

【０１２９】優先データがキュー内に存在するときは、
“Ｈ”レベルの優先選択信号が入力され、各宛先表示ビ
ットと優先ビットとの論理積がＡＮＤゲート６２３と６
２４とによってとられ、ＯＲゲート６２５を介して図６
に示した検索回路に入力される。これによって、現在検
索対象となっている宛先に有効なデータが保持されてい
てかつ優先ビットに“１”が立っているところが検索対
象のステージになる。これらの条件を満たすもののう
ち、最もキューの先頭に近いものが選択される。キュー
内に優先度を持ったデータがないときは、優先選択信号
を“Ｌ”レベルにしておけば通常の選択結果が得られ
る。

【０１３０】図３０は上述のキュー内に優先度を持った
データが存在するか否かを判別する回路を設けた例を示
すブロック図である。図３０において、キュー３５１
は、シフトメモリと宛先表示ビットメモリと検索回路を
含んでおり、前段側にシフトメモリ４１と宛先表示ビッ
トメモリ５１１と優先ビットメモリ８１が接続され、後
段側にはシフトメモリ４２と宛先表示ビットメモリ５１
２と優先ビットメモリ８２とが接続されている。さら
に、キュー３５１に対応してアップダウンカウンタ３５
２が設けられ、後段側の宛先表示ビットメモリ５１２と
優先ビットメモリ８２の出力がＡＮＤゲート３５４によ
って論理積が求められ、アップダウンカウンタ３５２の
ＵＰ入力に与えられる。前段側の宛先表示ビットメモリ
５１１と優先ビットメモリ８１の出力がＡＮＤゲート３
５３によって論理積が求められ、アップダウンカウンタ
３５２のｄｏｗｎ入力として与えられる。アップダウン
カウタン３５２の出力は優先選択信号としてキュー３５
１に与えられる。

【０１３１】この図３０に示した実施例では、キュー３
５１のデータ入力時に、ＡＮＤゲート３５４によって後
段の優先ビットと宛先表示ビットの論理積が取られ、カ
ウンタ３５２がｕｐされ、同様にしてキュー３５１から
データが読出されるときには、優先ビットと宛先表示ビ
ットとがＡＮＤゲート３５３によって論理積が取られ、
カウンタ３５２がｄｏｗｎされる。このようにカウンタ
３５２は現在キュー３５１の中に蓄積されている対応す
る宛先の優先度を持ったデータの数がストアされること
になる。そして、カウンタ３５２の計数値が０でなけれ
ば、優先選択信号が“１”にされ、カウンタ値が０であ
れば優先選択信号が“０”にされる。

【０１３２】図３１は優先度が複数ある場合に、優先度
に応じた優先選択信号を出力する回路例を示す図であ
る。前述の図２９に示した例では、１つの優先ビットと
１つの宛先表示ビットに対して１つのカウンタを用意し
たが、優先度が複数ある場合には、それぞれの優先度に
応じたカウンタ３６１，３６２，３６３が設けられる。
図３１ではカウンタ３６１の出力が最も優先度の高いも
のとし、カウンタ３６１の出力がＯＲゲート３６４で論
理和が求められ、優先度の最も高い信号として出力され
る。カウンタ３６２は２番目に優先度が高く、そのカウ
ンタ出力がＯＲゲート３６５によって論理和が求めら
れ、ＡＮＤゲート３６７の一方入力端に与えられる。Ａ
ＮＤゲート３６７の他方入力端にはＯＲゲート３６４の
出力がインバータ３６９で反転されて与えられる。さら
に、カウンタ３６３は３番目の優先度であって、その出
力がＯＲゲート３６６によって論理和が求められ、ＡＮ
Ｄゲート３６８に与えられる。ＡＮＤゲート３６８の１
つの入力端子には、ＯＲゲート３６５の出力がインバー
タ３７０で反転されて与えられ、他の１つはインバータ
３６９の出力が与えられる。このように論理回路を組合
わせることによって、優先度に応じて優先選択信号が
“１”となり、その他は“０”になる。

【０１３３】図３２は優先度の低いデータであっても一
定の割合で処理するようにした例を示す図である。上述
の各実施例は、常に高い優先度を持ったデータが先に処
理されるようにしたが、低優先度のデータも一定の低い
割合で処理するほうがより場合もある。それは、高い優
先度の処理のために、低優先度のデータが大量にキュー
３５１内に蓄積されてしまい、受け側でエラーが生じた
と誤判断されるような事態が起きる可能性がないとはい
えないからである。このために、図３２に示すようにカ
ウンタ３５０のほかに別個のカウンタ３５５が設けら
れ、このカウンタ３５５は内部クロック信号を計数し、
キャリイ出力が得られたとき、それをインバータ３５６
で反転し、ＡＮＤゲート３５８を閉じる。ＡＮＤゲート
３５８が閉じられることによって、カウンタ３５２の出
力の論理和を求めるＯＲゲート３５７からの優先信号が
キュー３５１に与えられなくなり、一定の割合で低い優
先度のデータが読出される。カウンタ３５５はロードさ
れたＬＶから最大数まで計数し続けるので、ロード値を
適当に設定することにより、場合に応じて低優先データ
の読出し確率を設定できる。

【０１３４】図３３は優先度を検出するための検出回路
の他の例を示すブロック図である。この図３３に示した
例は、無効化信号を検出回路６００に与えるようにし、
対応するステージに優先度によらず読出すべきデータが
あれば検出信号を後段に送り、優先度の高い読出すべき
データがあれば無効化信号を前段におくる。検出信号を
受取った場合には、その検出信号が後段に伝えられ、無
効化信号を後段から受取った場合は、無効化信号を前段
へ伝えると同時に、優先度の低い読出すべきデータを備
えている場合は、自分の出力している検出信号を停止
し、前段からの検出信号は伝えるようにする。優先度の
高い読出すべきデータを備えている場合には何もしな
い。さらに、読出すべきデータを蓄えていない場合には
何もしない。

【０１３５】図３４は図３３に示した検出回路の具体的
な回路図である。検出回路６００はＡＮＤゲート６０
１，６０２とＯＲゲート６０３，６０４とＮＡＮＤゲー
ト６０５とインバータ６０６とを含み、このような論理
回路によって、上述の動作を実行することができる。

【０１３６】図３５はキュー中に蓄えられている低優先
度のデータを一括廃棄できるようにした例を示すブロッ
ク図である。廃棄優先は交換機などの装置内のバッファ
が溢れそうになったとき、低優先度のデータを廃棄し
て、全体が動作不能に陥るのを防ぐ、あるいは高優先度
のデータの通信に支障がないようにするためのものであ
る。従来の遅延優先処理は、バッファが溢れそうになっ
た場合、新たに装置に流入するデータのうち、低優先度
のものを受付けないという処理が一般的である。宛先表
示ビットメモリ５１２の出力はカウンタ３５２のｕｐ入
力に与えられ、キュー３５１から出力される宛先表示ビ
ットはカウンタ３５２のｄｏｗｎ入力に与えられる。カ
ウンタ３５２はキュー３５１に宛先表示ビットが入力さ
れるごとにカウンタアップし、キュー３５１から宛先表
示ビットが出力されるごとにダウンする。したがって、
カウンタ３５２には、キュー３５１に蓄えられている有
効データの数がストアされることになる。カウンタ３５
２の値が予め定められているしきい値を越えると、制御
回路８３はキュー３５１に対して廃棄指令を出す。廃棄
指令を受けたキュー３５１は優先ビット（この場合は遅
延優先ビットではなく廃棄優先ビット）と、廃棄指令の
信号の論理積で、低優先のデータを蓄えている段をクリ
アする。クリアの具体的な方法としては、すべての宛先
表示ビットをクリアするか、あるいは前述の図９に示し
たＣ素子をクリアするようにしてもよい。

【０１３７】なお、図３５に示したカウンタ３５２を各
シフトメモリごとに容易すれば、出力線ごとのキューの
利用率の情報を得ることができる。

【０１３８】図３６は宛先表示ビットメモリを廃棄指令
によってクリアする例を示すブロック図である。優先ビ
ットメモリ８１の出力と廃棄指令と論理積を求めるため
にＡＮＤゲート８４が設けられ、ＡＮＤゲート８４の出
力が宛先表示ビットメモリ５１１のクリア端子に入力さ
れる。これによってある出力行のデータで低優先のもの
だけをクリアすることができる。

【０１３９】図３７はこの発明のキューを用いてスイッ
チ規模を拡大した例を示す図であり、図３８はキューを
ツリー接続した例を示す図である。

【０１４０】図３７において、ＡＴＭセルには、ルーテ
ィングヘッダａ１〜ａ４，ｂ１〜ｂ４のように階層化さ
れて付加される。ルーティングヘッダａ１〜ａ４は複数
のグループを識別するための表示ビットである。ＡＴＭ
セルは図３８に示す１段目のキュー７００に入力され
る。キュー７００はＡＴＭセルに付加されているルーテ
ィングヘッダａ１〜ａ４を参照してスイッチングし、２
段目のキュー７０１〜７０４のうちの該当するキューに
出力する。キュー７０１はルーティングヘッダｂ１〜ｂ
４を参照してスイッチングし、それぞれのルーティング
ヘッダｂ１〜ｂ４ごとにＡＴＭセルを出力する。したが
って、図３８に示した実施例は、４つの宛先を持つキュ
ーを用いて１６の宛先に信号を送信できる。なお、図３
８に示した例は、１段目のキュー７００と２段目のキュ
ー７０１〜７０４の２階層で構成したが、さらにキュー
の段数を増やすことによってさらにスイッチング処理を
拡大するようにしてもよい。

【０１４１】図３９は階層化されたルーティングヘッダ
とツリー接続とを組合わせた例を示す図である。この実
施例は、キュー７１１がルーティングヘッダａを参照し
てスイッチングし、キュー７１２がルーティングヘッダ
ｂを参照してスイッチングする。ＡＴＭセルのビット幅
ｍ，ルーティングヘッダｂのビット幅ｈ，宛先ビットａ
のビット幅ｈとすると、ＡＴＭセルとルーティングヘッ
ダｂがキュー７１１のデータ入力端子ＤＩに入力され、
宛先ビットａがキュー７１１のスイッチング用入力端子
に入力される。キュー７１１はルーティングヘッダｂを
データとして扱い、宛先ビットａでスイッチングする。
キュー７１１は宛先ビットａでスイッチングしたので、
出力として宛先ビットａを除いたＡＴＭセルとルーティ
ングヘッダｂのみを出力して次段のキュー７１２に与え
る。キュー７１２のデータ入力端子ＤＩにはｍビットの
ＡＴＭセルが与えられるが、データ入力端子ＤＩのうち
ｈビットの入力は接地され、ルーティングヘッダａがス
イッチング用入力端子に与えられる。したがって、キュ
ー７１２は、ルーテヘングヘッダａを宛先ビットと見な
してスイッチングし、ＡＴＭセルを出力する。なお、キ
ュー７１２は、データ入力端子ＤＩのうち接地されてい
るビットを破棄する。

【０１４２】この実施例では、キュー７１１と７１２は
ともに共通のハードウェアを用いることができる。ま
た、この実施例では、２階層のものを示したが、ルーテ
ィングヘッダを増し、キューをこの例に応じて接続する
ことにより、階層をさらに増やすこともできる。

【０１４３】図４０は図３９に示した実施例の改良例を
示す図である。図３９において、キュー７１２のデータ
入力端子ＤＩのうち、ｈビットの入力端子を接地した
が、ルーティングヘッダの出力と交差してしまう。これ
を避けるためには、複雑な配線が必要となる。そこで、
図４０に示した実施例では、データ入力端子ＤＩのう
ち、スイッチング用入力端子から最も遠い端子を接地す
ることにより、他のラインとの交差を避け、配線を容易
にすることができる。

【０１４４】図４１は図３８に示した実施例の改良例を
示す図である。図３８に示した例では、１段目にキュー
７００を設け、２段目に複数のキュー７０１〜７０４を
設けたが、この実施例では１段目のキュー７００に代え
てアドレスフィルタ８０１〜８０４を設けるようにした
ものである。アドレスフィルタ８０１〜８０４はそれぞ
れルーティングヘッダａ１〜ａ４を参照し、該当するセ
ルのみを出力する。すなわち、アドレスフィルタ８０１
はルーテヘングヘッダａ１のセルを出力し、アドレスフ
ィルタ８０２はルーティングヘッダａ２のセルを出力
し、アドレスフィルタ８０３はルーティングヘッダａ３
のセルを出力し、アドレスフィルタ８０４はルーティン
グヘッダａ４のセルをそれぞれキュー７０１〜７０４に
出力する。したがって、この実施例においては、４つの
宛先を持つキューを４つ用いて１６の宛先に信号を送信
できる。

【０１４５】上述の実施例においても、第１段のアドレ
スフィルタ８０１〜８０４と２段目のキュー７０１〜７
０４との２階層でＡＴＭスイッチを構成したが、ルーテ
ィングヘッダの階層を増やすとともに、キューの段数を
増加することによって、さらにスイッチング規模を拡大
してもよい。

【０１４６】

【発明の効果】以上のように、請求項１に係る発明によ
れば、検索手段を宛先表示ビット記憶手段に隣接して配
置することにより、回路ブロックを２次元で効率よく実
現することができる。

【０１４７】さらに、より好ましくは、データが蓄積さ
れていない段のデータ待ち行列部のシフト動作を停止す
ることにより、電力消費を削減できる。

【０１４８】請求項６に係る発明では、複数のデータ待
ち行列部をカスケード接続し、各データ待ち行列部は後
段からのデータと宛先表示ビットとを受け、前段が空い
ていることに応じてデータと宛先表示ビットを出力する
ことにより、データ待ち行列装置の規模の拡張を容易に
できる。

【０１４９】さらに、より好ましくは、データに遅延優
先度を持たせ、高い優先度のデータは早く読出すように
することによって、リアルタイム性の高い電話等のデー
タに高い優先度を割当てれば、そのデータより早くにデ
ータ待ち行列装置に入力されていても、それを追い越し
てデータを通過させることができる。

【図面の簡単な説明】

【図１】 この発明の前提となるデータ待ち行列装置を
示すブロック図である。

【図２】 図１に示したブロック図の各部における信号
のタイミングを示すタイムチャートである。

【図３】 図１に示したブロック図の各部における信号
のタイムチャートである。

【図４】 図１に示したブロック図の各部における信号
のタイミングを示すタイムチャートである。

【図５】 この発明の一実施例を示すブロック図であっ
て、図１に示した各要素の配置例を示す図である。

【図６】 図５に示したシフトメモリの具体例を示す図
である。

【図７】 図６に示したシフトメモリのシフトさせるた
めのＣ素子の一例を示すブロック図である。

【図８】 図７に示したラッチの具体的な回路図であ
る。

【図９】 図７に示したＣ素子の具体的な回路図であ
る。

【図１０】 この発明の他の実施例を示すブロック図で
あって、検索回路を共用した例を示す図である。

【図１１】 図１０に示した検索回路と宛先表示ビット
の具体的な配置例を示す図である。

【図１２】 宛先表示ビットメモリの出力をバスを介し
て検索回路に接続した例を示す図である。

【図１３】 図１２に示した動作手順を説明するための
図である。

【図１４】 図１２に示したバスと各宛先表示ビットメ
モリとの接続関係を示す図である。

【図１５】 図１４の動作を説明するためのタイムチャ
ートである。

【図１６】 データ待ち行列装置をカスケード接続した
例を示すブロック図である。

【図１７】 ｋ段目のデータ待ち行列装置をＦＩＦＯと
して用いるようにした例を示すブロック図である。

【図１８】 この発明の前提によるデータ待ち行列装置
の他の例を示すブロック図である。

【図１９】 図１８に示したブロック図の各部における
信号のタイミングを示すタイムチャートである。

【図２０】 図１８に示したブロック図の各部における
信号のタイミングを示すタイムチャートである。

【図２１】 図１８に示したブロック図の各部における
信号のタイミングを示すタイムチャートである。

【図２２】 ｍステージごとにゲート回路と蓄積数検出
器を設けた例を示すブロック図である。

【図２３】 図２２に示した蓄積数検出器の具体例を示
す図である。

【図２４】 シフト検出回路を用いた例を示す図であ
る。

【図２５】 キューが空きの状態では最も先頭の範囲ｎ
へ入力し、ｎが満杯になったとき次のキューにデータを
入力するようにした例を示す図である。

【図２６】 図２５に示した蓄積検出器の動作を説明す
るためのアルゴリズムである。

【図２７】 初期状態において、未使用のときには検索
を無効化するようにした例を示すブロック図である。

【図２８】 遅延優先度を示すビットを各ステージに設
けた例を示す図である。

【図２９】 優先選択回路を設けた例を示すブロック図
である。

【図３０】 優先選択のためのカウンタを設けた例を示
す図である。

【図３１】 優先度が複数ある場合に優先度に応じた優
先選択信号を出力する回路を示す図である。

【図３２】 低い優先度のデータを一定の割合で出力す
るようにした例を示す図である。

【図３３】 優先度を検出するための検出回路の他の例
を示す図である。

【図３４】 図３３の具体的な回路図である。

【図３５】 キュー中に蓄えられている低優先度のデー
タを一括廃棄できるようにした例を示す図である。

【図３６】 低優先のデータをクリアできるようにした
図である。

【図３７】 この発明のキューを用いてスイッチング規
模を拡大した例を示す図である。

【図３８】 キューをツリー接続した例を示す図であ
る。

【図３９】 階層化されたルーティングヘッダとツリー
接続とを組合わせた例を示す図である。

【図４０】 図３９に示した実施例の改良例を示す図で
ある。

【図４１】 図３８に示した実施例の改良例を示す図で
ある。

【図４２】 従来のデータ待ち行列装置を含む高速パケ
ットスイッチを示すブロック図である。

【図４３】 従来のデータ待ち行列装置を示すブロック
図である。

【符号の説明】

４１〜４ｋ シフトメモリ、６１〜６４，３３５，３３
６ 検索回路、８１優先ビットメモリ、２０１ バス、
３００〜３０２，３１０，３２０，３４０，３４２ デ
ータ待ち行列装置、３１１，３２１ ゲート回路、３３
１〜３３４蓄積数検出器、５１０ Ｃ素子、５１１〜５
ｋ４ 宛先表示ビットメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石脇 昌彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 野谷 宏美 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (25)

【特許請求の範囲】
1. 【請求項１】 それぞれがデータを保持しながらシフト
   する複数のデータシフト手段と、前記それぞれのデータ
   シフト手段に対応して設けられ、前記それぞれのデータ
   の宛先を示す宛先表示ビットを記憶する宛先表示ビット
   記憶手段と、前記宛先表示ビットを検索して検索された
   データを出力する検索手段とを備えたデータ待ち行列装
   置において、 前記検索手段は、前記宛先表示ビット記憶手段に隣接し
   て配置されることを特徴とする、データ待ち行列装置。
2. 【請求項２】 前記宛先表示ビット記憶手段は、 宛先表示ビットをラッチするラッチ手段と、 前記ラッチ手段が宛先表示ビットを保持していないと
   き、後段からの宛先表示ビットを前記ラッチ手段に保持
   させ、前段のラッチ手段が宛先表示ビットを保持してい
   ないとき、前記ラッチ手段の宛先表示ビットを前段にシ
   フトさせる制御手段とを含む、請求項１のデータ待ち行
   列装置。
3. 【請求項３】 前記検索手段は、前記複数の宛先表示ビ
   ット記憶手段の中央に沿って配置される、請求項１のデ
   ータ待ち行列装置。
4. 【請求項４】 さらに、前記複数の宛先表示ビット記憶
   手段からの表示ビットを時分割して前記検索手段に導く
   ためのバスを含む、請求項３のデータ待ち行列装置。
5. 【請求項５】 前記検索手段は前記各宛先表示ビットを
   パイプライン処理で検索することを特徴とする、請求項
   ４のデータ待ち行列装置。
6. 【請求項６】 それぞれがデータを保持しながらシフト
   する複数のデータシフト手段と、前記それぞれのデータ
   シフト手段に対応して設けられ、前記それぞれのデータ
   の宛先を示す宛先表示ビットを記憶する複数の宛先表示
   ビット記憶手段と、前記複数の宛先表示ビットを検索し
   て検索されたデータを出力する検索手段を含むデータ待
   ち行列部を複数段カスケード接続し、 各データ待ち行列部は後段からのデータと宛先表示ビッ
   トを受け、前段が空いていることに応じて、そのデータ
   と宛先表示ビットを出力することを特徴とする、データ
   待ち行列装置。
7. 【請求項７】 さらに、前記各データ待ち行列部のデー
   タ読出し出力を共通接続するバスを含む、請求項６のデ
   ータ待ち行列装置。
8. 【請求項８】 前記複数段のデータ待ち行列部のうちの
   ｋ段目（ｋ＜Ｎ）以降は検索や読出しを行なわない先入
   れ先出しメモリとして用いられることを特徴とする、請
   求項７のデータ待ち行列装置。
9. 【請求項９】 前記ｋ段目以降のデータ待ち行列部は読
   出し出力をｋ段目以前のデータ待ち行列部に与えないこ
   とを特徴とする、請求項８のデータ待ち行列装置。
10. 【請求項１０】 前記ｋ段目以降のデータ待ち行列部に
    は有効を示す検索入力信号が与えられる、請求項８のデ
    ータ待ち行列装置。
11. 【請求項１１】 前記各段のデータ待ち行列部分の間に
    設けられ、有効なデータを蓄積していない段のデータ待
    ち行列部のシフト動作を停止させるためのゲート手段を
    含む、請求項６のデータ待ち行列装置。
12. 【請求項１２】 前記各段のデータ待ち行列部の先頭部
    にデータを入力するためのデータ入力部を含む、請求項
    ６のデータ待ち行列装置。
13. 【請求項１３】 前記各段のデータ待ち行列部のうち、
    使用されている段のデータ待ち行列部に対応する検索手
    段のみを有効化することを特徴とする、請求項１１また
    は１２のデータ待ち行列装置。
14. 【請求項１４】 さらに、優先度を記憶するための優先
    度記憶手段を含み、前記検索手段は前記優先度記憶手段
    に記憶されている優先度と前記宛先表示ビットの論理積
    出力に基づいて検索を行なうことを特徴とする、請求項
    ６のデータ待ち行列装置。
15. 【請求項１５】 さらに、各段のデータ待ち行列部のそ
    れぞれに対応して設けられ、当該データ待ち行列部に優
    先データが入力されるごとに加算され、当該データ待ち
    行列部から優先データが出力されるごとに減算されるカ
    ウンタを含み、 前記検索手段は、前記カウンタの計数値が所定の値にな
    ったことに応じて検索を行なうこととを特徴とする、請
    求項１４のデータ待ち行列装置。
16. 【請求項１６】 前記カウンタは各段のデータ待ち行列
    部のそれぞれに対応して複数の優先度に応じて複数設け
    られ、さらに前記各カウンタの出力のうち優先度の高い
    出力を選択し、その出力と前記宛先表示ビットとの論理
    積を求めて検索手段に与える論理積手段を含む、請求項
    １４のデータ待ち行列装置。
17. 【請求項１７】 さらに、一定の割合で前記優先度記憶
    手段をクリアして低い優先度のデータを一定の割合で読
    出すための手段を含む、請求項１４のデータ待ち行列装
    置。
18. 【請求項１８】 前記各データ待ち行列部のうち、前段
    で有効なデータが検出されても、次段で高優先度の有効
    なデータが検出されたデータ待ち行列部は、前段に無効
    化信号を送出し、 前記前段のデータ待ち行列部は保持しているデータの優
    先度が高くなかった場合、検出信号の送出を停止するこ
    とを特徴とする、請求項６のデータ待ち行列装置。
19. 【請求項１９】 前記前段のデータ待ち行列部は、保持
    しているデータの優先度が後段のデータ待ち行列部から
    与えられる無効化信号による優先度より低い場合に前記
    検出信号の送出を停止することを特徴とする、請求項１
    ８のデータ待ち行列装置。
20. 【請求項２０】 さらに、低い優先度のデータを廃棄す
    るための指令が与えられたことに応じて、その指令と前
    記優先ビットとの論理積を求めて、当該データ待ち行列
    部のデータをクリアするための論理積手段を含む、請求
    項６のデータ待ち行列装置。
21. 【請求項２１】 さらに、各データ待ち行列部に対応し
    て設けられ、対応のデータ待ち行列部にデータが入力さ
    れるごとに加算され、データが出力されるごとに減算さ
    れ、所定の計数値になったことに応じて、優先度の低い
    データを廃棄させるためのカウンタを含む、請求項２０
    のデータ待ち行列装置。
22. 【請求項２２】 前記カウンタは前記データシフト手段
    の各ビットごとに設けられる、請求項２１のデータ待ち
    行列装置。
23. 【請求項２３】 それぞれがデータを保持しながらシフ
    トする複数のデータシフト手段と、前記それぞれのデー
    タシフト手段に対応して設けられ、それぞれのデータの
    宛先を示す宛先表示ビットを記憶する宛先表示ビット記
    憶手段と、前記宛先表示ビットを検索して検索されたデ
    ータを出力する検索手段とを備えたデータ待ち行列装置
    において、 前記宛先表示ビットは複数の宛先表示ビットを単位とし
    て複数にグループ化されていて、 前記データ待ち行列装置は、 前段に設けられ、前記複数のグループごとにデータと宛
    先表示ビットを出力する前段データ待ち行列回路と、 前記複数のグループごとに設けられ、前記前段待ち行列
    回路から出力されたデータと宛先表示ビットとが与えら
    れる複数の後段データ待ち行列回路とを備えた、データ
    待ち行列装置。
24. 【請求項２４】 前記複数にグループ化された宛先表示
    ビットは、宛先表示ビットとその宛先表示ビットの属す
    るグループを識別するための表示ビットとを含み、 前記前段のデータ待ち行列回路および後段の複数のデー
    タ待ち行列回路のそれぞれのデータシフト手段は、前記
    データと前記宛先表示ビットとを保持するためのエリア
    を含み、 前記宛先表示ビット記憶手段は、前記表示ビットに応じ
    て、前記データシフト手段によって前記データと前記宛
    先表示ビットとを保持させるための制御手段を含み、 前記後段の各データ待ち行列回路のデータシフト手段に
    は、前段のデータシフト手段から出力されたデータが与
    えられ、前記宛先表示ビットのエリアの入力は接地さ
    れ、 前記後段の制御手段は、前段のデータシフト手段から与
    えられた宛先表示ビットに応じて前段からのデータを前
    記後段のデータシフト手段に保持させる手段を含む、請
    求項２３のデータ待ち行列装置。
25. 【請求項２５】 前記複数にグループ化された宛先表示
    ビットは、宛先表示ビットとその宛先表示ビットの属す
    るグループを識別するための表示ビットとを含み、 前記データシフト手段と前記宛先表示ビット記憶手段
    は、前記複数のグループのそれぞれに対応して設けられ
    ていて、さらに前記各グループに対応する宛先表示ビッ
    トと前記データとを対応するデータシフト手段と宛先表
    示ビット記憶手段に与えるアドレスフィルタ手段を含
    む、請求項２３のデータ待ち行列装置。