JPH07235681A

JPH07235681A - 半導体装置の製造方法

Info

Publication number: JPH07235681A
Application number: JP2667194A
Authority: JP
Inventors: Shinichi Horiba; 信一堀場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-02-24
Filing date: 1994-02-24
Publication date: 1995-09-05
Anticipated expiration: 2013-05-20
Also published as: JP2755155B2

Abstract

(57)【要約】【目的】ＳＲＡＭのＴＦＴ負荷素子の特性のばらつき
を抑える。【構成】ＴＦＴ負荷素子のゲート電極５の側部に多結
晶シリコン又は酸化膜からなる側壁１２を形成し、この
側壁１２をマスクとしてソース・ドレイン拡散層１４を
形成する。側壁１２によりマスクされた位置にＴＦＴの
オフセット領域１３が形成される。側壁１２は、まず、
所定の膜厚に一様に堆積した酸化膜１０を形成し、これ
をパターニングして、所望のオフセット領域の両端に最
大めずれ量ａを夫々加えた酸化膜パターン１１として形
成し、更に、この酸化膜パターン１１をエッチバックす
ることにより得られる。側壁１２の幅寸法は、酸化膜１
０の膜厚に正確一致するので、その制御が容易であり、
これから得られるオフセット領域のオフセット量も正確
となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
関し、特に、ＴＦＴを負荷素子として有するメモリセル
を備えるＳＲＡＭの製造に好適な半導体装置の製造方法
に関する。

【０００２】

【従来の技術】ＳＲＡＭにおける近年の大きな開発成果
の一つは、待機時のメモリセルにおける低消費電力化に
よって、バッテリ・バックアップを可能としたことであ
る。しかし、ＳＲＡＭのメモリ容量が増大するにつれ
て、待機電流をこれ以上に低く抑えることが困難となっ
ている。待機電流を低く抑えるために、メモリセルの負
荷素子を成す薄膜トランジスタ（ＴＦＴ）について、そ
の半導体層を成す高抵抗多結晶シリコンの抵抗値を上げ
すぎると、ＴＦＴのリーク電流に対する余裕がなくな
り、データ保持が困難となる。

【０００３】そのため、最近のＳＲＡＭでは、オフ時に
は高抵抗多結晶シリコン以上の抵抗値を持ち、オン時に
はリーク電流よりも６〜７桁大きな電流を流すことが出
来るＴＦＴ負荷素子を採用する。ＴＦＴのリーク電流を
下げることは、特にＳＲＡＭの特性向上のために重要で
ある。そのため、メモリセルのＴＦＴでは、そのゲート
電極とドレイン拡散層との間にオフセット領域を設けた
オフセット構造を採用する。なお、ソース側にオフセッ
ト領域を形成することは、オン電流の減少をも引き起こ
すため、一般的には採用されない。

【０００４】以下、図３を参照して、オフセット構造を
有するＳＲＡＭの従来の製造方法を説明する。同図
（ａ）〜（ｃ）は夫々、この方法により製造されるＳＲ
ＡＭの各工程段階毎の縦断面図である。シリコン基板１
上に、酸化膜２を成長または堆積し、その上に、５００
オングストローム厚程度の多結晶シリコン膜３を堆積
し、これを所定のデバイス形状にパターニングする。次
いで、２００〜５００オングストローム厚のゲート酸化
膜４を堆積し、さらに、多結晶シリコン膜を５００〜１
５００オングストローム厚に堆積した後に、パターニン
グを行なって、これからゲート電極５を形成すること
で、図３（ａ）に示す構造を得る。

【０００５】次に、レジスト層を塗布形成し、公知のフ
ォトリソグラフィ技術によりこれをパターニングして、
ドレイン側にオフセット領域を形成するためのフォトレ
ジスト６とする。ゲート電極５及びフォトレジスト６を
マスクとして、ＴＦＴの半導体層を成す多結晶シリコン
膜３内に、ドーズ量１Ｅ１４〜１Ｅ１５（cm^-2、以下同
様）程度のボロンイオンを注入する。これにより、ソー
ス、ドレイン拡散層領域のためのＰ+ 拡散層１４が形成
される（図３（ｂ））。次いで、フォトレジスト６を除
去し、ゲート電極５をマスクとして、ドーズ量１Ｅ１２
〜１Ｅ１３程度のボロンイオン注入を行う。これによ
り、多結晶シリコン膜３内にＰ- 領域を成すオフセット
領域７が形成され、図３（ｃ）に示すオフセット構造の
ＴＦＴが得られる。

【０００６】図４は、上記オフセット構造を採用するＳ
ＲＡＭの１つのメモリセル内のＴＦＴの平面図である。
破線で示した多結晶シリコン膜３上に、図示しないゲー
ト酸化膜を介してゲート電極５が形成されており、オフ
セット領域７を形成するためのフォトレジスト６がパタ
ーニングされている。この図では、フォトレジスト６に
ついて、下地パターンとの目ずれがないため、一方のＴ
ＦＴのオフセット領域７は、セル内の他方のＴＦＴのオ
フセット領域８と同じ大きさになっている。

【０００７】

【発明が解決しようとする課題】ところが、上記従来の
方法で製造されたＳＲＡＭのメモリセルでは、例えば図
５に示すように、フォトレジスト６が下地パターンに対
して目ずれを起こすと、上記ＴＦＴのオフセット領域７
の寸法と、他方のＴＦＴのオフセット領域８の寸法とが
異なって形成される。この場合、ＴＦＴのオフセット量
が相互に異なることに起因してＴＦＴの動作特性がアン
バランスとなり、メモリセルの特性が不安定になるとい
う問題があった。

【０００８】上記問題を解消する１つの方法として、特
開平４−１０６６０号公報に記載の方法が知られてい
る。図６は、その方法により形成されるＳＲＡＭの断面
を示す。まず、シリコン基板１上に、酸化膜２を成長ま
たは堆積する。その上に、多結晶シリコン膜を堆積し、
これをパターニングして、ＴＦＴ下部のゲート電極２１
を形成する。次いで、ＴＦＴ下部のゲート酸化膜１８を
形成し、フォトレジストによるパターニング及びエッチ
ングにより、ゲート酸化膜１８にコンタクトホール２０
を開口する。次に、ＴＦＴの半導体層を成す多結晶シリ
コン膜２３を堆積し、これをデバイス形状にパターニン
グする。

【０００９】その後、ＴＦＴ上部のゲート酸化膜１９を
形成し、次いで、フォトレジストのパターニング及びこ
れを利用したエッチングにより、ゲート酸化膜１９にコ
ンタクトホール２４を形成する。さらに、多結晶シリコ
ン膜を堆積し、これをパターニングすることにより、Ｔ
ＦＴの上部ゲート電極２２、ソース電極２５及びドレイ
ン電極２６を形成する。

【００１０】次いで、オフセット領域２７に隣接する上
部ゲート電極２２及びドレイン電極２６をまたぐ位置に
フォトレジスト２８をパターニング形成する。このフォ
トレジスト２８をマスクとして、ソース・ドレイン拡散
層形成のために、多結晶シリコン膜２３に対して、ドー
ズ量１Ｅ１４〜１Ｅ１５のボロンイオンを注入する。こ
の後、フォトレジスト２８を除去し、ゲート電極２２及
びドレイン電極２６をマスクとして、ドーズ量１Ｅ１２
〜１Ｅ１３のボロンイオン注入を行うことで、多結晶シ
リコン膜２３内にオフセット領域２７を成すＰ- 領域を
形成する。これにより、オフセット構造のＴＦＴが形成
される。

【００１１】上記公報記載の方法によると、ＴＦＴの上
部ゲート電極とドレイン電極との間隔によって、自己整
合的にＴＦＴのオフセット量が決定される。このため、
オフセット量が、１つのメモリセル内でＴＦＴ毎に異な
るという問題は解消できる。

【００１２】しかし、オフセット量は、ＴＦＴのゲート
電極とドレイン電極との間隔によって決定されるので、
この方法によっても、フォトリソグラフィー技術におけ
る加工精度以上に正確なオフセット量を得ることはでき
ない。また、オフセット領域が、ゲート電極及びドレイ
ン電極の配置に左右されることから、任意のオフセット
量を選択することも困難である。このため、メモリ特性
の更なる改善及び設計の自由度に対して、上記オフセッ
ト量の精度及び選択性が夫々障害になるという問題は残
る。

【００１３】本発明は、上記に鑑み、負荷素子を構成す
るＴＦＴのオフセット領域におけるオフセット量がＴＦ
Ｔ相互で異なることがないため、ＳＲＡＭメモリセルの
動作特性を安定に形成でき、また、そのオフセット量を
任意に選択できるため、設計の自由度を高めることが出
来る、半導体装置の製造方法を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、薄膜トランジス
タのための半導体層、ゲート酸化膜及びゲート電極を順
次に形成する工程と、少なくとも前記ゲート電極をマス
クとして前記半導体層にイオンを注入する工程と、前記
薄膜トランジスタの上部を含む全面に被覆膜を堆積する
工程と、前記被覆膜を異方性エッチングして前記ゲート
電極の少なくとも片側の側面に前記被覆膜から側壁膜を
形成する工程と、少なくとも前記側壁膜及び前記ゲート
電極をマスクとして前記半導体層にイオンを注入する工
程とを含むことを特徴とする。

【００１５】前記薄膜トランジスタと前記被覆膜との間
に絶縁膜を形成する工程を更に含むことが好ましく、ま
た、前記被覆膜は、酸化膜等の絶縁膜とすることも、或
いは、多結晶シリコン膜とすることもできる。

【００１６】

【作用】薄膜トランジスタのゲート電極部における段差
の存在により、堆積される被覆膜に段差が生ずるので、
この被覆膜を異方性エッチングして側壁膜を形成する際
に、側壁膜の幅を被覆膜の膜厚と等しくすることが可能
となり、ゲート電極及び側壁膜をマスクとして行なわれ
る半導体層へのイオン注入において、イオンが注入され
ない範囲についての選択及び制御が容易となり、所望の
オフセット量の選択及びその正確な制御が可能となる。

【００１７】

【実施例】以下、図面を参照して本発明を更に詳細に説
明する。図１は、本発明の一実施例の半導体装置の製造
方法を示すための、半導体装置の各工程段階毎の縦断面
図である。まず、シリコン基板１上に、酸化膜２を成長
または堆積する。その上に、５００オングストローム厚
程度の多結晶シリコン膜３を堆積し、これをデバイス形
状にパターニングする。次いで、２００〜５００オング
ストローム厚のゲート酸化膜４を堆積する。さらに、そ
の上に多結晶シリコン膜を５００〜１５００オングスト
ローム厚に堆積した後に、これをパターニングしてゲー
ト電極５を形成する。

【００１８】次に、ゲート電極５をマスクとして、ドー
ズ量１Ｅ１２〜１Ｅ１３のボロンイオンを注入して、多
結晶シリコン膜３内にＰ- 領域１３を形成する。次い
で、２００〜５００オングストローム厚の窒化膜９を堆
積し、さらにその上に、１０００〜４０００オングスト
ロームから選択される所定厚の酸化膜１０を堆積するこ
とで、図１（ａ）に示す構造を得る。酸化膜１０の厚み
は、ゲート電極５の厚み以上とする。

【００１９】引き続き、所望のオフセット領域の位置に
対して、見込まれる最大目ずれ量ａを両端に見込んだ位
置に形成したレジストパターンを用いて、酸化膜１０を
パターニングして、これから酸化膜パターン１１を形成
する。この場合、酸化膜パターン１１の幅寸法は、図１
（ｂ）に示すように、所望のオフセット量ｂに、見込ま
れる最大目ずれ量ａの２倍を加えた幅となる。最大目ず
れ量ａは、この場合、例えば、０．１５μm程度を見込
む。このような目ずれ量ａを見込んで、その２倍を所望
のオフセット量ｂに加えることにより、後の側壁膜形成
の際にセル内の２つのＴＦＴの側壁膜が同じ幅に形成さ
れる。

【００２０】図１（ｂ）の状態から、窒化膜９をストッ
パとして酸化膜パターン１１を異方性エッチングし、こ
れから側壁膜１２を形成することで、図１（ｃ）に示す
構造を得る。このとき、側壁膜１２の幅寸法は、酸化膜
パターン１１の目ずれ量に関係なく寸法ｂと定まり、こ
の場合、酸化膜１０の選択された膜厚によって寸法ｂが
決定される。酸化膜１０の堆積膜厚の制御は、一般的に
精度高く行なわれるので、例えば図５に示したフォトレ
ジストパターンの目ずれが生じても、形成される側壁膜
１２の幅寸法は所望のオフセット量ｂになる。また、酸
化膜１０の膜厚の選択により、任意のオフセット量を得
ることも出来る。

【００２１】引き続き、窒化膜９をエッチングにより除
去し、Ｐ-拡散層領域内にソース・ドレイン拡散層を形
成するために、ドーズ量１Ｅ１４〜１Ｅ１５程度のボロ
ンイオン注入を行い、Ｐ+ 拡散層１４を形成する。これ
により、図１（ｄ）に示したオフセット構造のＴＦＴが
得られる。

【００２２】図２（ａ）〜（ｄ）は夫々、本発明の第２
の実施例の半導体装置の製造方法を示すための、半導体
装置の各工程段階毎の縦断面図である。シリコン基板１
上に、酸化膜２を成長または堆積する。その上に、約５
００オングストローム厚の多結晶シリコン膜３を堆積
し、デバイス形状にパターニングする。次いで、２００
〜５００オングストローム厚のゲート酸化膜４を堆積す
る。さらに、多結晶シリコン膜を５００〜１５００オン
グストローム厚に堆積した後に、これをパターニングし
て、ゲート電極５を形成する。

【００２３】次に、ゲート電極５をマスクとして、ボロ
ンイオン注入をドーズ量１Ｅ１２〜１Ｅ１３で行い、多
結晶シリコン膜３内にＰ- 領域１３を形成する。次い
で、２００〜５００オングストローム厚の酸化膜１５を
堆積し、さらにその上に、１０００〜４０００オングス
トロームから選択される所定厚の第２の多結晶シリコン
膜１６を堆積することで、図２（ａ）に示した構造を得
る。第２の多結晶シリコン膜１６の厚みは、ゲート電極
５の厚みよりも大きく形成する。次に、実施例１で用い
たものと同様のレジストパターンを用いて、第２の多結
晶シリコン膜１６をパターニングし、これから多結晶シ
リコンパターン１７を形成することで、同図（ｂ）に示
す構造を得る。

【００２４】その後、酸化膜１５をストッパとして、多
結晶シリコンパターン１７を異方性エッチングし、これ
から側壁膜１８を形成する。このとき、実施例１と同様
に、側壁膜１８の幅寸法は、多結晶シリコンパターン１
７の目ずれ量に関係なく形成され、この場合、多結晶シ
リコン膜１６の堆積膜厚によって決定される。引き続
き、この側壁膜１８をマスクとして、ドーズ量１Ｅ１４
〜１Ｅ１５程度のボロンイオン注入を行って、Ｐ-領域
１３内にソース・ドレイン拡散層を成すＰ+ 拡散層１４
を形成することで、図２（ｃ）に示す構造を得る。

【００２５】その後、側壁膜１８をエッチングにより除
去し、図２（ｄ）に示したオフセット構造のＴＦＴを得
る。この第２の実施例では、側壁膜に多結晶シリコンを
用いるため、側壁膜を除去した後には、従来構造と異な
らない構造が得られる。このため、第１の実施例とは異
なり、窒化膜を除去する工程が不必要になると共に窒化
膜が一部に残る事態が生ずるおそれはなく、安定したデ
バイス特性を得ることができる。

【００２６】なお、上記各実施例では、ＳＲＡＭにおけ
るＰＭＯＳのＴＦＴの製造を例として述べたが、本発明
の半導体装置の製造方法は、かかる構成にのみ限定され
るものではなく、ＴＦＴを備えるすべての半導体装置の
製造方法に適用でき、特に、ＮＭＯＳのＴＦＴを備える
半導体装置も同様に形成できる。

【００２７】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、薄膜トランジスタのオフセット領域に
おけるオフセット量を、フォトレジストの目ずれやリソ
グラフィーの加工精度に関係なく一定に形成できるた
め、ＴＦＴの特性のばらつきを抑えることができ、この
ため、例えばＳＲＡＭのメモリセル内でＴＦＴの動作特
性にアンバランスが生じることはなく、安定な動作特性
を得ることが可能になると共に、被覆膜の膜厚の選択に
よってＴＦＴのオフセット量を任意に選択できるため、
半導体装置の設計の自由度が高まるという顕著な効果を
奏する。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の一実施例の半導体
装置の製造方法を示すための、半導体装置の各工程段階
毎の縦断面図。

【図２】本発明の第２の実施例の半導体装置の製造方法
を示すための、図１と同様な図。

【図３】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法を示すための、半導体装置の各工程段階毎の縦断面
図。

【図４】従来の製造方法により製造される半導体装置の
構造を説明するための平面図。

【図５】目ずれによるオフセット量の変化を説明するた
めの平面図。

【図６】半導体装置の別の従来の製造方法を示すため
の、半導体装置の縦断面図。

【符号の説明】

１シリコン基板２、１０、１１、１５酸化膜３、１７、２３多結晶シリコン膜４、１８、１９ゲート酸化膜５、２１、２２ゲート電極６、２８フォトレジスト７、８、２７オフセット領域９窒化膜１２、１８側壁膜１３Ｐ- 領域１４Ｐ+ 拡散層１６多結晶シリコン膜２０、２４コンタクト２５ソース電極２６ドレイン電極

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタのための半導体層、ゲ
ート酸化膜及びゲート電極を順次に形成する工程と、少
なくとも前記ゲート電極をマスクとして前記半導体層に
イオンを注入する工程と、前記薄膜トランジスタの上部
を含む全面に被覆膜を堆積する工程と、前記被覆膜を異
方性エッチングして前記ゲート電極の少なくとも片側の
側面に前記被覆膜から側壁膜を形成する工程と、少なく
とも前記側壁膜及び前記ゲート電極をマスクとして前記
半導体層にイオンを注入する工程とを含むことを特徴と
する半導体装置の製造方法。
【請求項２】前記被覆膜が酸化膜である、請求項１に
記載の半導体装置の製造方法。
【請求項３】前記被覆膜が多結晶シリコン膜である、
請求項１に記載の半導体装置の製造方法。
【請求項４】前記薄膜トランジスタと前記被覆膜との
間に絶縁膜を形成する工程を更に含む、請求項１乃至３
の一に記載の半導体装置の製造方法。