JPH07234947A

JPH07234947A - 画像合成装置

Info

Publication number: JPH07234947A
Application number: JP6326068A
Authority: JP
Inventors: Kazuo Nobori; 一生登; Yoshiyasu Sumi; 義恭角; Go Kamogawa; 郷鴨川; Masahiro Hamada; 正宏浜田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-28
Filing date: 1994-12-27
Publication date: 1995-09-05
Anticipated expiration: 2018-11-10
Also published as: JP3465975B2

Abstract

(57)【要約】【目的】複数のプロセッサから同時にアクセス可能な
メモリを有する、テクスチャマッピングを行う画像合成
装置を提供する。【構成】複数のプロセッサ１０ａ、１０ｂ、・・・に
接続されたアービタ部１２によって、複数のメモリブロ
ック１１ａ、１１ｂ、・・・のアドレス配置をインター
リーブする。各メモリブロック１１ａ、１１ｂ、・・・
には、原画像データ３０及び合成画像データ３３を２次
元座標空間上で分割して得られる矩形領域の１つを格納
する。これにより、複数のプロセッサ１０ａ、１０ｂ、
・・・からメモリブロック１１ａ、１１ｂへの複数同時
アクセスが可能となり、また、プロセッサ１０ａ、１０
ｂ、・・・が画像を合成する際のメモリアクセスの競合
を少なくすることができ、高速な画像合成が可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テクスチャマッピング
によって画像を合成する装置に関するものであり、特
に、画像合成に必要なデータを保存するメモリの構成法
を提供することにより、少ないメモリ容量による安価な
構成で、高速な処理が可能になるよう構成された画像合
成装置に関する。

【０００２】

【従来の技術】コンピュータを用いて物体の３次元的な
構造から２次元画像を合成する、いわゆる３次元コンピ
ュータ・グラフィックス（ＣＧ）の手法の１つとして、
テクスチャマッピングという手法がある。

【０００３】このテクスチャマッピングによれば、合成
画像データの各画素値を原画像データの画素値から得る
ので自然な画像を合成することができる。しかしその反
面、画像の合成に必要な演算量、及びメモリアクセスの
両方が大きいために、テクスチャマッピングによる画像
合成には、複数のプロセッサを備えたいわゆるマルチプ
ロセッサ構成の合成装置が利用されることが多い。

【０００４】以下に、テクスチャマッピングにより画像
合成を行う従来のマルチプロセッサ構成の画像合成装置
を、図１０を参照しながら説明する。

【０００５】図１０に示すように、複数のプロセッサ１
００ａ、１００ｂ、・・・（以下まとめて１００とす
る）は、それぞれ、バス１０１ａ、１０１ｂ、・・・
（以下まとめて１０１とする）によってローカルメモリ
１０２ａ、１０２ｂ、・・・（以下まとめて１０２とす
る）と、フレームメモリ１０３ａ、１０３ｂ、・・・
（以下まとめて１０３とする）に接続されており、フレ
ームメモリ１０３は、画像パス１０４によって１つに接
続されている。

【０００６】このような構成の従来の画像合成装置にお
いて、各プロセッサ１００は、処理する合成画像データ
の領域によって負荷を分散して処理を行う。各プロセッ
サ１００は、原画像データ、及び画像合成に必要な描画
データをそれぞれローカルメモリ１０２に格納し、これ
を処理することによって割り当てられた領域の合成画像
データを生成する。各プロセッサ１００によって生成さ
れた合成画像データは、対応するフレームメモリ１０３
へ格納される。フレームメモリ１０３は、ＶＲＡＭ等の
２つのポートを有するメモリで構成されている。複数の
プロセッサ１００によってそれぞれ分割して生成された
合成画像データは、画像パス１０４で１つにまとめられ
て出力される。

【０００７】一般的に、マルチプロセッサ構成による装
置では、プロセッサ間で共有するデータのアクセスの際
に発生するメモリアクセスの競合をいかに少なくするか
が性能を左右する。上記従来の画像合成装置では、原画
像データ及び描画データはローカルメモリへ、合成画像
データは分割した領域毎にフレームメモリへ格納するこ
とにより、複数のプロセッサからのメモリアクセス競合
に起因する性能低下を回避し、高速な画像合成を実現し
ていた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
画像合成装置では、透過や写り込みなどの処理を含む画
像合成のように、生成された合成画像データ（または合
成途中の画像データ）を原画像データとして再度利用す
る必要がある場合、他のプロセッサが生成した合成画像
データへのアクセスしなければならない。しかし、合成
画像データへアクセスすることのできるプロセッサが限
られているため、このような画像の合成は高速に行うこ
とができないという問題点を有していた。

【０００９】また、原画像データや描画データのための
メモリ領域を、複数のプロセッサがローカルメモリ内に
重複して確保する必要があり、多くのメモリ容量が必要
となるために装置が高価になるという問題点も有してい
た。

【００１０】本発明はこのような現状に鑑みてなされた
ものであり、本発明の目的は、複数のプロセッサから同
時にアクセス可能なメモリを構成することにより、安価
で高速な画像合成装置を提供することである。

【００１１】

【課題を解決するための手段】本発明の画像合成装置
は、複数の面を有する対象物の３次元構造を定義する情
報を含むモデルデータと、該複数の面に属する画素の値
を表す原画像データと、該原画像データ及び該モデルデ
ータを用いて合成された３次元画像を２次元画像に変換
するためのレンダリングデータとを用いて、画像を合成
する画像合成装置であって、所定のアドレス単位で複数
のメモリブロックに分割されているメモリ手段であっ
て、該モデルデータ、該原画像データ、該レンダリング
データ、及び合成された２次元画像を表す合成画像デー
タを格納するメモリ手段と、アドレス空間を有するアー
ビタ部であって、該アドレス空間において連続するアド
レスは、異なるメモリブロックに割り当てられており、
それにより該複数のメモリブロックのアドレスがインタ
ーリーブされているアービタ部と、該対象物の該複数の
面のうちの異なる面の画像をそれぞれが合成する複数の
プロセッサ部であって、該複数のプロセッサ部のそれぞ
れは、該アービタ部を介して該メモリ手段にアクセス
し、該複数の面のうちの特定の面に対応する該モデルデ
ータの部分、該原画像データのうちの該特定の面に対応
する部分、及び該レンダリングデータのうちの該特定の
面に対応する部分に基づいて該特定の面の画像を合成す
る複数のプロセッサ手段とを備えており、該原画像デー
タ及び該合成画像データのそれぞれは、２次元座標空間
上で複数の矩形領域に分割されており、該複数の矩形領
域は、該複数のメモリブロックにそれぞれ割り付けられ
ており、そのことにより上記目的を達成する。

【００１２】前記３次元構造を定義する情報は、前記複
数の面を定義する情報の１次元配列であり、前記複数の
プロセッサは、該複数の面を定義する情報が並べられて
いる順に該複数の面の画像を合成し、それにより該複数
の面のうちの該複数のプロセッサの個数と同じ数の面の
画像を同時に合成し、前記画像合成装置は、原画像デー
タのうちの該同時に合成される面に対応する部分が同一
のメモリブロックに格納されているか否かを判別し、該
同時に合成される面に対応する部分が該同一のメモリブ
ロックに格納されているときには、該複数の面を定義す
る情報の配列を変更する手段をさらに備えていてもよ
い。

【００１３】前記複数のプロセッサは、前記複数の面の
うちの該複数のプロセッサの個数と同じ数の面の画像を
同時に合成し、前記複数の矩形領域は、第１の方向にお
いて距離ｕλ毎、または第２の方向において距離ｖλ毎
に同じメモリブロックに割り付けられており、前記画像
合成装置は、前記原画像データのうちの任意の１つの面
に対応する部分の該第１の方向の大きさはｕλよりも小
さく、該第２の方向の大きさはｖλよりも十分に小さく
なるように、該原画像データが前記メモリ部に格納され
る前に該原画像データの構成を変更する手段と、該同時
に合成される面に対応する原画像データの部分が異なる
メモリブロックに存在するように、該同時に合成される
面を選択する手段とをさらに備えていてもよい。

【００１４】前記メモリ手段はＤＲＡＭを有しており、
前記複数のメモリブロックのそれぞれは、該ＤＲＡＭの
１つのメモリセルアレイであり、前記複数の矩形領域の
それぞれはさらに複数の小矩形領域に分割されており、
該複数の小矩形領域は、該メモリセルアレイ内の複数の
列アドレスにそれぞれ割り付けられていてもよい。

【００１５】前記メモリ手段はＤＲＡＭを有しており、
前記複数のメモリブロックのそれぞれは、該ＤＲＡＭの
１つのメモリセルアレイであり、前記複数の矩形領域の
それぞれはさらに複数の小矩形領域に分割されており、
該複数の小矩形領域のそれぞれは、該メモリセルアレイ
内の１つの列アドレスに割り付けられており、かつ隣接
する小矩形領域が互いに異なるメモリセルアレイに対応
するように割り付けられていてもよい。

【００１６】前記モデルデータのうちの前記特定の面に
対応する部分は、前記原画像データのうちの該特定の面
に対応する部分と同一のメモリブロックに格納されてい
てもよい。

【００１７】前記メモリ手段及び前記アービタ部は、単
一のＬＳＩによって実装されていてもよい。

【００１８】

【作用】本発明は、上記の構成により、複数のプロセッ
サから同時にアクセスすることができるメモリ部に、原
画像データ、合成画像データ等を格納する。従って、合
成画像データに対しても、再度原画像データとして複数
のプロセッサから同時にアクセスすることが可能とな
る。これにより、従来のように複数のプロセッサのロー
カルメモリに原画像データまたは合成画像データを重複
して確保する必要をなくすことができ、少ないメモリ容
量で、高速かつ安価な画像合成装置を実現することがで
きる。

【００１９】また、原画像データ及び合成画像データを
２次元座標空間上で複数の矩形領域に分割し、各矩形領
域を１つのメモリブロックに割り当てている。これによ
り、１つのプロセッサが１つの面の画像を合成する際に
アクセスするメモリブロックの数を減らすことができ
る。さらに、複数のプロセッサによって同時に処理され
る面の選択方法を制御することにより、メモリアクセス
競合の頻度を減少させることができる。

【００２０】さらに、各矩形領域をさらに細かく小矩形
領域に分割し、各小矩形領域を、メモリセルアレイ内の
同一列に割り当てると、列アドレス変更による画像合成
の速度の低下を防ぐことができ、更なる高速化を実現す
ることができる。

【００２１】

【実施例】

（実施例１）以下、本発明の画像合成装置の実施例１を
図面を参照しながら説明する。

【００２２】図１は、本発明の画像合成装置の実施例１
の概略構成を示す図である。プロセッサ部１０は、複数
のプロセッサ１０ａ、１０ｂ、・・・を有しており、各
プロセッサは、プロセッサバス１３によってアービタ部
１２に接続されている。メモリ部１１は、メモリバス１
４によってそれぞれアービタ部１２に接続されている複
数のメモリブロック１１ａ、１１ｂ・・・を有してい
る。複数のプロセッサ１０ａ、１０ｂ、・・・は、アー
ビタ部１２を介して複数のメモリブロック１１ａ、１１
ｂ、・・・にアクセスする。

【００２３】図２は、アービタ部１２がプロセッサ部１
０から見て上位８ビット、下位８ビットを合わせた１６
ビットのアドレス空間を有している場合のアドレスイン
ターリーブの例、つまり、アービタ部１２のアドレス
と、複数のメモリブロック１１ａ、１１ｂ、・・・及び
そのメモリブロック内のアドレスとの関係を示す例であ
る。この例では、アドレスインターリーブによって、ア
ービタ部１２の連続するアドレス空間は異なるメモリブ
ロック１１ａ、１１ｂ、・・・に割り当てられている。
例えば、プロセッサ部１０から見たアドレス０ｘ０００
１及び０ｘ０００２は、それぞれ、メモリブロック１１
ｂのアドレス０ｘ００、メモリブロック１１ｃのアドレ
ス０ｘ００に割り当てられており、それゆえに同時にア
クセス可能である。

【００２４】同一のメモリブロックに割り当てられたア
ービタ部１２の複数のアドレスに対して、複数のプロセ
ッサから同時にアクセスがあった場合、つまりメモリア
クセスの競合が発生した場合、１つのアクセスが即時に
処理され、残りのアクセスに対しては待ち時間が生じ
る。このことが複数のプロセッサを有するプロセッサ部
１０の処理能力低下の原因となる。しかし、メモリアク
セス競合の頻度は、複数のプロセッサへの処理の割り当
ての方法を工夫することによって、減少させることがで
きるし、またアクセス数に対してメモリブロックの数を
大きくすることによっても減少させることができる。

【００２５】図３は、メモリ部１１内に格納されている
データを示している。メモリ部１１には、原画像データ
３０、モデルデータ３１、レンダリングデータ３２、及
び合成画像データ３３が格納されている。原画像データ
３０及び合成画像データ３３は、対象物の複数の面に属
する画素値の２次元配列からなるデータである。モデル
データ３１は、複数の面を有する対象物の３次元的構造
を規定する情報と、この構造情報と原画像データ３０と
の対応関係の情報を含むデータである。レンダリングデ
ータ３２は、原画像データ３０及びモデルデータ３１を
用いて合成された画像を２次元座標空間に投影するため
に必要な、合成時の視点、投影面等の情報を含むデータ
である。合成画像データ３３は、原画像データ３０、モ
デルデータ３１、レンダリングデータ３２を用いて生成
される画像のデータである。

【００２６】図４は、図３に示すようにメモリ部１１に
格納されたモデルデータ３１の例である。モデルデータ
３１は、原画像データ３０を参照する原画像データ参照
情報、対象物が面ｐ０、ｐ１、・・・によって構成され
ることを示すモデル構成情報、面のそれぞれが有する頂
点を示す面の構成情報、各頂点の原画像上の２次元座標
と、それに対応する３次元座標を示している頂点の構成
情報とを含んでいる。原画像データ参照情報は、モデル
構成情報において面が並べられている順番にしたがって
順に参照される。例えば、図３に示すような立方体を合
成する場合には、対象物は６つの面を有しており、各面
は４つの頂点から構成され、頂点は全部で８つ存在し、
それぞれの頂点は原画像に対応して存在する。

【００２７】以上のような構成を有する画像合成装置の
動作を説明する。

【００２８】複数のプロセッサ１０ａ、１０ｂ、・・・
のそれぞれは、予め与えられたプログラムにしたがって
複数の面ｐ０、ｐ１、・・・うちの１つの画像の合成を
別個に行う。各プロセッサに処理を行うべき面を割り当
てる制御は、図示しない制御部によって行われる。な
お、複数のプロセッサ１０ａ、１０ｂ、・・・の任意の
１つに制御部を兼ねさせることもできる。各プロセッサ
は、アービタ部１２を経由してメモリ部１１にアクセス
し、モデルデータ３１、原画像データ３０、及びレンダ
リングデータ３２のうちの、それぞれに割り当てられた
面に対応する部分を読み込む。ここで、複数のプロセッ
サ１０ａ、１０ｂ、・・・によるテクスチャマッピング
処理においては、メモリアクセスのほとんどが原画像デ
ータ３０及び合成画像データ３３へのアクセスである。
各プロセッサは、読み込まれたデータに基づいてテクス
チャマッピング処理によりそれぞれ割り当てられた面の
合成画像データ３３を生成すると、合成画像データ３３
をメモリ部１１に書き込む。以上で画像合成処理を終了
する。

【００２９】上述した動作において、各プロセッサに処
理すべき面を割り当てる制御は、以下のようにして行わ
れる。まず、複数のプロセッサ１０ａ、１０ｂ、・・・
は、制御部によって定められた順にメモリ部１１にアク
セスし、モデルデータ３１を参照する。モデルデータ３
１には、面や頂点などの構造的な情報に加えて、各面の
画像合成が未処理か否かを示す未処理フラグが各面に１
つずつ備えられている。これらの未処理フラグは、画像
合成処理を各プロセッサが開始する以前に全て０にセッ
トされる。複数のプロセッサ１０ａ、１０ｂ、・・・
は、モデル構成情報において面が並べられている順に未
処理フラグを参照し、未処理フラグが０である面を選択
し、選択した面の未処理フラグを１にしてから画像合成
を始める。このとき、制御部は、１つのプロセッサが選
択した面の未処理フラグを０から１に書き換えている間
は、他のプロセッサはモデルデータを参照することがで
きないように各プロセッサを制御する。このようにし
て、複数のプロセッサ１０ａ、１０ｂ、・・・は、それ
ぞれ異なる面の画像処理を行うことができる。このよう
な制御により、モデル構成情報内に並べられている複数
の面ｐ０、ｐ１、・・・のうち、複数のプロセッサ１０
ａ、１０ｂ、・・・の総数に等しい数だけ連続した面の
画像合成処理が同時に行われることになる。

【００３０】以上説明したように、本実施例の画像合成
装置では、複数のプロセッサ１０ａ、１０ｂ、・・・が
それぞれ異なる面の画像合成を行う。同時に行われる複
数のプロセッサ１０ａ、１０ｂ、・・・からのメモリア
クセスは、原画像データ３０及び合成画像データ３３の
異なるアドレスへのアクセスがほとんどである。このた
め、複数のプロセッサ１０ａ、１０ｂ、・・・から、複
数のメモリブロック１１ａ、１１ｂ、・・・へのアクセ
スは、多くの場合同時に処理可能となり、その結果、高
速な画像合成を実現することができる。

【００３１】また、本実施例によると、生成された合成
画像データは、プロセッサ部１０から見て、原画像デー
タ３０が存在するメモリ空間と等価なメモリ空間に書き
込まれる。したがって、図５に示すように、生成された
合成画像データ３３ａを原画像データとして利用して別
の合成画像データ３３ｂを生成する必要がある場合で
も、どのプロセッサからでもアクセスが可能となり、従
来のマルチプロセッサ構成の画像合成装置よりも高速な
画像合成を行うことができる。また、原画像データ３
０、モデルデータ３１、レンダリングデータ３２及び合
成画像データ３３ａ、３３ｂの複数のコピーを重複して
格納しておく必要がないので、少ないメモリ容量のメモ
リ部１１を備えた画像合成装置を実現することができ
る。

【００３２】（実施例２）以下、本発明の画像合成装置
の実施例２を説明する。

【００３３】実施例２では、画像合成装置の動作及び構
成は、アービタ部１２のアドレスインターリーブの方法
が異なることを除けば、上記実施例１の画像合成装置と
同じである。

【００３４】図６に、本実施例におけるアービタ部１２
のアドレスインターリーブの方法の例を示す。アービタ
部１２のアドレス空間は所定ワードずつ複数のメモリブ
ロック１１ａ、１１ｂ、・・・に割り当てられており、
ここでは２５６ワードのアドレス空間が１つのメモリブ
ロックに割り当てられているものとする。また、１つの
メモリブロックに割り当てられたインターリーブのブロ
ック（ここでは１６×１６のブロック）は、原画像デー
タ３０及び合成画像データ３３のそれぞれを２次元座標
空間上で複数の矩形領域に分割したときの１矩形領域に
割り当てられている。このようにアドレスインターリー
ブを行うことにより、ほとんどの場合において、それぞ
れのプロセッサが、割り当てられた１つの面の画像を合
成する際にアクセスするメモリブロックの数を、実施例
１と比べて少なくすることができる。

【００３５】さらに、本実施例では、各プロセッサに画
像を合成すべき面を１つずつ割り当てる制御に加えて、
画像合成が同時に行われる複数の面として、原画像デー
タ３０等の各面に対応する部分が異なるメモリブロック
に存在している面を選択する制御が行われる。これによ
りメモリアクセス競合の頻度を減少させることができ
る。

【００３６】以下に、このような制御の方法の例を２つ
説明する。なお、モデルデータ３１及びレンダリングデ
ータ３２へのアクセス量は、原画像データ３０及び合成
画像データ３３へのアクセス量よりも小さいため、ここ
では原画像データ３０及び合成画像データ３３へのアク
セス衝突を回避する制御を主に説明する。

【００３７】上述したように、複数のプロセッサ１０
ａ、１０ｂ、・・・は、モデルデータ３１のモデル構成
情報内の順番にしたがって、プロセッサの総数と同じ数
の面の画像合成処理を同時に行う。このため、同時に処
理される面に対応する原画像データ３０及び合成画像デ
ータ３３が異なるメモリブロックに存在するように、モ
デル構成情報内の面の配列順を決定すればよい。

【００３８】第一の制御方法では、モデルデータ３１の
モデル構成情報内に、任意の順番で面を予め配列してお
く。原画像データ３０及びモデルデータ３１が２次記憶
装置から読み込まれることにより、あるいは計算により
生成され、メモリ部１１に読み込まれると、モデルデー
タ３１及び原画像データ３０の各面に対応する部分が存
在するメモリブロックが定まる。上述した制御部（不図
示）は、読み込まれたモデル構成情報を基に、原画像デ
ータ３０の各面に対応する部分がどのメモリブロックに
存在するかを調べる。その結果、プロセッサの総数と同
数の連続する面、つまり同時に画像合成処理が行われる
可能性が高い面に対応する原画像データ３０の部分が異
なるメモリブロックに存在していればそのままにしてお
く。これに対して、同一のメモリブロックに存在するも
のがあれば、連続する面に対応する原画像データ３０の
部分が異なるメモリブロックに存在するように、モデル
構成情報内の面の配列順を入れ替える。

【００３９】図１１に示す制御のフローを参照しなが
ら、第一の制御方法をより具体的に説明する。ここで
は、３個のプロセッサ１０ａ〜１０ｃと、６個のメモリ
ブロック１１ａ〜１１ｆに分割されたメモリ部１１とを
備えている画像合成装置が面ｐ０〜ｐ５の６つの面を有
する対象物の画像を合成する場合を例として考える。ま
た、原画像データ３０の面ｐ０、ｐ１、ｐ２、ｐ３、ｐ
４及びｐ５に対応する部分は、それぞれ、メモリブロッ
ク１１ａ、１１ｂ、１１ａ、１１ｃ、１１ｄ及び１１ｅ
に格納されるものとする。

【００４０】原画像データ３０及びモデルデータ３１が
メモリ部１１に読み込まれた後、制御部は図１１に示さ
れる処理を実行する。まず、制御部は、複数の面のうち
からプロセッサの個数に等しい数の面を、モデル構成情
報内の配列順に、同時に画像合成が行われる面として特
定する（ステップＳ１）。例えば、面ｐ０、ｐ１及びｐ
２の３つの面が、同時に画像合成が行われる面として特
定される。続いて制御部は、特定された面に対応する原
画像データ３０の部分のうち、同一メモリブロックに格
納されているものの数がｎ以下か否かを判断する（ステ
ップＳ２）。ｎは０以上の整数であり、画像合成装置に
備えられているプロセッサの数、及びメモリブロックの
個数等を考慮して予め決定される。同一メモリブロック
に格納されているものの数がｎを超えたときには、制御
部は、同一メモリブロックに対応する原画像データ３０
の部分が格納されているｎ個以上の面から１つを、面の
配列順の入れ替えの対象として選び出す（ステップＳ
３）。例えば、制御部は、該当する面のうちで配列順が
一番早いものを選択する。ここではｎ＝０としており、
面ｐ０及びｐ２に対応する原画像データ３０の部分が同
一メモリブロック１１ａに格納されているので、面ｐ０
が順番の入れ替えの対象となる面として選択される。

【００４１】続いて、制御部は、複数の面のうちのステ
ップＳ１で特定された面よりも後に配列されている面の
うちから、原画像データ３０の対応する部分が、ステッ
プＳ３で選択された面とは異なるメモリブロックに格納
されている面の有無を調べ（ステップＳ４）、該当する
面があれば、該当する面のうちの１つ、例えば配列順が
一番早いものと、ステップＳ３で選択された面との間で
配列順の入れ替えを行う（ステップＳ５）。このような
面の配列順の入れ替えを、特定された面に対応する原画
像データ３０の部分のうち、同一のメモリブロックに存
在するものの数がｎ以下となるまで繰り返す。なお、ス
テップＳ４において特定された面よりも後には面が残っ
ていない場合には、ステップＳ６に進み、処理を終了す
る。このような処理を未判別の面が無くなるまで繰り返
すことにより、同時に処理する面として、原画像データ
３０の対応する部分ができるだけ異なるメモリブロック
に存在する面を選択する制御が行われる。

【００４２】上述した例では、面ｐ３と選択された面ｐ
０との間で配列順の入れ替えが行われる。この時点でモ
デル構成情報内の６つの面の配列は、ｐ３、ｐ１、ｐ
２、ｐ０、ｐ４、ｐ５の順となる。次に、同時に処理さ
れる面として面ｐ０、ｐ４及びｐ５を選択し、上述した
処理と同様の処理を行う。ここではこれらの面に対応す
る原画像データ３０の部分は、それぞれメモリブロック
１１ａ、１１ｄ及び１１ｅに存在しており、全て異な
る。したがって面の配列順の入れ替えは行われない。

【００４３】このようにして、複数のプロセッサ１０
ａ、１０ｂ、・・・によって複数の面の画像合成を同時
に行う際に、原画像データ３０へのアクセスができるだ
け衝突しないようにすることができる。また、一般に、
原画像データ３０の２次元座標空間上で隣接していない
面同士は、合成画像データ３３の２次元座標空間上でも
隣接していない可能性が高い。なぜなら、通常、エリア
ノイズの少ない画質のよい画像を合成するためには、原
画像データ３０と合成画像データ３３の面積比がなるべ
く１：１の面が多くなるようにモデルデータ３１及び原
画像データ３０が用意され、それゆえに原画像データ３
０での面間の関係と、合成画像データ３３での面間の関
係とは近い可能性が高いからである。したがって、上述
した方法により原画像データ３０へのアクセスができる
だけ衝突しないようにすれば、合成画像データ３３への
アクセス衝突の可能性も低減することができる。

【００４４】次に、第二の制御方法を説明する。

【００４５】計算によって生成された原画像データ３０
及びモデルデータ３１がメモリ部１１に読み込まれる前
に、メモリ空間内で、原画像データ３０、モデルデータ
３１、レンダリングデータ３２及び合成画像データ３３
が格納されるべき領域が定められる。このとき、原画像
データ３０の各矩形領域に対応する部分は、一定の周期
で同一のメモリブロックに割り当てられる。以下、２次
元座標空間上でのｕ方向及びｖ方向の周期をそれぞれｕ
λ、ｖλとする。各データが格納される領域が確保され
ると、制御部は、メモリ部１１に読み込まれる前の原画
像データ３０及びモデルデータ３１を参照し、所定の条
件を満足するように原画像データ３０及びモデルデータ
３１を再構成する。これについては後で詳述する。続い
て、制御部は、メモリ部１１内に読み込まれたモデルデ
ータ３１内の頂点構成情報に基づいて、同一メモリブロ
ックに原画像データ３０の対応する部分が存在する確率
が低い面の組を決定する。これに基づき、制御部は、複
数のプロセッサによって画像が合成される面の順番を制
御する。

【００４６】図１２は、原画像データ３０及びモデルデ
ータ３１の再構成処理の流れの例を示す図である。まず
制御部は、原画像データ３０の各矩形領域が割り当てら
れたメモリブロックを調べ、これに基づいて、上記周期
ｕλ、ｖλを求める（Ｓ１０１）。続いて、制御部は、
原画像データ３０の各面に対応する部分の２次元座標空
間上での大きさを調べ、複数の面に対応する部分のｕ方
向、ｖ方向の平均的な大きさが、それぞれ周期ｕλ、ｖ
λよりも小さいか否かを判別する（Ｓ１０２）。複数の
面に対応する部分のｕ方向、ｖ方向の平均的な大きさ
が、それぞれ周期ｕλ、ｖλよりも大きければ、原画像
データ３０を生成する上での面の大きさの設定が変更さ
れる（Ｓ１０３）。これに対応してモデルデータ３１も
再構成される（Ｓ１０４）。

【００４７】例えば、対象物が面ｐ０〜ｐ５を有してい
る場合に、原画像データ３０のこれらの面に対応する部
分の平均的な大きさが周期ｕλ、ｖλよりも大きけれ
ば、制御部は各面をさらに細かに分割する。分割によ
り、対象物が有する面が面ｐ０〜ｐ２３になったとする
と、これに対応してモデルデータ３１は、モデル構成情
報は面ｐ０〜ｐ２３の配列に変更され、原画像データ参
照情報は、１つの面の画像合成に用いられる原画像デー
タ３０の部分が１つとなるように変更される。あわせて
面構成情報及び頂点構成情報も変更される。

【００４８】上述した処理を、原画像データ３０の複数
の面に対応する部分の平均的な大きさが周期ｕλ、ｖλ
よりも小さくなるまで繰り返す。このようにして原画像
データ３０及びモデルデータ３１は再構成される。

【００４９】再構成された原画像データ３０及びモデル
データ３１がメモリ部１１に読み込まれると、続いて、
対応する原画像データ３０の部分が同じブロックに存在
する確率の低い面の組が決定される。モデルデータ３１
内の各頂点の構成情報は、図４に示すように原画像デー
タ３０の２次元座標空間における座標（ｕｉ，ｖｉ）を
含んでいる。これを用いて、制御部は各面の重心の座
標、及び重心間のｕ方向、ｖ方向の距離を求める。ある
２つの面の重心間のｕ方向、ｖ方向のそれぞれにおける
距離が、上述した周期ｕλ、ｖλのそれぞれの自然数倍
に近ければ、これらの２つの面に対応する原画像データ
３０の部分は同じメモリブロックに存在する確率が高
い。逆に近くなければ（ある程度離れていれば）、同じ
メモリブロックに存在する確率は低い。実際には、制御
部は、２つの面の重心間のｕ方向、ｖ方向における距離
と周期ｕλ、ｖλの自然数倍との近さを表す数値を「類
似度」として全ての面に対して算出し、類似度に基づい
て、同一のメモリブロックに原画像データ３０の対応す
る部分が存在する確率の低い面を決定する。

【００５０】この決定に基づいて、制御部は複数のプロ
セッサ１０ａ、１０ｂ、・・・が画像合成を行う面の順
番を制御する。これにより、複数の面の画像をそれぞれ
異なるプロセッサによって同時に合成する際のアクセス
の衝突を低減することができる。

【００５１】ここでは、計算によって生成された原画像
データ３０及びモデルデータ３１がメモリ部３１に読み
込まれる前の段階において、原画像データ３０の各面に
対応する部分の２次元座標空間上での大きさを調べ、そ
れに基づき原画像データ３０及びモデルデータ３１の再
構成を行っている。しかし、２次元座標空間での矩形領
域が同一のメモリブロックに割り当てられる周期ｕλ、
ｖλは事前に分かるので、原画像データ３０及びモデル
データ３１を生成するための計算の際に、原画像データ
３０の各面に対応する部分のｕ方向及びｖ方向での大き
さが周期ｕλ、ｖλよりも小さくなるようにしてもよ
い。

【００５２】以上説明したように、本実施例では、アド
レスインターリーブさせたメモリブロックの１つを、原
画像データ３０及び合成画像データ３３を２次元座標空
間上で格子状に分割して得られる矩形領域の１つに割り
付けている。これにより、任意の１つのプロセッサが、
１つの面の画像を合成する際にアクセスするメモリブロ
ックの数を少なくすることができる。さらに、同時に画
像合成が行われる面に対応する原画像データ３０の部分
が異なるメモリブロックに存在するように、画像合成を
行う面の順序を制御している。これによりアクセス衝突
を低減させることができ、その結果、高速な画像合成を
行うことができる画像合成装置を実現することができ
る。

【００５３】なお、本実施例では、同時に画像合成が行
われる複数の面を、原画像データ等のが異なるメモリブ
ロックに存在するような面とするための制御の例として
２つの方法を説明したが、他の制御方法を適用した場合
にも同様の効果を得ることができる。また、制御部を備
える代わりに、複数のプロセッサ１０ａ、１０ｂ、・・
・の任意の１つに上述した制御部の機能と同様の機能を
持たせてもよい。

【００５４】（実施例３）以下、本発明の画像合成装置
の実施例３を説明する。

【００５５】実施例３では、画像合成装置の動作及び構
成は、アービタ部１２のアドレスインターリーブの方法
が異なることを除けば、上記実施例２の画像合成装置と
同じである。また、本実施例では、複数のメモリブロッ
ク１１ａ、１１ｂ、・・・のそれぞれとしてＤＲＡＭの
１つのメモリセルアレイを用いている。

【００５６】図７は、ＤＲＡＭの１つのメモリセルアレ
イの一般的な構成図である。セルアレイ７０に格納され
たデータは、行アドレス７１と列アドレス７２の２つを
合わせたアドレスによって特定される。このＤＲＡＭの
メモリセルアレイ内の特定のアドレスのデータを読み出
す際には、まずそのデータの列アドレスを指定すること
により同一の列アドレスを持つ１列分のデータが一旦全
て読み出される。続いて、行アドレスを指定することに
より特定のアドレスのデータにアクセスする。したがっ
て、同じ列アドレスを有するデータへ連続してアクセス
する場合には、異なる列アドレスを有するデータに連続
してアクセスする場合よりも、高速にアクセスを行うこ
とができる。

【００５７】ＤＲＡＭのメモリセルの上述した利点を生
かすために、本実施例では、実施例２と同様に原画像デ
ータ３０及び合成画像データ３３の矩形領域を１つのメ
モリブロック、すなわち１つのメモリセルアレイに割り
付け、この矩形領域をさらに分割して得られる小矩形領
域を、１つのメモリセルアレイの１つの列に割り付けて
いる。図８に本実施例におけるアービタ部１２のアドレ
スインターリーブの方法の例を示す。ここでは、１つの
メモリブロックとして、行アドレス４ビット、列アドレ
ス４ビットの計８ビットの２５６ワード空間を持つメモ
リセルアレイを用いており、メモリブロック内のアドレ
スの下位４ビットが行アドレスを、上位４ビットが列ア
ドレスを示すものとする。

【００５８】上記実施例１及び２で述べたように、複数
のプロセッサの１つ１つに画像合成を行う面を割り当
て、複数の面の画像合成を同時に行う場合、原画像デー
タ３０及び合成画像データ３３のうちの２次元座標空間
上で隣接する領域に対応する部分を、連続してアクセス
する頻度が高くなる。しかし、本実施例のように小矩形
領域を１つの列に割り付ければ、隣接する領域に対応す
る原画像データ３０及び合成画像データ３３の部分はメ
モリセルの同一列に格納される。したがって、列アドレ
スの変更によるＤＲＡＭのメモリセルへのアクセス速度
低下を防ぐことができる。

【００５９】また、本実施例において、実施例２と同様
に、同時に画像を合成する面の順番の制御を行えば、Ｄ
ＲＡＭを用いた画像合成装置においてもメモリアクセス
競合の頻度を減少させることができる。これにより、Ｄ
ＲＡＭを用いた高速な画像合成装置を実現することがで
きる。

【００６０】（実施例４）以下、本発明の画像合成装置
の実施例４を説明する。

【００６１】実施例４では、画像合成装置の動作及び構
成は、アービタ部１２のアドレスインターリーブの方法
が異なることを除けば、上記実施例３の画像合成装置と
同じである。

【００６２】図９に、本実施例におけるアービタ部１２
のアドレスインターリーブの方法の例を示す。本実施例
においても、上記実施例３と同様に、ＤＲＡＭの１つの
メモリセルアレイを１つのメモリブロックとして用い、
原画像データ３０及び合成画像データ３３の１つの小矩
形領域に対応する部分を、メモリセルアレイ内の１つの
列に割り付けている。また、本実施例では、２次元座標
空間上で隣接する小矩形領域に対応する部分を異なるメ
モリブロックに割り付けている。

【００６３】実施例３では、複数のプロセッサ１０ａ、
１０ｂ、・・・によって同時に画像が合成される面を２
次元座標空間上で離れた面とする制御、つまり画像を合
成する面の順番の制御を行うことにより、メモリアクセ
ス競合の頻度を減少させることができると述べた。しか
し、それとは逆に、例えば、同時に画像の合成を行う面
として、１周期ｕλ、ｖλ内に全ての面が存在するよう
な面を選択する、等の制御により、同時に画像が合成さ
れる面を２次元座標空間上で近接した面とすることもで
きる。本実施例のアドレスインターリーブの方法はこの
ような場合に有効であり、メモリアクセス競合の頻度を
減少させることができる。

【００６４】なお、上記実施例１〜４ではモデルデータ
３１のメモリ配置には言及していない。しかし、図４に
示すように各面を規定する頂点の配列を含む面構成情報
の特定の面に対応する部分を、その面に対応する原画像
データ３０の部分と同一のメモリブロックに格納すれ
ば、モデルデータ３１へのアクセス時のメモリアクセス
の競合の頻度を減少させることができる。また、各頂点
の座標を含む頂点構成情報に関しても同様であり、頂点
構成情報の特定の面に対応する部分を、できるだけそ、
の面に対応する原画像データ３０の部分と同一のメモリ
ブロックに格納することにより、メモリアクセス競合の
頻度を減少させることができる。これにより、より高速
な画像合成装置を実現することができる。

【００６５】なお、実施例１において、プロセッサ部１
０から見たアービタ部１２のアドレス空間を１６ビット
としているが、１６ビット以外のアドレス空間であって
も同様の効果を得ることができる。また、実施例２にお
いて、個々のメモリブロックは２５６ワードのアドレス
空間を持つものとしたが、２５６ワード以外であっても
同様の効果を得ることができる。

【００６６】なお、実施例１〜４では、対象物が多角形
の面によって構成される場合を説明した。しかし、対象
物の複数の面のそれぞれが多角形である必要はなく、複
数の面の画像の合成を複数のプロセッサによって分担し
て行うものであれば、上記実施例１〜４で述べた効果と
同様の効果を得ることができる。

【００６７】また、実施例１〜４のいずれにおいても、
メモリ部１１とアービタ部１２とを１つのＬＳＩによっ
て実装すれば、画像合成装置全体の小型化につながり、
その結果、コストをさらに低減することができる。

【００６８】

【発明の効果】以上説明したように、本発明の画像合成
装置では、複数のプロセッサから見て、原画像データが
存在するメモリ空間と等価なメモリ空間に合成画像デー
タを書き込む。このため、生成された合成画像データを
さらに原画像データとして用いて別の合成画像データを
生成する場合でも、どのプロセッサからでもアクセスが
可能となり、結果として従来のマルチプロセッサ構成の
画像合成装置よりも高速な画像合成を行うことができ
る。また、各データの複数のコピーを重複して格納して
おく必要が無くなるため、メモリ容量を少なくすること
ができる。

【００６９】また、原画像データ及び合成画像データを
２次元座標空間上で分割して得られる矩形領域のそれぞ
れを、アドレスインターリーブさせたメモリブロックの
１つに割り付けている。これにより、１つのプロセッサ
が、割り当てられた１つの面の画像を合成する際にアク
セスするメモリブロックの数を減らすことができる。さ
らに、画像を合成する面の順序を制御して、原画像デー
タの対応する部分が異なるメモリブロックに存在するよ
うな面の画像を同時に合成することにより、守りアクセ
スの競合を低減させることができる。

【００７０】メモリ部をＤＲＡＭで構成する場合には、
メモリブロックのそれぞれを１つのメモリセルアレイに
割り当て、さらに矩形領域をさらに細かく分割して得ら
れる小矩形領域を１つの列に割り当てる。これにより、
さらに高速な画像合成が可能となる。

【図面の簡単な説明】

【図１】本発明の画像合成装置の第１の実施例の構成を
示すブロック図である。

【図２】第１の実施例におけるアドレスインターリーブ
によるアドレス配置を示す図である。

【図３】第１の実施例におけるメモリ部でのデータ配置
を示す図である。

【図４】モデルデータの構成を示す図である。

【図５】第１の実施例における合成画像データの配置を
説明する図である。

【図６】第２の実施例におけるアドレスインターリーブ
によるアドレス配置を示す図である。

【図７】ＤＲＡＭの１つのメモリセルアレイの構成を示
すブロック図である。

【図８】第３の実施例におけるアドレスインターリーブ
によるアドレス配置を示す図である。

【図９】第４の実施例におけるアドレスインターリーブ
によるアドレス配置を示す図である。

【図１０】従来の画像合成装置の構成を示すブロック図
である。

【図１１】画像を合成する面の順序を制御する第一の方
法の流れを示すフローチャートである。

【図１２】画像を合成する面の順序を制御する第二の方
法の流れの主要部を示すフローチャートである。

【符号の説明】

１０プロセッサ部１０ａ、１０ｂプロセッサ１１メモリ部１１ａ、１１ｂメモリブロック１２アービタ部１３プロセッサバス１４メモリバス３０原画像データ３１モデルデータ３２レンダリングデータ３３、３３ａ、３３ｂ合成画像データ７０セルアレイ７１行アドレス７２列アドレス１００ａ、１００ｂプロセッサ１０１ａ、１０１ｂバス１０２ａ、１０２ｂローカルメモリ１０３ａ、１０３ｂフレームメモリ１０４画像バス

フロントページの続き (72)発明者浜田正宏大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の面を有する対象物の３次元構造を
定義する情報を含むモデルデータと、該複数の面に属す
る画素の値を表す原画像データと、該原画像データ及び
該モデルデータを用いて合成された３次元画像を２次元
画像に変換するためのレンダリングデータとを用いて、
画像を合成する画像合成装置であって、所定のアドレス単位で複数のメモリブロックに分割され
ているメモリ手段であって、該モデルデータ、該原画像
データ、該レンダリングデータ、及び合成された２次元
画像を表す合成画像データを格納するメモリ手段と、アドレス空間を有するアービタ部であって、該アドレス
空間において連続するアドレスは、異なるメモリブロッ
クに割り当てられており、それにより該複数のメモリブ
ロックのアドレスがインターリーブされているアービタ
部と、該対象物の該複数の面のうちの異なる面の画像をそれぞ
れが合成する複数のプロセッサ部であって、該複数のプ
ロセッサ部のそれぞれは、該アービタ部を介して該メモ
リ手段にアクセスし、該複数の面のうちの特定の面に対
応する該モデルデータの部分、該原画像データのうちの
該特定の面に対応する部分、及び該レンダリングデータ
のうちの該特定の面に対応する部分に基づいて該特定の
面の画像を合成する複数のプロセッサ手段と、を備えて
おり、該原画像データ及び該合成画像データのそれぞれは、２
次元座標空間上で複数の矩形領域に分割されており、該
複数の矩形領域は、該複数のメモリブロックにそれぞれ
割り付けられている、画像合成装置。
【請求項２】前記３次元構造を定義する情報は、前記
複数の面を定義する情報の１次元配列であり、前記複数
のプロセッサは、該複数の面を定義する情報が並べられ
ている順に該複数の面の画像を合成し、それにより該複
数の面のうちの該複数のプロセッサの個数と同じ数の面
の画像を同時に合成し、前記画像合成装置は、原画像データのうちの該同時に合
成される面に対応する部分が同一のメモリブロックに格
納されているか否かを判別し、該同時に合成される面に
対応する部分が該同一のメモリブロックに格納されてい
るときには、該複数の面を定義する情報の配列を変更す
る手段をさらに備えている、請求項１に記載の画像合成
装置。
【請求項３】前記複数のプロセッサは、前記複数の面
のうちの該複数のプロセッサの個数と同じ数の面の画像
を同時に合成し、前記複数の矩形領域は、第１の方向に
おいて距離ｕλ毎、または第２の方向において距離ｖλ
毎に同じメモリブロックに割り付けられており、前記画像合成装置は、前記原画像データのうちの任意の１つの面に対応する部
分の該第１の方向の大きさはｕλよりも小さく、該第２
の方向の大きさはｖλよりも十分に小さくなるように、
該原画像データが前記メモリ部に格納される前に該原画
像データの構成を変更する手段と、該同時に合成される面に対応する原画像データの部分が
異なるメモリブロックに存在するように、該同時に合成
される面を選択する手段と、をさらに備えている、請求
項１に記載の合成画像装置。
【請求項４】前記メモリ手段はＤＲＡＭを有してお
り、前記複数のメモリブロックのそれぞれは、該ＤＲＡ
Ｍの１つのメモリセルアレイであり、前記複数の矩形領
域のそれぞれはさらに複数の小矩形領域に分割されてお
り、該複数の小矩形領域は、該メモリセルアレイ内の複
数の列アドレスにそれぞれ割り付けられている、請求項
１、２または３に記載の画像合成装置。
【請求項５】前記メモリ手段はＤＲＡＭを有してお
り、前記複数のメモリブロックのそれぞれは、該ＤＲＡ
Ｍの１つのメモリセルアレイであり、前記複数の矩形領
域のそれぞれはさらに複数の小矩形領域に分割されてお
り、該複数の小矩形領域のそれぞれは、該メモリセルア
レイ内の１つの列アドレスに割り付けられており、かつ
隣接する小矩形領域が互いに異なるメモリセルアレイに
対応するように割り付けられている、請求項１に記載の
画像合成装置。
【請求項６】前記モデルデータのうちの前記特定の面
に対応する部分は、前記原画像データのうちの該特定の
面に対応する部分と同一のメモリブロックに格納されて
いる、請求項１〜５のいずれか１つに記載の画像合成装
置。
【請求項７】前記メモリ手段及び前記アービタ部は、
単一のＬＳＩによって実装されている、請求項１〜６の
いずれか１つに記載の画像合成装置。