JP2003186740A

JP2003186740A - メモリ制御装置、及びメモリ制御方法

Info

Publication number: JP2003186740A
Application number: JP2001385399A
Authority: JP
Inventors: Toshiyuki Ochiai; 利之落合
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-12-19
Filing date: 2001-12-19
Publication date: 2003-07-04

Abstract

(57)【要約】（修正有）【課題】ＭＰＥＧなどで圧縮された画像データをデコ
ードするビデオデコードシステムにおいて、少ないハー
ドウェア量で、ＤＲＡＭのプリチャージによるオーバー
ヘッドを完全に隠蔽できるメモリ制御装置を提供する。【解決手段】アクセス分割手段Ａ１０４〜Ｃ１０６に
おいて、アクセス要求を縦方向１ピクセル横方向１６ピ
クセル毎に分割し、アドレス変換手段１０８において、
上記アクセス要求の論理アドレスを、横方向に１６ピク
セル、縦方向に２ライン毎に、バンク０とバンク１とが
交互に変わるようにアドレス変換を行い、アドレス変換
後のアクセス要求を、アクセス要求バッファＡ１０９，
Ｂ１１０に格納し、アクセス順序制御手段１１１におい
て、該アクセス要求バッファＡ１０９，Ｂ１１０に格納
されたアドレス要求のうち、記憶しておいた前回アクセ
スしたバンク番号と異なるバンク番号のアクセス要求を
最初に選択して、メモリサブシステム１１２に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Dynamic Random A
ccess Memory（以下、「DRAM」と略する。）を使用した
メモリ制御装置、及びメモリ制御方法に関し、特に、Ｍ
ＰＥＧなどで圧縮された画像データをデコードして表示
するビデオデコードシステムにおけるメモリ制御装置、
及びメモリ制御方法に関する。

【０００２】

【従来の技術】ＤＲＡＭを使用したメモリサブシステム
を、複数個のプロセスまたは複数個のプロセッサで共有
してアクセスを行う場合、そのＤＲＡＭへのアクセス時
間を短縮する方法として、例えば、現在、シンクロナス
ＤＲＡＭや、Rambus DRAMに採用されているように、主
記憶部の内部を多重バンク構成にし、バンクを切替えな
がらアクセスすることで、見かけ上のＤＲＡＭへのアク
セス時間、すなわちプリチャージによるオーバヘッドを
減少させる方法がある。

【０００３】しかし、上記方法においては、プロセッサ
から主記憶部へのアクセス要求が、常に、該主記憶部内
部の異なるバンクに対して行われるとは限られず、例え
ば、アクセス要求が、主記憶部の同一バンクの異なるロ
ウアドレスに対して連続する場合もあり、この場合に
は、依然として主記憶部に対するプリチャージのオーバ
ーヘッドが発生してしまうこととなる。

【０００４】これを回避するため、特開平１０−２２８
４１７号公報に、プロセッサとメモリサブシステムの間
にリクエスト再順序付けユニットを設け、複数個のプロ
セッサからのアクセス要求が、同一バンクの異なるロウ
アドレスに対して連続して発生しないように再順序付け
する方法が開示されている。

【０００５】以下、図１０及び図１１を用いて、この方
法を用いたメモリ制御装置について説明する。図１０
は、従来のメモリ制御装置を使用したデータ処理システ
ムのブロック図である。

【０００６】まず、データ処理システム９０１の構成に
ついて説明する。上記データ処理システム９０１は、４
個のプロセッサを備えており、これらのプロセッサＰ₁
９０３〜Ｐ₄９０６は、プロセッサバス９１３及びメモ
リバス９１５により、リクエスト再順序付けユニット９
１４を介して、メモリサブシステム９１６に接続されて
いる。

【０００７】次に、その動作について説明すると、ま
ず、プロセッサＰ₁９０３〜Ｐ₄９０６は、メモリサブシ
ステム９１６に対するリクエストを発生させ、該リクエ
ストを、リクエスト再順序付けユニット９１４が、プロ
セッサバス９１３を介して受け入れる。そして、上記リ
クエスト再順序付けユニット９１４が、上記プロセッサ
Ｐ₁９０３〜Ｐ₄９０６からのリクエストを、同一バンク
で且つ異なるロウアドレスのアクセスが連続しないよう
にその順序を入れ換えて、メモリサブシステム９１６に
出力することで、該メモリサブシステム９１６内のＤＲ
ＡＭなどの主記憶部のプリチャージ時間を隠蔽して、オ
ーバーヘッドが発生しないようするものである。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御装置を使用したデータ処理システム９０
１においては、一般的に、上記各プロセッサＰ₁９０３
〜Ｐ₄９０６から、上記メモリサブシステム９１６に対
して発生するリクエストのアドレスがランダムであるた
め、局所的に、どうしても同一バンクで且つ異なるロウ
アドレスへのアクセスが連続して複数発生する場合があ
りうる。

【０００９】従来装置において、上記同一バンクで且つ
異なるロウアドレスのアクセスへの連続発生を回避する
ためには、上記リクエスト再順序付けユニット９１４で
保持できるアクセス要求の数をなるべく多くして、リク
エスト順序の入れ換えの範囲を広げる必要があるが、こ
のように構成した場合、回路規模が大きくなっていしま
うし、また、最悪の場合、つまり、その１つ前のアクセ
ス要求と同一バンクで且つ異なるロウアドレスのアクセ
ス要求が、上記リクエスト再順序付けユニット９１４で
保持できるアクセス要求の数発生した後、異なるバンク
へのアクセス要求が発生するような場合、上記メモリサ
ブシステム９１６は、その保持できるアクセス要求の数
分のアクセスを受け付けた後に、まず最後に発生した異
なるバンクへのアクセス要求を実行してから、最初に発
生したアクセス要求が実行されることになるため、プロ
セッサから見たメモリアクセス時のレイテンシが大きく
なってしまう。

【００１０】また、ＭＰＥＧなどで圧縮された画像デー
タをデコードするビデオデコードシステムにおいては、
シーケンシャルなアクセスがほとんどであるが、デコー
ドする際の参照画像データを保持するフレームメモリに
対するアクセスは、ビデオ出力処理のためのライン単位
のアクセスと、動き補償処理のための矩形領域のアクセ
スとが混在するものとなる。

【００１１】例えば、上述したビデオデコードシステム
において、上記フレームメモリとして、２バンク構成の
ＤＲＡＭを使用し、該ＤＲＡＭ内において、図１１に示
すような、横方向に３２ピクセル毎にバンクが交互に変
わり、縦方向に１６ピクセル毎にバンクが交互に変わる
ようなアドレスマッピングを行ったとする。なお、図１
１は、従来のメモリ制御装置を使用したデータ処理シス
テムの画像データのアドレスマッピングを示す図であ
り、図中のＢの後の数字はバンク番号を示しており、Ｒ
の後の数字はロウ番号を示している。

【００１２】そして、このとき、図１１のの領域のラ
イン単位のアクセスの直後に、の領域の矩形領域のア
クセスが発生した場合、図１１に示すように、の領域
のアクセスの最後がバンク１ロウ１(B1R1)へのアクセス
で、の領域のアクセスが全てバンク１ロウ０(B1R0)へ
のアクセスであるため、上記リクエスト再順序付けユニ
ット９１４により、の領域のアクセスの後に、の領
域のいずれのアクセスを最初に持ってくるようにその順
序を入れ換えても、同一バンクで且つ異なるロウアドレ
スへのアクセスが連続することになり、ＤＲＡＭへのプ
リチャージによるオーバーヘッドが発生してしまう。

【００１３】これを回避するには、上記リクエスト再順
序付けユニット９１４で保持できるアクセス要求の数を
１６バイトに換算して９個以上とする必要があるが、こ
の９個というアクセス要求の数は、バンク１のみの矩形
領域であるの領域へのアクセスの後に、バンク０への
アクセス要求が発生すると仮定した場合の話であって、
当然、の領域のアクセスの後に、さらに、バンク１の
みの矩形領域へのアクセス要求が発生することもありう
るため、全ての場合を想定すると、同一バンクで且つ異
なるロウアドレスへの連続アクセスを完全に回避して、
ＤＲＡＭへのプリチャージによるオーバーヘッドをなく
すことは不可能である。

【００１４】本発明は、上記課題に鑑みてなされたもの
であり、ＭＥＰＧなどで圧縮された画像データをデコー
ドするビデオデコードシステムにおいて、いかなる場合
においても、ＤＲＡＭのプリチャージによるオーバーヘ
ッドを完全に隠蔽でき、また、それを小規模なハードウ
ェアで実現することのできるメモリ制御装置、及びメモ
リ制御方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１に記載のメモリ制御装置は、画像
データを格納している、ｍバンク構成（ｍ；ｍ≧２の自
然数）のフレームメモリへの書き込み、及び上記フレー
ムメモリからの読みだしを制御するメモリ制御装置にお
いて、特定の連続領域へのアクセス要求を、縦方向１ピ
クセル横方向ｎピクセル（ｎ；ｎ≧１の自然数）を１単
位とする単位アクセス要求に分割するアクセス分割手段
と、上記単位アクセス要求の、論理アドレスの横軸の座
標値のｎピクセル、縦軸の座標値の２ピクセル毎に、物
理アドレスのバンク番号が変化するように、該単位アク
セス要求の論理アドレスを物理アドレスにアドレス変換
するアドレス変換手段と、上記単位アクセス要求の物理
アドレスを、順に、２つ格納する第１の単位アクセス要
求格納手段と、前回アクセスした単位アクセス要求の物
理アドレスのバンク番号を保持し、該バンク番号と、上
記第１の単位アクセス要求格納手段に格納されている、
２つの単位アクセス要求の物理アドレスのバンク番号と
を比較し、該２つの単位アクセス要求のうち、上記前回
アクセスした単位アクセス要求のバンク番号と異なるバ
ンク番号の単位アクセス要求を最初に実行するように、
アクセス順序を決定するアクセス順序制御手段とを備え
るものである。

【００１６】本発明の請求項２に記載のメモリ制御装置
は、請求項１に記載のメモリ制御装置において、上記ア
クセス分割手段は、上記アクセス要求が縦方向に１ライ
ンのアクセス要求である場合、該アクセス要求を、横方
向ｎピクセル毎に分割して、上記単位アクセス要求と
し、上記アクセス要求が縦方向に複数ラインからなる矩
形領域に対するアクセス要求である場合、該アクセス要
求を、偶数ラインのアクセス要求と奇数ラインのアクセ
ス要求とに分割した後、該奇数ラインのアクセス要求、
及び偶数ラインのアクセス要求毎に、横方向ｎピクセル
毎に分割して、上記単位アクセス要求とするものであ
る。

【００１７】本発明の請求項３に記載のメモリ制御装置
は、請求項１に記載のメモリ制御装置において、上記ア
ドレス変換手段から出力される、ｎバイト以下の単発の
アクセス要求の物理アドレスを格納する第２の単位アク
セス要求格納手段を備えるものである。

【００１８】本発明の請求項４に記載のメモリ制御装置
は、請求項１に記載のメモリ制御装置において、上記ア
クセス分割手段を、複数備え、該複数のアクセス分割手
段において分割された上記単位アクセス要求を、異なる
上記各アクセス分割手段から、該各アクセス分割手段毎
に、あらかじめ定められた一定データ長ずつ入力して上
記アドレス変換手段へ出力する、アービトレーション手
段を備えるものである。

【００１９】本発明の請求項５に記載のメモリ制御装置
は、請求項１に記載のメモリ制御装置において、当該メ
モリ制御装置は、上記画像データ以外のデータを格納し
ているメモリに対する書き込み、及び読み出しをも制御
するものであり、上記アドレス変換手段は、上記画像デ
ータ以外のデータを格納しているメモリに対して、ｎバ
イト毎に物理アドレスのバンク番号が変化するよう、該
メモリに対するアクセス要求の論理アドレスを物理アド
レスにアドレス変換するものである。

【００２０】本発明の請求項６に記載のメモリ制御方法
は、画像データを格納している、ｍバンク構成（ｍ；ｍ
≧２の自然数）のフレームメモリへの書き込み、及び上
記フレームメモリからの読み出しを制御するメモリ制御
方法において、特定の連続した領域へのアクセス要求
を、縦方向１ピクセル横方向ｎピクセル（ｎ；ｎ≧１の
自然数）を１単位とする単位アクセス要求に分割するア
クセス分割ステップと、上記単位アクセス要求の、論理
アドレスの横軸の座標値のｎピクセル、縦軸の座標軸２
ピクセル毎に、物理アドレスのバンク番号が変化するよ
うに、該単位アクセス要求の論理アドレスを物理アドレ
スにアドレス変換するアドレス変換ステップと、上記単
位アクセス要求の物理アドレスを、第１の単位アクセス
要求格納手段に、順次、２つ格納する単位アクセス要求
格納ステップと、前回アクセスした単位アクセス要求の
物理アドレスのバンク番号を保持し、該バンク番号と、
上記第１の単位アクセス要求格納手段に保持されてい
る、２つの単位アクセス要求の物理アドレスのバンク番
号とを比較し、該２つの単位アクセス要求のうち、上記
前回アクセスした単位アクセス要求のバンク番号と異な
るバンク番号の単位アクセス要求を最初に実行するよう
に、アクセス順序を決定するアクセス順序制御ステップ
とを有するものである。

【００２１】本発明の請求項７に記載のメモリ制御方法
は、請求項６に記載のメモリ制御方法において、上記ア
クセス分割ステップは、上記アクセス要求が縦方向に１
ラインのアクセス要求である場合、該アクセス要求を、
横方向ｎピクセル毎に分割して、上記単位アクセス要求
とし、上記アクセス要求が縦方向に複数ラインからなる
矩形領域に対するアクセス要求である場合、該アクセス
要求を、偶数ラインのアクセス要求と奇数ラインのアク
セス要求とに分割した後、該奇数ラインのアクセス要
求、及び偶数ラインのアクセス要求毎に、横方向ｎピク
セル毎に分割して、上記単位アクセス要求とするもので
ある。

【００２２】本発明の請求項８に記載のメモリ制御方法
は、請求項６に記載のメモリ制御方法において、上記単
位アクセス要求格納ステップは、上記アクセス要求が、
上記特定の連続した領域へのアクセス要求の場合、上記
単位アクセス要求の物理アドレスを上記第１の単位アク
セス要求格納手段に、順次、２つ格納し、上記アクセス
要求が、ｎバイト以下の単発のアクセス要求の場合、該
単発のアクセス要求の物理アドレスを、第２の単位アク
セス要求格納手段に格納するものであり、上記アクセス
順序制御ステップは、前回アクセスした上記単位アクセ
ス要求の物理アドレスのバンク番号を保持し、該前回ア
クセスした単位アクセス要求のバンク番号と、上記第１
の単位アクセス要求格納手段に格納されている上記２つ
の単位アクセス要求、及び上記第２の単位アクセス要求
格納手段に格納されている上記単発のアクセス要求のバ
ンク番号とを比較し、該２つの単位アクセス要求、及び
単発のアクセス要求のうち、上記前回アクセスした単位
アクセス要求のバンク番号と異なるバンク番号の単位ア
クセス要求を最初に実行するように、アクセス順序を決
定するものである。

【００２３】本発明の請求項９に記載のメモリ制御方法
は、請求項６に記載のメモリ制御方法において、上記ア
クセス分割ステップは、上記アクセス要求が複数同時に
存在する場合、該複数のアクセス要求を、各々、上記単
位アクセス要求に並行して分割するものであり、上記ア
クセス分割ステップにおいて、上記複数のアクセス要求
の各々を分割して得られた上記単位アクセス要求の各々
を、該複数のアクセス要求毎に、あらかじめ定められた
一定のデータ長ずつ出力するアービトレーションステッ
プを有するものである。

【００２４】本発明の請求項１０に記載のメモリ制御方
法は、請求項６に記載のメモリ制御方法において、当該
メモリ制御方法は、上記画像データ以外のデータを格納
しているメモリに対する書き込み、及び読み出しをも制
御するものであり、上記アドレス変換ステップは、上記
画像データ以外のデータを格納しているメモリに対し
て、ｎバイト毎に物理アドレスのバンク番号が変化する
よう、該メモリに対するアクセス要求の論理アドレスを
物理アドレスにアドレス変換するものである。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を参照して説明する。（実施の形態１）以下、本発明の実施の形態１につい
て、図１〜図５を用いて説明する。図１は、本発明の実
施の形態１におけるメモリ制御装置の構成を示す図であ
り、図２は、本実施の形態１のメモリ制御装置におけ
る、画像データのアドレスマッピングを示す図である。
また、図３〜図５は、本実施の形態１におけるメモリ制
御装置での、ライン単位アクセス時（図３）、矩形領域
領域のフィールドアクセス時（図４）、矩形領域のフレ
ームアクセス時（図５）それぞれにおける、アクセス要
求の分割方法を示す図である。

【００２６】まず、図１を用いて、本実施の形態１にお
けるメモリ制御装置１００の構成について説明する。本
実施の形態１では、プロセッサＰ₁１０１〜Ｐ₃１０３の
３つのプロセッサが、メモリサブシステム１１２に対し
てアクセスを行うものとする。

【００２７】図において、本実施の形態１のメモリ制御
装置１００は、アクセス分割手段Ａ１０４〜Ｃ１０６
と、アービトレーション手段１０７と、アドレス変換手
段１０８と、アクセス要求バッファＡ１０９と、アクセ
ス要求バッファＢ１１０と、アクセス順序制御手段１１
１とを備えるものである。

【００２８】アクセス分割手段Ａ１０４は、プロセッサ
Ｐ₁１０１からのアクセス要求を１６バイト単位に分割
するものであり、図３に示すような、ライン単位のアク
セスの場合には、先頭から順に１６バイトずつ分割し、
また、図４に示すような、矩形領域のフィールドアクセ
ス（１ライン飛ばしのアクセス）の場合には、上から順
に１ライン（１６バイト）ずつ分割し、また、図５に示
すような、矩形領域のフレームアクセス（連続ラインア
クセス）の場合には、最初に奇数ラインを上から順に１
ライン（１６バイト）ずつ分割していき、次に偶数ライ
ンを上から順に１ライン（１６バイト）ずつ分割してい
くものである。

【００２９】また、アクセス分割手段Ｂ１０５、及びア
クセス分割手段Ｃ１０６については、プロセッサＰ₂１
０２、及びプロセッサＰ₃１０３からのアクセス要求を
１６バイト単位に分割するものであり、そのアクセス要
求の分割方法は、上述したアクセス分割手段Ａ１０４と
同じである。

【００３０】アービトレーション手段１０７は、プロセ
ッサＰ₁１０１〜プロセッサＰ₃１０３の各々が、上記ア
クセス分割手段Ａ１０４〜Ｃ１０６から出力される、分
割された１６バイト単位のアクセス要求を、あらかじめ
設定された比率で、メモリサブシステム１１２にアクセ
スできるようにアービトレーションを行って、アドレス
変換手段１０８へ出力するものである。なお、上記３つ
のアクセス分割手段Ａ１０４〜Ｃ１０６からアクセス要
求を入力する際には、１つのアクセス分割手段から、ア
クセス要求を最低３２バイト分は連続して選択するもの
とする。

【００３１】そして、アドレス変換手段１０８は、論理
アドレス（画像データの横軸、縦軸の座標値）を、物理
アドレス（バンク,ロウ,カラム）に変換するものであ
り、メモリとして２バンク構成のＤＲＡＭを使用した場
合、図２に示すように、横方向には１６ピクセル（１６
バイト）単位でバンク０とバンク１とが交互に変わり、
縦方向には２ライン単位でバンク０とバンク１とが交互
に変わるようにアドレス変換を行う。なお、図２におい
て、Ｂの後の数字はバンク番号、Ｒの後の数字はロウ番
号を示す。

【００３２】また、アクセス要求バッファＡ１０９、及
びアクセス要求バッファＢ１１０は、上記アドレス変換
手段１０８から入力された１６バイト単位のアクセス要
求を格納するバッファであり、上記アクセス順序制御手
段１１１は、前回アクセスしたアクセス要求のバンク番
号を内部に記憶しておき、アクセス要求バッファＡ１０
９及びアクセス要求バッファＢ１１０に格納されたアク
セス要求のうち、記憶しておいた上記前回アクセスした
アクセス要求のバンク番号と異なるバンク番号のアクセ
ス要求を最初に選択して、メモリサブシステム１１２に
出力した後、もう一方のアクセス要求を選択して、メモ
リサブシステム１１２に出力するものである。

【００３３】次に、以上のように構成された、本実施の
形態１におけるメモリ制御装置１００の動作について、
具体例を用いて説明する。ここでは、プロセッサＰ₁１
０１が、図２のの領域(a1〜a4)のアクセス要求をし、
プロセッサＰ₂１０２が、図２のの領域(b1〜b8)のア
クセス要求をした場合のメモリ制御装置１００の動作を
具体例とし、図６のタイミングチャートを参照しながら
説明する。

【００３４】図６は、本実施の形態１における、メモリ
制御装置の動作時のタイミングチャートを示す図であ
る。まず、プロセッサＰ₁１０１によりアクセス要求さ
れた図２のの領域は、アクセス分割手段Ａ１０４によ
って、"ａ１", "ａ２", "ａ３", "ａ４"の順に４つに分
割される。この４つに分割された"ａ１", "ａ２", "ａ
３", "ａ４"それぞれは、１６バイトである。

【００３５】そして、図６中のサイクル１〜サイクル４
において、"ａ１", "ａ２", "ａ３", "ａ４"の出力は、
アービトレーション手段１０７及びアドレス変換手段１
０８を経て、アクセス要求バッファＡ１０９及びアクセ
ス要求バッファＢ１１０へ入力される。詳細に説明する
と、サイクル２で、"ａ１"がアクセス要求バッファＡ１
０９に格納され、サイクル３で、"ａ２"がアクセス要求
バッファＢ１１０に格納される。

【００３６】そして、サイクル３では、アクセス順序制
御手段１１１において、アクセス要求バッファＡ１０９
の出力"ａ１"とアクセス要求バッファＢ１１０の出力"
ａ２"とのうち、どちらか一方が選択され、メモリサブ
システム１１２に対して出力される。

【００３７】ここで、前回のアクセスがバンク１に対す
るアクセスであったとすると、アクセス順序制御手段１
１１は、前回のアクセスのバンクと異なるバンクへのア
クセス、つまりバンク０へのアクセスである、アクセス
要求バッファＡ１０９の出力"ａ１"を選択する。

【００３８】そして、サイクル４では、アクセス順序制
御手段１１１が、残ったもう一方のアクセス要求バッフ
ァＢ１１０の出力"ａ２"を選択し、メモリサブシステム
１１２に対して出力すると同時に、"ａ３"が、アクセス
要求バッファＡ１０９に格納される。

【００３９】そしてサイクル５では、"ａ４"が、アクセ
ス要求バッファＢ１１０に格納され、それと同時に、上
述と同様にして、アクセス順序制御手段１１１が、アク
セス要求バッファＡ１０９の出力"ａ３"とアクセス要求
バッファＢ１１０の出力"ａ４"とのうちのどちらか一方
を、記憶しておいた前回のバンク番号（ここでは"ａ２"
のバンク番号）と比較することにより選択し、サイクル
５では"ａ３"を、サイクル６では"ａ４"を、メモリサブ
システム１１２に対して出力する。

【００４０】次に、図６中のサイクル５〜サイクル１２
において、アクセス分割手段Ｂ１０５によって、図２の
の領域は、"ｂ１"，"ｂ３"，"ｂ５"，"ｂ７"，"ｂ
２"，"ｂ４"，"ｂ６"，"ｂ８"の順に８つに分割され
る。このの領域が、上述したような順で分割されるの
は、の領域が矩形領域のフレームアクセス（連続ライ
ンアクセス）であるため、図５に示したように、アクセ
ス分割手段Ｂ１０５が、最初に奇数ラインを上から順に
１ライン（１６バイト）ずつ分割していき、次に偶数ラ
インを上から順に１ライン（１６バイト）ずつ分割して
いくからである。そして、このアクセス分割手段Ｂ１０
５からの出力は、アービトレーション手段１０７及びア
ドレス変換手段１０８を経て、アクセス要求バッファＡ
１０９、及びアクセス要求バッファＢ１１０へ入力され
る。

【００４１】詳細に説明すると、サイクル６で、"ｂ１"
がアクセス要求バッファＡ１０９に格納され、サイクル
７で、"ｂ３"がアクセス要求バッファＢ１１０に格納さ
れる。そして、サイクル７では、アクセス順序制御手段
１１１が、アクセス要求バッファＡ１０９の出力"ｂ１"
とアクセス要求バッファＢ１１０の出力"ｂ３"とのう
ち、どちらか一方を選択して、メモリサブシステム１１
２に対して出力する。

【００４２】ここでは、前回のアクセスである"ａ４"
が、バンク１に対するアクセスであるので、アクセス順
序制御手段１１１は、その前回のアクセスのバンク１と
異なるバンク、つまりバンク０へのアクセスである、ア
クセス要求バッファＢ１１０の出力"ｂ３"を選択する。

【００４３】そして、サイクル８では、アクセス順序制
御手段１１１が、残ったもう一方のアクセス要求バッフ
ァＡ１０９の出力"ｂ１"を選択して、メモリサブシステ
ム１１２に対して出力すると同時に、"ｂ５"が、アクセ
ス要求バッファＡ１０９に格納され、サイクル９で、"
ｂ７"が、アクセス要求バッファＢ１１０に格納され
る。

【００４４】そして、上述と同様にして、図６中のサイ
クル９〜サイクル１４において、アクセス順序制御手段
１１１が、"ｂ７","ｂ５","ｂ４","ｂ２","ｂ８","ｂ
６"の順に、アクセス要求バッファＡ１０９及びアクセ
ス要求バッファＢ１１０から、上記メモリサブシステム
１１２に対して出力される。

【００４５】このようにすることによって、メモリサブ
システム１１２に対するアクセス要求を、完全に、バン
ク０とバンク１とが交互になるように、アクセス順序制
御手段１１１においてアクセス順序を制御することがで
き、メモリであるＤＲＡＭへのプリチャージによるオー
バヘッドを隠蔽することができる。

【００４６】以上のように、本実施の形態１によれば、
アドレス変換手段１０８によって、横方向には１６ピク
セル（１６バイト）単位で、バンク０とバンク１とが交
互に変わり、縦方向には２ライン単位で、バンク０とバ
ンク１とが交互に変わるようにアドレス変換を行い、プ
ロセッサＰ₁〜Ｐ₃からのアクセス要求を、アクセス分割
手段Ａ１０４〜Ｃ１０６によって、１６バイト単位でバ
ンク０とバンク１とが交互となるような順序で分割し、
アクセス順序制御手段１１１に記憶しておいた前回アク
セスしたアクセス要求のバンク番号を、アクセス要求バ
ッファＡ１０９及びアクセス要求バッファＢ１１０に格
納されている１６バイト単位のアクセス要求のバンク番
号と比較し、該前回アクセスしたアクセス要求のバンク
番号と異なるバンク番号のアクセス要求を格納している
アクセス要求バッファを最初に選択して、メモリサブシ
ステム１１２に出力するようにしたので、メモリサブシ
ステム１１２に対するアクセス要求を、完全にバンク０
とバンク１とが交互になるようにそのアクセス順序を制
御することができ、その結果、プリチャージによるオー
バヘッドを完全に隠蔽することができる。

【００４７】なお、上記実施の形態１では、プロセッサ
の数が３である場合について説明したが、プロセッサの
数はいくつでもよいものとし、プロセッサの数が増えた
場合は、それに対応してアクセス分割手段の数を増やす
ようにすればよい。一方、プロセッサが１つである場合
は、アクセス分割手段は１つでよく、アービトレーショ
ン手段１０７は必要ない。

【００４８】また、上記実施の形態１では、メモリとし
て、２バンク構成のＤＲＡＭを使用したが、２バンク以
上の任意のバンク数を有するＤＲＡＭでもよい。また、
上記実施の形態１では、メモリサブシステム１１２に対
するアクセス要求をプロセッサが行う場合について説明
したが、メモリサブシステム１１２に対するアクセス要
求をプロセッサ以外のＤＭＡコントローラなどの制御回
路が行うものであってもよい。

【００４９】また、上記実施の形態１では、横方向に１
６バイト単位で、バンク０とバンク１とが交互に変わる
ようなアドレス変換を行うようにしたが、これは、メモ
リとして、１６ビット幅、ＣＡＳレイテンシ＝３のＤＲ
ＡＭを使用した場合の例である。つまり、この１６ビッ
ト幅、ＣＡＳレイテンシ＝３のＤＲＡＭでは、プリチャ
ージに３サイクル、アクティベートに３サイクル必要で
あるため、同一バンクで且つ異なるロウアドレスへのア
クセスを連続して行った場合には、６サイクルのオーバ
ーヘッドが発生する。従って、このオーバーヘッドを隠
蔽するためには、同一バンクで且つ異なるロウアドレス
へのアクセスの間に６サイクル以上である他バンクへの
アクセスを挿入する必要がある。また、上記ＤＲＡＭで
は、１サイクルで２バイト（＝１６ビット）の転送を行
うため、２バイト×６サイクル＝１２バイトより、１回
のアクセスサイズは最低１２バイト以上である必要があ
る。よって、本実施の形態１では、以上の理由と、アド
レス変換手段１０８の回路構成を簡単にするために、２
のベキ乗である１６バイト単位で、バンク０とバンク１
とが交互に変わるようにしたものである。

【００５０】従って、上記アドレス変換手段１０８にお
いて、横方向に何バイト単位でバンク番号を変化させる
かについては、メモリとして使用するＤＲＡＭのＣＡＳ
レンテンシとビット幅とに応じて設定を変更する必要が
ある。

【００５１】また、上記実施の形態１では、アービトレ
ーション手段１０７が、１つのアクセス分割手段から、
最低３２バイト分は連続して選択するようにアービトレ
ーションを行うようにしたが、必ず３２バイト単位毎
で、異なるアクセス分割手段を選択するようにアービト
レーションを行うようにしても良い。このようにすれ
ば、例えば、プロセッサＰ₁が１０２４バイトの転送要
求をした後に、プロセッサＰ₂が３２バイトの転送要求
をした場合にも、プロセッサＰ₁の先頭の３２バイトの
転送が完了した後に、プロセッサＰ₂の３２バイトの転
送が実行される。すなわち、あるプロセッサが大きなサ
イズの転送を行った場合にも、別のプロセッサが要求し
た小さなサイズの転送のレイテンシが長くならない、と
いう効果を有する。

【００５２】また、上記実施の形態１では、当該メモリ
制御部１００が、画像データを格納しているメモリへの
画像データの書きこみ、及び該メモリからの画像データ
の読み出しを制御する場合に、該画像データに対して上
述したようなアドレス変換を行う処理について説明した
が、上記メモリ制御部１００が、画像データ以外を格納
するメモリに対するデータの書き込み、及び読み出しを
も制御する場合、上記画像データ以外のデータを格納し
ているメモリに対しては、アクセス要求の論理アドレス
を、１６バイト毎にその物理アドレスのバンク番号が変
化するように、該アクセス要求の論理アドレスから物理
アドレスにアドレス変換するようにしてもよい。

【００５３】（実施の形態２）以下、本発明の実施の形
態２について、図７〜図９を用いて説明する。上記実施
の形態１においては、プロセッサからのアクセス要求
が、上記アクセス分割手段により分割可能な最小単位
（実施の形態１においては１６バイト）以上のものであ
る場合について説明したが、本実施の形態２において
は、プロセッサからのアクセス要求に、上記最小単位以
下の単発のアクセス要求も混在する場合について説明す
る。

【００５４】図７は、本発明の実施の形態２におけるメ
モリ制御装置の構成を示す図であり、図８は、本実施の
形態２のメモリ制御装置における、画像データのアドレ
スマッピングを示す図である。まず、図７を用いて、本
実施の形態２におけるメモリ制御装置２００の構成につ
いて説明する。

【００５５】図において、本実施の形態２のメモリ制御
装置２００は、アクセス分割手段Ａ１０４〜Ｃ１０６
と、アービトレーション手段１０７と、アドレス変換手
段１０８と、アクセス要求バッファＡ１０９，Ｂ１１
０，Ｃ１２０と、アクセス順序制御手段１１１とを備え
るものであり、上記アクセス要求バッファＣ１２０を追
加した以外は、上記実施の形態１にかかるメモリ制御装
置１００の構成と全く同じである。

【００５６】ただし、本実施の形態２では、メモリとし
て、４バンク構成のＤＲＡＭを使用するものとし、アド
レス変換手段１０８は、図８に示すように、横方向には
１６ピクセル（１６バイト）単位でバンク番号がバンク
０、バンク１、バンク２、バンク３の順番に変わるよう
にアドレス変換を行い、縦方向には２ライン単位でバン
ク番号がバンク０、バンク１、バンク２、バンク３が順
番に変わるようにアドレス変換を行うものとする。な
お、図８においても図２と同様、Ｂの後の数字はバンク
番号、Ｒの後の数字はロウ番号を示す。

【００５７】また、アクセス要求バッファＣ１２０は、
アクセス要求バッファＡ１０９及びアクセス要求バッフ
ァＢ１１０と同じく、アドレス変換手段１０８から入力
された１６バイト分のアクセス要求を保持するバッファ
であるが、その使用方法を上記アクセス要求バッファＡ
１０９及びアクセス要求バッファＢ１１０とは異なるも
のとし、１６バイト以下の単発のアクセス要求を保持す
るものとする。

【００５８】つまり、例えば上記アクセス分割手段Ａ１
０４〜Ｃ１０６のいずれかから、１７バイト以上連続し
たアクセス要求が出力された場合には、アクセス要求バ
ッファＡ１０９あるいはアクセス要求バッファＢ１１０
に格納し、１６バイト以下のアクセス要求が出力された
場合には、アクセス要求バッファＣ１２０に格納するも
のとする。

【００５９】次に、以上のように構成された、本実施の
形態２におけるメモリ制御装置２００の動作について、
具体例を用いて説明する。ここでは、プロセッサＰ₁１
０１が、図８のの領域（ａ１〜ａ２）のアクセス要求
をし、プロセッサＰ₂１０２が、図８のの領域（ｂ
１）のアクセス要求をし、プロセッサＰ₃１０３が、図
８のの領域（ｃ１〜ｃ８）のアクセス要求をした場合
のメモリ制御装置の動作を具体例とし、図９のタイミン
グチャートを参照しながら説明する。

【００６０】図９は、本実施の形態２における、メモリ
制御装置の動作時のタイミングチャートを示す図であ
る。まず、プロセッサＰ₁１０１によりアクセス要求さ
れた図８のの領域は、アクセス分割手段Ａ１０４によ
って、"ａ１", "ａ２"の順に２つに分割される。この２
つに分割された"ａ１", "ａ２"それぞれは、１６バイト
である。そして、図９中のサイクル１〜サイクル２にお
いて、"ａ１", "ａ２"の出力は、アービトレーション手
段１０７及びアドレス変換手段１０８を経て、アクセス
要求バッファＡ１０９及びアクセス要求バッファＢ１１
０へ入力される。

【００６１】詳細に説明すると、サイクル２で、"ａ１"
がアクセス要求バッファＡ１０９に格納され、サイクル
３で、"ａ２"がアクセス要求バッファＢ１１０に格納さ
れる。そして、サイクル３では、アクセス順序制御手段
１１１において、アクセス要求バッファＡ１０９の出
力"ａ１"とアクセス要求バッファＢ１１０の出力"ａ２"
とのうち、どちらか一方が選択され、メモリサブシステ
ム１１２に対して出力される。

【００６２】ここで、前回のアクセスがバンク１に対す
るアクセスであったとすると、アクセス順序制御手段１
１１は、前回のアクセス要求のバンク番号と異なるバン
クへのアクセス、つまりバンク０へのアクセスである、
アクセス要求バッファＡ１０９の出力"ａ１"を選択す
る。

【００６３】そして、サイクル４では、アクセス順序制
御手段１１１が、残ったもう一方のアクセス要求バッフ
ァＢ１１０の出力"ａ２"を選択して、メモリサブシステ
ム１１２に対して出力する。

【００６４】次に、図９中のサイクル３において、アク
セス分割手段Ｂ１０５によって、図８のの領域からの
アクセス要求"ｂ１"が出力される。このの領域は、"
ｂ１"の１６バイトのみであるため、これ以上分割され
ることはない。そして、サイクル４にでは、アクセス分
割手段Ｂ１０５によって、"ｂ１"が１６バイト単発のア
クセス要求であるという属性情報を参照し、これによっ
て、"ｂ１"は、アクセス要求バッファＣ１２０に格納さ
れる。

【００６５】さらに、図９中のサイクル３〜サイクル１
１において、アクセス分割手段Ｃ１０６によって、図８
のの領域は、"ｃ１", "ｃ３", "ｃ５", "ｃ７", "ｃ
２","ｃ４", "ｃ６", "ｃ８"の順に８つに分割される。
このの領域が、上述したような順で分割されるのは、
の領域が矩形領域のフレームアクセス（連続ラインア
クセス）であるため、図５に示したように、アクセス分
割手段Ｃ１０６が、最初に奇数ラインを上から順に１ラ
イン（１６バイト）ずつ分割していき、次に偶数ライン
を上から順に１ライン（１６バイト）ずつ分割していく
からである。そして、このアクセス分割手段Ｃ１０６か
らの出力は、アービトレーション手段１０７、アドレス
変換手段１０８を経て、アクセス要求バッファＡ１０９
及びアクセス要求バッファＢ１１０へ入力される。

【００６６】詳細に説明すると、サイクル４で、"ｃ１"
がアクセス要求バッファＡ１０９に格納され、サイクル
５で、"ｃ３"がアクセス要求バッファＢ１１０に格納さ
れる。そして、サイクル５では、アクセス順序制御手段
１１１が、アクセス要求バッファＡ１０９の出力"ｃ１"
と、アクセス要求バッファＢ１１０の出力"ｃ３"と、ア
クセス要求バッファＣ１２０の出力"ｂ１"とのうちの、
いずれか１つを選択して、メモリサブシステム１１２に
対して出力する。

【００６７】ここでは、前回のアクセスである"ａ２"
が、バンク３に対するアクセスであるので、アクセス順
序制御手段１１１は、前回のアクセスのバンク３と異な
るバンクへのアクセス、つまりバンク３以外へのアクセ
スである、アクセス要求バッファＢ１１０の出力"ｃ３"
を選択する。そして、サイクル６では、アクセス順序制
御手段１１１が、次に、アクセス要求バッファＢ１１０
の出力"ｃ１"を選択する。

【００６８】これは、アクセス要求バッファＡ１０９と
アクセス要求バッファＢ１１０とがペアとなっているの
で、前サイクルでアクセス要求バッファＢ１１０が選択
されたため、本サイクルでは、ペアであるもう一方のア
クセス要求バッファＡ１０９を選択するというルールに
よる。そして、同様にして、サイクル７〜サイクル８で
は、"ｃ５","ｃ７"がこの順で、アクセス順序制御手段
１１１により選択される。

【００６９】そして、サイクル９において、アクセス順
序制御手段１１１が保持する、前サイクルのアクセスバ
ンクがバンク２であり、アクセス要求バッファＡ１０９
の出力"ｃ２"がバンク３、アクセス要求バッファＢ１１
０の出力"ｃ４"がバンク０、アクセス要求バッファＣ１
２０の出力"ｂ１"がバンク３であるため、いずれのアク
セス要求を選択しても、前サイクルとは同一バンクには
ならないが、この場合は、アクセス要求バッファＣ１２
０を優先するというルールにより、アクセス順序制御手
段１１１が、アクセス要求バッファＣ１２０の出力"ｂ
１"が選択される。

【００７０】以降、同様にして、サイクル１０〜サイク
ル１３では、"ｃ４","ｃ２","ｃ６","ｃ８"の順に、ア
クセス順序制御手段１１１によってアクセス要求が選択
され、メモリサブシステム１１２に対して出力してい
く。

【００７１】このようにすることによって、メモリサブ
システム１１２に対するアクセス要求を、完全に、同一
バンクへの連続アクセスがないように、上記アクセス順
序制御手段１１１でアクセス順序を制御することがで
き、メモリであるＤＲＡＭへのプリチャージによるオー
バヘッドを隠蔽することができる。

【００７２】以上のように、本発明の実施の形態２によ
れば、上記実施の形態１に係るメモリ制御装置の構成に
加え、プロセッサからの１６バイト以下の単発のアクセ
ス要求専用にアクセス要求バッファＣ１２０をさらに備
えるようにしたので、各プロセッサから１６バイト以下
のアクセス要求があった場合においても、同一バンクへ
のアクセスが連続する場合には、該当する１６バイト以
下のアクセス要求をアクセス要求バッファＣ１２０に一
時格納し、同一バンクへのアクセスが連続しない状態に
なってから、上記１６バイト以下のアクセスを実行する
ことにより、少量のハードウェア資源で、プリチャージ
によるオーバヘッドを完全に隠蔽することができる。

【００７３】なお、上記実施の形態２においても、プロ
セッサの数が３である場合について説明したが、プロセ
ッサの数はいくつでもよく、またプロセッサの数が増え
れば、それに対応してアクセス分割手段の数も増やすよ
うにすれば良い。

【００７４】また、上記実施の形態２では、メモリとし
て４バンク構成のＤＲＡＭを使用したが、上記メモリと
しては、３バンク以上の任意のバンク数を有するＤＲＡ
Ｍであればよい。

【００７５】また、上記実施の形態２では、メモリサブ
システム１１２に対するアクセス要求をプロセッサが行
う場合について説明したが、メモリサブシステム１１２
に対するアクセス要求をプロセッサ以外のＤＭＡコント
ローラなどの制御回路が行うものであっても良い。

【００７６】また、上記実施の形態２では、横方向に１
６バイト単位でバンクが変わるようなアドレス変換を行
うようにしたが、これは、メモリとして、１６ビット
幅、ＣＡＳレイテンシ＝３のＤＲＡＭを使用した場合の
例である。

【００７７】つまり、上記１６ビット幅、ＣＡＳレイテ
ンシ＝３のＤＲＡＭでは、プリチャージに３サイクル、
アクティベートに３サイクル必要であるため、同一バン
クで且つ異なるロウアドレスへのアクセスを連続して行
った場合には、６サイクルのオーバーヘッドが発生す
る。従って、このオーバーヘッドを隠蔽するためには、
同一バンクで且つ異なるロウアドレスへのアクセスの間
に６サイクル以上である他バンクへのアクセスを挿入す
る必要がある。また、上記ＤＲＡＭでは、１サイクルで
２バイト（＝１６ビット）の転送を行うため、２バイト
×６サイクル＝１２バイトより、１回のアクセスサイズ
は最低１２バイト以上である必要がある。よって、本実
施の形態２では、以上の理由と、アドレス変換手段１０
８の回路構成を簡単にするために、２のベキ乗である１
６バイト単位で、バンクが変わるようにしたものであ
る。

【００７８】従って、上記アドレス変換手段１０８にお
いて、横方向に何バイト単位でバンク番号を変化させる
かは、メモリとして使用するＤＲＡＭのＣＡＳレンテン
シとビット幅とに応じて設定を変更する必要がある。

【００７９】また、上記実施の形態２では、当該メモリ
制御部２００が、画像データを格納しているメモリへの
画像データの書きこみ、及び該メモリからの画像データ
の読み出しを制御する場合に、該画像データに対して上
述したようなアドレス変換を行う処理について説明した
が、上記メモリ制御部２００が、画像データ以外を格納
するメモリに対するデータの書き込み、及び読み出しを
も制御する場合、上記画像データ以外のデータを格納し
ているメモリに対しては、上記アドレス変換手段１０８
で、アクセス要求の論理アドレスを、１６バイト毎にそ
の物理アドレスのバンク番号が変化するように、該アク
セス要求の論理アドレスから物理アドレスにアドレス変
換するようにしてもよい。

【００８０】

【発明の効果】以上のように、本発明の請求項１に記載
のメモリ制御装置によれば、画像データを格納してい
る、ｍバンク構成（ｍ；ｍ≧２の自然数）のフレームメ
モリへの書き込み、及び上記フレームメモリからの読み
だしを制御するメモリ制御装置において、特定の連続領
域へのアクセス要求を、縦方向１ピクセル横方向ｎピク
セル（ｎ；ｎ≧１の自然数）を１単位とする単位アクセ
ス要求に分割するアクセス分割手段と、上記単位アクセ
ス要求の、論理アドレスの横軸の座標値のｎピクセル、
縦軸の座標値の２ピクセル毎に、物理アドレスのバンク
番号が変化するように、該単位アクセス要求の論理アド
レスを物理アドレスにアドレス変換するアドレス変換手
段と、上記単位アクセス要求の物理アドレスを、順に、
２つ格納する第１の単位アクセス要求格納手段と、前回
アクセスした単位アクセス要求の物理アドレスのバンク
番号を保持し、該バンク番号と、上記第１の単位アクセ
ス要求格納手段に格納されている、２つの単位アクセス
要求の物理アドレスのバンク番号とを比較し、該２つの
単位アクセス要求のうち、上記前回アクセスした単位ア
クセス要求のバンク番号と異なるバンク番号の単位アク
セス要求を最初に実行するように、アクセス順序を決定
するアクセス順序制御手段とを備えるようにしたので、
ライン単位アクセスと矩形領域アクセスとが連続した場
合にも、完全に同一バンクへのアクセスが連続しないよ
うにすることができ、ＤＲＡＭのプリチャージのオーバ
ーヘッドを隠蔽できる、という効果が得られる。

【００８１】また、本発明の請求項２に記載のメモリ制
御装置によれば、請求項１に記載のメモリ制御装置にお
いて、上記アクセス分割手段は、上記アクセス要求が縦
方向に１ラインのアクセス要求である場合、該アクセス
要求を、横方向ｎピクセル毎に分割して、上記単位アク
セス要求とし、上記アクセス要求が縦方向に複数ライン
からなる矩形領域に対するアクセス要求である場合、該
アクセス要求を、偶数ラインのアクセス要求と奇数ライ
ンのアクセス要求とに分割した後、該奇数ラインのアク
セス要求、及び偶数ラインのアクセス要求毎に、横方向
ｎピクセル毎に分割して、上記単位アクセス要求とする
ものであるようにしたので、上記アクセス要求が、矩形
領域における、連続ラインアクセスと隔ラインアクセス
とのどちらの場合であっても、完全に同一バンクへのア
クセスが連続しないようにすることができ、ＤＲＡＭの
プリチャージのオーバーヘッドを隠蔽できる、という効
果が得られる。

【００８２】また、本発明の請求項３に記載のメモリ制
御装置によれば、請求項１に記載のメモリ制御装置にお
いて、上記アドレス変換手段から出力される、ｎバイト
以下の単発のアクセス要求の物理アドレスを格納する第
２の単位アクセス要求格納手段を備えるようにしたの
で、フレームメモリのバンク数が３以上の場合には、ア
クセスサイズが分割不可能な、最小単位以下であるアク
セス要求が混在しても、完全に同一バンクへのアクセス
が連続しないようにすることができ、小規模なハードウ
ェアで、ＤＲＡＭのプリチャージのオーバーヘッドを隠
蔽できる、という効果が得られる。

【００８３】また、本発明の請求項４に記載のメモリ制
御装置によれば、請求項１に記載のメモリ制御装置にお
いて、上記アクセス分割手段を、複数備え、該複数のア
クセス分割手段において分割された上記単位アクセス要
求を、異なる上記各アクセス分割手段から、該各アクセ
ス分割手段毎に、あらかじめ定められた一定データ長ず
つ入力して上記アドレス変換手段へ出力する、アービト
レーション手段を備えるようにしたので、アクセスサイ
ズが大きいアクセス要求が混在しても、別の小さいアク
セスサイズのアクセス要求に対するレイテンシを小さく
できる、という効果が得られる。

【００８４】また、本発明の請求項５に記載のメモリ制
御装置によれば、請求項１に記載のメモリ制御装置にお
いて、当該メモリ制御装置は、上記画像データ以外のデ
ータを格納しているメモリに対する書き込み、及び読み
出しをも制御するものであり、上記アドレス変換手段
は、上記画像データ以外のデータを格納しているメモリ
に対して、ｎバイト毎に物理アドレスのバンク番号が変
化するよう、該メモリに対するアクセス要求の論理アド
レスを物理アドレスにアドレス変換するようにしたの
で、画像データに対してだけでなく、画像データ以外の
データに対しても、同様に制御することができる。

【００８５】また、本発明の請求項６に記載のメモリ制
御方法によれば、画像データを格納している、ｍバンク
構成（ｍ；ｍ≧２の自然数）のフレームメモリへの書き
込み、及び上記フレームメモリからの読み出しを制御す
るメモリ制御方法において、特定の連続した領域へのア
クセス要求を、縦方向１ピクセル横方向ｎピクセル
（ｎ；ｎ≧１の自然数）を１単位とする単位アクセス要
求に分割するアクセス分割ステップと、上記単位アクセ
ス要求の、論理アドレスの横軸の座標値のｎピクセル、
縦軸の座標軸２ピクセル毎に、物理アドレスのバンク番
号が変化するように、該単位アクセス要求の論理アドレ
スを物理アドレスにアドレス変換するアドレス変換ステ
ップと、上記単位アクセス要求の物理アドレスを、第１
の単位アクセス要求格納手段に、順次、２つ格納する単
位アクセス要求格納ステップと、前回アクセスした単位
アクセス要求の物理アドレスのバンク番号を保持し、該
バンク番号と、上記第１の単位アクセス要求格納手段に
保持されている、２つの単位アクセス要求の物理アドレ
スのバンク番号とを比較し、該２つの単位アクセス要求
のうち、上記前回アクセスした単位アクセス要求のバン
ク番号と異なるバンク番号の単位アクセス要求を最初に
実行するように、アクセス順序を決定するアクセス順序
制御ステップとを有するようにしたので、ライン単位ア
クセスと矩形領域アクセスが連続した場合にも、完全に
同一バンクへのアクセスが連続しないようにすることが
でき、簡単なアルゴリズムで、ＤＲＡＭのプリチャージ
のオーバーヘッドを隠蔽できる、という効果が得られ
る。

【００８６】また、本発明の請求項７に記載のメモリ制
御方法によれば、請求項６に記載のメモリ制御方法にお
いて、上記アクセス分割ステップは、上記アクセス要求
が縦方向に１ラインのアクセス要求である場合、該アク
セス要求を、横方向ｎピクセル毎に分割して、上記単位
アクセス要求とし、上記アクセス要求が縦方向に複数ラ
インからなる矩形領域に対するアクセス要求である場
合、該アクセス要求を、偶数ラインのアクセス要求と奇
数ラインのアクセス要求とに分割した後、該奇数ライン
のアクセス要求、及び偶数ラインのアクセス要求毎に、
横方向ｎピクセル毎に分割して、上記単位アクセス要求
とするものであるようにしたので、上記アクセス要求
が、矩形領域における、連続ラインアクセスと隔ライン
アクセスとのどちらの場合であっても、完全に同一バン
クへのアクセスが連続しないようにすることができ、Ｄ
ＲＡＭのプリチャージのオーバーヘッドを隠蔽できる、
という効果が得られる。

【００８７】また、本発明の請求項８に記載のメモリ制
御方法によれば、請求項６に記載のメモリ制御方法にお
いて、上記単位アクセス要求格納ステップは、上記アク
セス要求が、上記特定の連続した領域へのアクセス要求
の場合、上記単位アクセス要求の物理アドレスを上記第
１の単位アクセス要求格納手段に、順次、２つ格納し、
上記アクセス要求が、ｎバイト以下の単発のアクセス要
求の場合、該単発のアクセス要求の物理アドレスを、第
２の単位アクセス要求格納手段に格納するものであり、
上記アクセス順序制御ステップは、前回アクセスした上
記単位アクセス要求の物理アドレスのバンク番号を保持
し、該前回アクセスした単位アクセス要求のバンク番号
と、上記第１の単位アクセス要求格納手段に格納されて
いる上記２つの単位アクセス要求、及び上記第２の単位
アクセス要求格納手段に格納されている上記単発のアク
セス要求のバンク番号とを比較し、該２つの単位アクセ
ス要求、及び単発のアクセス要求のうち、上記前回アク
セスした単位アクセス要求のバンク番号と異なるバンク
番号の単位アクセス要求を最初に実行するように、アク
セス順序を決定するものであるようにしたので、フレー
ムメモリのバンク数が３以上の場合には、アクセスサイ
ズが分割不可能な、最小単位以下であるアクセス要求が
混在しても、完全に同一バンクへのアクセスが連続しな
いようにして、ＤＲＡＭのプリチャージのオーバーヘッ
ドを隠蔽できる、という効果が得られる。

【００８８】また、本発明の請求項９に記載のメモリ制
御方法によれば、請求項６に記載のメモリ制御方法にお
いて、上記アクセス分割ステップは、上記アクセス要求
が複数同時に存在する場合、該複数のアクセス要求を、
各々、上記単位アクセス要求に並行して分割するもので
あり、上記アクセス分割ステップにおいて、上記複数の
アクセス要求の各々を分割して得られた上記単位アクセ
ス要求の各々を、該複数のアクセス要求毎に、あらかじ
め定められた一定のデータ長ずつ出力するアービトレー
ションステップを有するようにしたので、アクセスサイ
ズが大きいアクセス要求が混在しても、別の小さいアク
セスサイズのアクセス要求に対するレイテンシを小さく
できる、という効果が得られる。

【００８９】また、本発明の請求項１０に記載のメモリ
制御方法によれば、請求項６に記載のメモリ制御方法に
おいて、当該メモリ制御方法は、上記画像データ以外の
データを格納しているメモリに対する書き込み、及び読
み出しをも制御するものであり、上記アドレス変換ステ
ップは、上記画像データ以外のデータを格納しているメ
モリに対して、ｎバイト毎に物理アドレスのバンク番号
が変化するよう、該メモリに対するアクセス要求の論理
アドレスを物理アドレスにアドレス変換するものである
ようにしたので、画像データに対してだけでなく、画像
データ以外のデータに対しても、同様に制御することが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る、メモリ制御装置
の構成を示す図である。

【図２】本発明の実施の形態１に係る、メモリ制御装置
の画像データのアドレスマッピングを示す図である。

【図３】本発明の実施の形態１に係る、メモリ制御装置
でのライン単位アクセス時の分割方法を示す図である。

【図４】本発明の実施の形態１に係る、メモリ制御装置
での矩形領域のフィールドアクセス時の分割方法を示す
図である。

【図５】本発明の実施の形態１に係る、メモリ制御装置
での矩形領域のフレームアクセス時の分割方法を示す図
である。

【図６】本発明の実施の形態１に係る、メモリ制御装置
の動作時のタイミングチャートの例を示す図である。

【図７】本発明の実施の形態２に係る、メモリ制御装置
の構成を示す図である。

【図８】本発明の実施の形態２に係る、メモリ制御装置
の画像データのアドレスマッピングを示す図である。

【図９】本発明の実施の形態２に係る、メモリ制御装置
の動作時のタイミングチャートの例を示す図である。

【図１０】従来のメモリ制御装置の構成の一例を示すブ
ロック図である。

【図１１】従来のメモリ制御装置の画像データのアドレ
スマッピング示す図である。

【符号の説明】

１００，２００メモリ制御装置１０１〜１０３，９０３〜９０６プロセッサ１０４アクセス分割手段Ａ１０５アクセス分割手段Ｂ１０６アクセス分割手段Ｃ１０７アービトレーション手段１０８アドレス変換手段１０９アクセス要求バッファＡ１１０アクセス要求バッファＢ１１１アクセス順序制御手段１１２，９１６メモリサブシステム１２０アクセス要求バッファＣ９０１データ処理システム９１３プロセッサバス９１４リクエスト再順序付けユニット９１５メモリバス

Claims

【特許請求の範囲】

【請求項１】画像データを格納している、ｍバンク構
成（ｍ；ｍ≧２の自然数）のフレームメモリへの書き込
み、及び上記フレームメモリからの読みだしを制御する
メモリ制御装置において、特定の連続領域へのアクセス要求を、縦方向１ピクセル
横方向ｎピクセル（ｎ；ｎ≧１の自然数）を１単位とす
る単位アクセス要求に分割するアクセス分割手段と、上記単位アクセス要求の、論理アドレスの横軸の座標値
のｎピクセル、縦軸の座標値の２ピクセル毎に、物理ア
ドレスのバンク番号が変化するように、該単位アクセス
要求の論理アドレスを物理アドレスにアドレス変換する
アドレス変換手段と、上記単位アクセス要求の物理アドレスを、順に、２つ格
納する第１の単位アクセス要求格納手段と、前回アクセスした単位アクセス要求の物理アドレスのバ
ンク番号を保持し、該バンク番号と、上記第１の単位ア
クセス要求格納手段に格納されている、２つの単位アク
セス要求の物理アドレスのバンク番号とを比較し、該２
つの単位アクセス要求のうち、上記前回アクセスした単
位アクセス要求のバンク番号と異なるバンク番号の単位
アクセス要求を最初に実行するように、アクセス順序を
決定するアクセス順序制御手段と、を備える、ことを特徴とするメモリ制御装置。
【請求項２】請求項１に記載のメモリ制御装置におい
て、上記アクセス分割手段は、上記アクセス要求が縦方向に１ラインのアクセス要求で
ある場合、該アクセス要求を、横方向ｎピクセル毎に分
割して、上記単位アクセス要求とし、上記アクセス要求が縦方向に複数ラインからなる矩形領
域に対するアクセス要求である場合、該アクセス要求
を、偶数ラインのアクセス要求と奇数ラインのアクセス
要求とに分割した後、該奇数ラインのアクセス要求、及
び偶数ラインのアクセス要求毎に、横方向ｎピクセル毎
に分割して、上記単位アクセス要求とするものである、ことを特徴とするメモリ制御装置。
【請求項３】請求項１に記載のメモリ制御装置におい
て、上記アドレス変換手段から出力される、ｎバイト以下の
単発のアクセス要求の物理アドレスを格納する第２の単
位アクセス要求格納手段を備える、ことを特徴とするメモリ制御装置。
【請求項４】請求項１に記載のメモリ制御装置におい
て、上記アクセス分割手段を、複数備え、該複数のアクセス分割手段において分割された上記単位
アクセス要求を、異なる上記各アクセス分割手段から、
該各アクセス分割手段毎に、あらかじめ定められた一定
データ長ずつ入力して上記アドレス変換手段へ出力す
る、アービトレーション手段を備える、ことを特徴とするメモリ制御装置。
【請求項５】請求項１に記載のメモリ制御装置におい
て、当該メモリ制御装置は、上記画像データ以外のデータを
格納しているメモリに対する書き込み、及び読み出しを
も制御するものであり、上記アドレス変換手段は、上記画像データ以外のデータ
を格納しているメモリに対して、ｎバイト毎に物理アド
レスのバンク番号が変化するよう、該メモリに対するア
クセス要求の論理アドレスを物理アドレスにアドレス変
換する、ことを特徴とするメモリ制御装置。
【請求項６】画像データを格納している、ｍバンク構
成（ｍ；ｍ≧２の自然数）のフレームメモリへの書き込
み、及び上記フレームメモリからの読み出しを制御する
メモリ制御方法において、特定の連続した領域へのアクセス要求を、縦方向１ピク
セル横方向ｎピクセル（ｎ；ｎ≧１の自然数）を１単位
とする単位アクセス要求に分割するアクセス分割ステッ
プと、上記単位アクセス要求の、論理アドレスの横軸の座標値
のｎピクセル、縦軸の座標軸２ピクセル毎に、物理アド
レスのバンク番号が変化するように、該単位アクセス要
求の論理アドレスを物理アドレスにアドレス変換するア
ドレス変換ステップと、上記単位アクセス要求の物理アドレスを、第１の単位ア
クセス要求格納手段に、順次、２つ格納する単位アクセ
ス要求格納ステップと、前回アクセスした単位アクセス要求の物理アドレスのバ
ンク番号を保持し、該バンク番号と、上記第１の単位ア
クセス要求格納手段に保持されている、２つの単位アク
セス要求の物理アドレスのバンク番号とを比較し、該２
つの単位アクセス要求のうち、上記前回アクセスした単
位アクセス要求のバンク番号と異なるバンク番号の単位
アクセス要求を最初に実行するように、アクセス順序を
決定するアクセス順序制御ステップと、を有する、ことを特徴とするメモリ制御方法。
【請求項７】請求項６に記載のメモリ制御方法におい
て、上記アクセス分割ステップは、上記アクセス要求が縦方向に１ラインのアクセス要求で
ある場合、該アクセス要求を、横方向ｎピクセル毎に分
割して、上記単位アクセス要求とし、上記アクセス要求が縦方向に複数ラインからなる矩形領
域に対するアクセス要求である場合、該アクセス要求
を、偶数ラインのアクセス要求と奇数ラインのアクセス
要求とに分割した後、該奇数ラインのアクセス要求、及
び偶数ラインのアクセス要求毎に、横方向ｎピクセル毎
に分割して、上記単位アクセス要求とするものである、ことを特徴とするメモリ制御方法。
【請求項８】請求項６に記載のメモリ制御方法におい
て、上記単位アクセス要求格納ステップは、上記アクセス要求が、上記特定の連続した領域へのアク
セス要求の場合、上記単位アクセス要求の物理アドレス
を上記第１の単位アクセス要求格納手段に、順次、２つ
格納し、上記アクセス要求が、ｎバイト以下の単発のアクセス要
求の場合、該単発のアクセス要求の物理アドレスを、第
２の単位アクセス要求格納手段に格納するものであり、上記アクセス順序制御ステップは、前回アクセスした上
記単位アクセス要求の物理アドレスのバンク番号を保持
し、該前回アクセスした単位アクセス要求のバンク番号
と、上記第１の単位アクセス要求格納手段に格納されて
いる上記２つの単位アクセス要求、及び上記第２の単位
アクセス要求格納手段に格納されている上記単発のアク
セス要求のバンク番号とを比較し、該２つの単位アクセ
ス要求、及び単発のアクセス要求のうち、上記前回アク
セスした単位アクセス要求のバンク番号と異なるバンク
番号の単位アクセス要求を最初に実行するように、アク
セス順序を決定するものである、ことを特徴とするメモリ制御方法。
【請求項９】請求項６に記載のメモリ制御方法におい
て、上記アクセス分割ステップは、上記アクセス要求が複数
同時に存在する場合、該複数のアクセス要求を、各々、
上記単位アクセス要求に並行して分割するものであり、上記アクセス分割ステップにおいて、上記複数のアクセ
ス要求の各々を分割して得られた上記単位アクセス要求
の各々を、該複数のアクセス要求毎に、あらかじめ定め
られた一定のデータ長ずつ出力するアービトレーション
ステップを有する、ことを特徴とするメモリ制御方法。
【請求項１０】請求項６に記載のメモリ制御方法にお
いて、当該メモリ制御方法は、上記画像データ以外のデータを
格納しているメモリに対する書き込み、及び読み出しを
も制御するものであり、上記アドレス変換ステップは、上記画像データ以外のデ
ータを格納しているメモリに対して、ｎバイト毎に物理
アドレスのバンク番号が変化するよう、該メモリに対す
るアクセス要求の論理アドレスを物理アドレスにアドレ
ス変換するものである、ことを特徴とするメモリ制御方法。