JPH07226887A - ディジタル放送受信機 - Google Patents

Abstract

(57)【要約】 【目的】 チューナと準直交同期検波回路とから成るフ
ロントエンドを含むディジタル放送受信機において、準
直交同期検波回路を構成する基準発振器の安定化が簡単
に行えるようにし、かつフロントエンドをそれに続くデ
ィジタル回路からのノイズによるディジタル妨害に対し
て強くする。 【構成】 チューナ部のそれだけでなく、準直交同期検
波回路の基準発振器となる電圧制御発振器２５’に対し
ても、これを安定化する第二のＰＬＬ３４を設け、チュ
ーナ部と準同期検波回路から成るフロントエンドを１つ
の筐体内に納めてシールドすることにより、それに続く
ディジタル回路からのノイズによるディジタル妨害を防
ぐ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の映像情報、音声
情報及びデータなどが圧縮多重化されディジタル変調さ
れてなされるディジタルテレビジョン放送用の受信機と
してのディジタル放送受信機に関する。

【０００２】

【従来の技術】地上放送、衛星放送、通信衛星など限ら
れたチャンネル数の有効利用を図るため、従来のアナロ
グテレビジョン放送の１チャンネルで１番組サービスで
あるのに対し、高能率のディジタル画像圧縮技術とディ
ジタル変調技術を用いることにより、アナログ伝送帯域
の１チャンネルで複数の番組サービスの提供を行なう多
チャンネル化ディジタルテレビジョン放送が計画されて
いる。

【０００３】この多チャンネル化ディジタルテレビジョ
ンを受信するディジタル放送受信機において、受信信号
から希望チャンネルを選局し周波数変換するチューナ部
の基本構成は、アナログ放送受信機のチューナ部と同じ
である。また、従来のディジタル受信機のディジタル復
調部の構成としては、テレビジョン学会技術報告の論文
「ディジタル衛星放送用ＱＰＳＫ復調器の検討」小松進
ほか、シーイー’９２−４８、頁１９〜２４、１９９２
年８月、の開示例がある。

【０００４】チューナ部の従来の構成例を図１１に示
す。同図において、１は高周波信号遮断コイル、２はハ
イパスフィルタ（ＨＰＦ）、３はＲＦ増幅回路、４は可
変同調バンドパスフィルタ（可変同調ＢＰＦ）、５はミ
クサＩＣ、６はＲＦ・ＡＧＣ増幅回路、７はミクサ回
路、８は発振器バッファ増幅回路、９はＩＦ・ＡＧＣ増
幅回路、１３は局部発振器、１６はＩＦバンドパスフィ
ルタ（ＩＦ・ＢＰＦ、例えばＳＡＷフィルタ）、１７は
ＩＦ増幅回路、である。

【０００５】そのほか、２７はＡＧＣ電圧、３０は電圧
加算手段、３１はフェーズロックループ（ＰＬＬ）によ
る周波数シンセサイザ（周波数シンセサイザはＰＬＬに
よって局部発振周波数を直接制御する方式である）、３
２は前記ＰＬＬの比較周波数用水晶振動子、１００は入
力端子、１０２は屋外ユニット（図示せず）用電源端
子、１０４は同調用電源端子、１０６は周波数シンセサ
イザ３１のシリアルデータの読みだし／書き込み用端
子、１０７は周波数シンセサイザ３１のクロック信号入
力端子、２００はＩＦ出力端子である。

【０００６】入力端子１００に入力された屋外ユニット
からのＲＦ信号は、ＨＰＦ２と可変同調ＢＰＦ４によっ
て不要信号を除去された後、ミクサＩＣ５によって希望
チャネルをＩＦ信号に周波数変換され、ＩＦ・ＢＰＦ１
６によって帯域制限されＩＦ出力端子２００より出力さ
れる。

【０００７】ＩＦ信号周波数は、通信分野では７０ＭＨ
ｚ、１４０ＭＨｚが一般的に使用される。ＰＬＬによる
周波数シンセサイザ３１は、一般的に良く知られた分周
器やプログラマブルカウンタやＰＬＬなどを内蔵し、局
部発振器１３の分周出力と水晶振動子３２による比較周
波数が比較され、ＰＬＬにより局部発振器１３の発振周
波数と可変同調ＢＰＦ４の通過帯域を制御する。

【０００８】局部発振器１３と可変同調ＢＰＦ４は、同
調用電源端子１０４に印加される固定電圧と周波数シン
セサイザ３１の出力電圧が電圧加算手段３０によって加
算された制御電圧によって、選局と周波数安定のための
制御が行われる。周波数シンセサイザ３１の選局と周波
数安定に必要な制御情報は、外部の制御マイクロコンピ
ュータ（図示せず）からのクロック信号（クロック信号
端子１０７）に同期したシリアルデータ（シリアルデー
タ端子１０６）によって行われる。周波数シンセサイザ
３１は固有のアドレスを有し、外部の図示せざる制御マ
イクロコンピュータがこのアドレスを選択することによ
り上記制御が許可される。

【０００９】次にディジタル復調部の従来の開示例の概
略図を図１２に示す。同図において、２０は９０度移相
器、２１Ａと２１Ｂは乗算器、２２Ａと２２Ｂは増幅
器、２３はＡＧＣ用のレベル検波器、２４はＡＧＣ用の
オペレイショナル（ＯＰ）増幅回路、２５は基準発振
器、２６はＡＧＣ用の基準電圧、２７はＡＧＣ電圧、２
８Ａと２８Ｂはローパスフィルタ（ＬＰＦ）、３７Ａと
３７ＢはＡ／Ｄコンバータ、５０はディジタル復調手
段、５１はＩ信号復調出力、５２はＱ信号復調出力であ
る。

【００１０】ＩＦ入力端子２１０に入力されたチューナ
部からのＩＦ信号と、基準発振器２５と９０度移相器２
０によって得られた０度と９０度の準基準信号が、それ
ぞれ乗算器２１Ａと２１Ｂで乗算されて、準直交同期検
波が行われる。基準発振器２５はＩＦ信号のキャリア周
波数に等しい固定発振器である。準直交同期検波出力
は、それぞれ増幅器２２Ａと２２Ｂで増幅され、ＬＰＦ
２８Ａと２８Ｂを介して、Ａ／Ｄコンバータ３７Ａと３
７Ｂに入力され、ディジタル信号に変換される。

【００１１】ディジタル信号に変換された準直交同期検
波出力は、ディジタル復調手段５０によってキャリア再
生、ナイキスト帯域のフィルタリングなどが行われＩ信
号復調出力とＱ信号復調出力を得る。なお、ナイキスト
帯域のフィルタリングはＬＰＦ２８Ａと２８Ｂで行われ
ることもある。ディジタル復調手段５０の動作は、本発
明に係らない部分のため略する。ＡＧＣ電圧２７は、Ｉ
Ｆ入力信号を入力したレベル検波器２３の検波出力と、
基準電圧２６との誤差をＯＰ増幅回路２４で増幅するこ
とにより得ている。

【００１２】

【発明が解決しようとする課題】上記従来技術において
は、ＩＦ信号のキャリア周波数は７０ＭＨｚあるいは１
４０ＭＨｚが使用され、ＩＦ信号のキャリア周波数に等
しい基準発振器２５には、周波数安定性と低い位相雑音
が要求されことから、従来、水晶発振器が使用されてい
る。

【００１３】しかし、多チャンネル化ディジタルテレビ
ジョンの衛星放送にもちいるディジタル受信機において
は、ＩＦ信号のキャリア周波数に４０２．７８ＭＨｚや
４７９．５ＭＨｚが使用され、周波数が従来の３倍から
６倍と高いため水晶発振器による直接発振は困難でオー
バートーンを用いても高価である。また、準直交同期検
波回路がディジタル復調手段の一部として扱われている
ため、チューナ部から準同期検波部までの距離が長くな
ることによるＩＦ帯域特性の歪や、準同期検波回路がア
ナログ動作であるのに対して、ディジタル復調手段がデ
ィジタル動作であることによるディジタル妨害など、に
対する回路構成上の不整合がある。

【００１４】本発明の目的は、ＩＦ信号のキャリア周波
数に従来の３倍から６倍と高い周波数を使用する場合に
おいて、簡単で安定に構成した基準発振器を有する準直
交同期検波回路を備え、また、アナログ動作とディジタ
ル動作の回路構成上の不整合性を小さくした（つまりデ
ィジタル回路側のパルス性のノイズがアナログ回路側に
及ばないようにした）、多チャンネル化ディジタルテレ
ビジョンの衛星放送受信機として好適なディジタル放送
受信機を提供することにある。

【００１５】

【課題を解決するための手段】上記目的は、チューナ部
を構成する局部発振器を安定化する第一のＰＬＬがもと
もと（従来技術でも周波数シンセサイザとして）存在す
るのに対し、ディジタル復調部の準直交同期検波回路を
構成する基準発振器となる電圧制御発振器においても、
これを安定化するための第二のＰＬＬ（周波数シンセサ
イザ）を設けてその周波数安定化を図ることと、

【００１６】チューナ部を構成する局部発振器を安定化
する第一のＰＬＬと、基準発振器を構成する電圧制御発
振器を安定化する第二のＰＬＬと、の制御に際し、それ
ぞれ別個に制御手段を設けるのでなく、両者を選択制御
する手段、例えば固有のアドレスをそれぞれに付与し
て、アドレスにより選択制御するようにし、その結果こ
れらの制御を共通の１組の制御線路で行なうことを可能
にすること、

【００１７】また、準直交同期検波回路をＩＣ化し、チ
ューナ部と該準直交同期検波回路（ここまではアナログ
回路）、あるいは準直交同期検波回路に接続されるＡ／
Ｄコンバータまでを含めてチューナ部と該準直交同期検
波回路とをアナログ回路として、１つの筐体内に納め
（シールドして）、その後に続くディジタル回路とはノ
イズ的に分離し、ディジタル回路を除く前者（チューナ
部と準直交同期検波回路）をフロントエンドとする構成
と、により達成される。

【００１８】

【作用】準直交同期検波回路を構成する基準発振器とな
る電圧制御発振器は、第二のＰＬＬ（周波数シンセサイ
ザ）により安定化され、ＰＬＬの比較周波数はＩＦの４
０２．７８ＭＨｚあるい４７９．５ＭＨｚに対し約１／
１０〜１／１００に選べることから簡単に水晶発振器に
よる直接発振ができる。

【００１９】第二のＰＬＬが、第一のＰＬＬと同様なプ
ログラマブルの周波数シンセサイザで構成した場合、こ
の準直交同期検波回路の基準発振器は、チューナ部の局
部発振器のようにチャンネル選局の度にＰＬＬのプログ
ラマブルカウンタなどの制御を行なう必要はなく、基本
的には電源投入時に第一のＰＬＬの制御（初期設定）の
前に第二のＰＬＬを制御（初期設定）して固定発振状態
にするか、あるいは特別に、例えばディジタル復調手段
５０（図１２）のための同期引込みや同期合わせで発振
周波数をスイープあるいは微補正制御する必要が生じた
ときのみでよい。

【００２０】このため、第一のＰＬＬと第二のＰＬＬに
アドレスを付与し、アドレスの選択でそれぞれのＰＬＬ
の初期設定あるいはプログラマブルカウンタなどによる
発振周波数制御を行なうことにより、制御線路は共通の
１組に削減でき、これらを制御する制御マイコン側のＩ
／Ｏポートもそれに対応して１組でよい。

【００２１】また、チューナ部のＩＦの周波数が変更、
例えば機種によって４０２．７８ＭＨｚから４７９．５
ＭＨｚになった場合や、１つの受信システムの中でフィ
ルターの帯域幅関係からチューナのＩＦ周波数が異な
る、例えば広帯域な映像受信は４００ＭＨｚ帯、狭帯域
なデータは１４０ＭＨｚ帯を使用する場合も準直交同期
検波回路の基準発振器の変更は、制御マイコン側のソフ
トウエア変更で簡単に行なえる。

【００２２】さらに、準同期検波回路をＩＣ化し小型化
をはかり、チューナ部と同じアナログ動作である準同期
検波回路を１つの筐体内に配置したフロントエンド構成
にすることにより、チューナ部出力と準同期検波回路の
距離が短縮できＩＦ帯域特性を損なわず信号伝送が行な
え、また、アナログ部とディジタル部をノイズ的に分離
できるためディジタル復調部からのディジタル妨害を受
けにくくなる。

【００２３】準同期検波回路の出力はベースバンド周波
数であるためチューナ部の出力の高周波信号に対して伝
送劣化は小さくてすむ。チューナ部と準同期検波回路部
とＡ／Ｄコンバータを１つの筐体内に配置したフロント
エンド構成にした場合には、そうすることにより、フロ
ントエンドの出力はディジタル出力となり、ディジタル
復調部との接続性の向上と周囲からのディジタル妨害に
対して強くなる。

【００２４】Ａ／Ｄコンバータをフロントエンド内に配
置することでＡ／Ｄコンバータの一部のディジタル動作
による、フロントエンド内アナログ回路に対するディジ
タル妨害が懸念されるが、それ以降のディジタル復調部
に比較してその発生量小さく問題とならない。

【００２５】

【実施例】以下、本発明を図に示す実施例に従って詳細
に説明する。図１及び図２は、破線（Ａ−Ａ線）の箇所
で結合して一体化するとき、本発明の一実施例を示すブ
ロック図となる。図１及び図２において、図１１及び図
１２におけるのと同様な機能ブロックに対しては同一の
符号を記している。

【００２６】図１及び図２は、第二のＰＬＬ（準直交同
期検波回路を構成する基準発振器となる電圧制御発振器
に対するＰＬＬ）に周波数シンセサイザを適用した実施
例である。これらの図において、１８は準直交同期検波
ＩＣ、１９はＡＧＣ・ＩＦ増幅回路、２５’は電圧制御
発振器、３３は電圧加算手段、３４は第二のＰＬＬによ
る周波数シンセサイザ、３５は第二のＰＬＬの比較周波
数用の水晶振動子、４０はフロントエンド、１０８は電
源電圧端子、１０９はＱ復調信号出力端子、１１０はＩ
復調信号復調信号である。

【００２７】準直交同期検波ＩＣ１８は、少なくとも利
得可変ＩＦ増幅回路１９と９０度位相器２０と乗算器２
１Ａ、２１Ｂと増幅器２２Ａ、２２ＢとＡＧＣレベル検
波器２３とＯＰ増幅回路２４からなり、準直交同期検波
部の機能を集積している。

【００２８】第二のＰＬＬの周波数シンセサイザ３４の
シリアルデータ端子とクロック端子はそれぞれ、第一の
ＰＬＬの周波数シンセサイザ３４のシリアルデータ端子
とクロック端子に接続され、フロントエンドのシリアル
データ端子１０６とクロック端子１０７に接続される。

【００２９】電圧制御発振器２５’は、電圧制御発振器
２５’の出力が分岐され第二のＰＬＬの周波数シンセサ
イザ３４に入力され、同調用電源端子１０４に印加され
る固定電圧と、第二のＰＬＬの周波数シンセサイザ３４
の出力電圧が電圧加算手段３３によって加算された制御
電圧によって、周波数と周波数の安定化のための制御が
行われる。

【００３０】準直交同期検波ＩＣ１８の出力は、ＬＰＦ
２８Ａ、２８Ｂを介してそれぞれＩ復調信号出力端子１
１０と、Ｑ復調信号出力端子１０９に接続される。ディ
ジタル放送受信機の電源がＯＮされると、アドレスデー
タにより第二のＰＬＬの周波数シンセサイザ３４が選択
され、電圧制御発振器２５’の発振周波数があらかじめ
決められた準直交同期検波ＩＣ１８の入力キャリア周波
数と等しくなるよう、第二のＰＬＬの周波数シンセサイ
ザ３４内のプログラマブルカウンタなどが初期設定さ
れ、電圧制御発振器２５’の発振周波数の安定化が行わ
れる。

【００３１】電圧制御発振器２５’の発振周波数の安定
化後、チューナ部の第一のＰＬＬの周波数シンセサイザ
３１の初期設定が行われ希望チャネルに局部発振器１３
の発振周波数を一致させる。第一のＰＬＬの周波数シン
セサイザ３１が希望チャンネルを選局後、前記従来例の
ディジタル復調手段５０に対する同期引込み、同期引込
み後の位相回転の微調整のための補助動作は、第二のＰ
ＬＬの周波数シンセサイザ３４内のプログラマブルカウ
ンタを制御し、準直交同期検波ＩＣ１８への基準発振器
周波数を変化させることで可能である。

【００３２】図３及び図４は、破線（Ｂ−Ｂ線）の箇所
で結合して一体化するとき、本発明の別の実施例を示す
ブロック図となる。図３及び図４において、図１及び図
２におけるのと同様な機能ブロックに対しては同一の符
号を記している。

【００３３】図３及び図４において、１Ａと１Ｂはそれ
ぞれ高周波信号遮断コイル、２Ａと２ＢはそれぞれＨＰ
Ｆ、３Ａと３ＢはそれぞれＲＦ増幅回路、１４は高周波
信号切り換えスイッチ、１５は２帯域ＩＦバンドパスフ
ィルタ、１６Ａと１６ＢはそれぞれＩＦバンドパスフィ
ルタ、２９はＲＦ増幅回路切り換えスイッチ、１０１は
第２の入力端子、１０３は第２の屋外ユニット用の電源
端子である。

【００３４】図３及び図４は、図１及び図２の実施例に
対し、２つの屋外ユニットからの入力と、２つの異なる
ＩＦ帯域幅あるいは２つの異なるＩＦ中心周波数をもつ
受信機に適用した実施例である。２つの屋外ユニットか
らの入力というのは、複数の衛星放送が存在する場合
に、それらの二つからの入力という場合もあるし、或い
は一方はＣＡＴＶからの信号で、他方が衛星放送からの
入力という場合もあるし、様々な場合が想定可能であ
る。

【００３５】第一のＰＬＬの周波数シンセサイザ３１は
Ｉ／Ｏポート出力を有し、シリアルデータの情報によっ
てスイッチをＯＮ／ＯＦする機能をもつ。また、２帯域
ＩＦバンドパスフィルタ１５（１６Ａと１６Ｂ）は、２
つの異なるＩＦ帯域幅あるいは２つの異なるＩＦ中心周
波数をもつ。入力端子１００と入力端子１０１には、そ
れぞれ一対の高周波信号遮断コイル１Ａと１Ｂ、ＨＰＦ
２Ａと２Ｂ、ＲＦ増幅回路３Ａと３Ｂが配置され、ＲＦ
増幅回路切り換えスイッチ２９によってＲＦ増幅回路３
Ａと３Ｂの電源をＯＮ／ＯＦＦすることにより、ミクサ
５に入力される信号を切り換える構成である。

【００３６】ミクサ５のＩＦ出力は、高周波信号切り換
えスイッチ１４によって２帯域ＩＦバンドパスフィルタ
１５の通過帯域をＩＦバンドパスフィルタ１６Ａと１６
Ｂで切り換える構成である。ＲＦ増幅回路切り換えスイ
ッチ２９と高周波信号切り換えスイッチ１４の切り換え
は、同図では第一のＰＬＬの周波数シンセサイザ３１の
シリアルデータに切り換え情報を重畳して、第一のＰＬ
Ｌの周波数シンセサイザ３１のＩ／Ｏポート出力で行な
っている。

【００３７】図５及び図６は、破線（Ｃ−Ｃ線）の箇所
で結合して一体化するとき、本発明の更に別の実施例を
示すブロック図となる。図５及び図６において、図４及
び図３におけるのと同様な機能ブロックに対しては同一
の符号を記している。

【００３８】図５及び図６において、３６Ａと３６Ｂは
それぞれ増幅器、３７Ａと３７ＢはそれぞれＡ／Ｄコン
バータ、１１６はＡ／Ｄコンバータのクロック端子、１
１１はディジタルデータのＱ信号復調出力端子群、１１
２はディジタルデータのＩ信号復調出力端子群である。

【００３９】本実施例は、図３及び図４の実施例におい
て、ＬＰＦ２８Ａと２８Ｂの出力にそれぞれ増幅器３６
Ａと３６Ｂ、Ａ／Ｄコンバータ３７Ａと３７Ｂを配置し
た構成である。ＬＰＦ２８Ａと２８ＢのＩとＱの復調出
力信号の振幅を、増幅器３６Ａと３６Ｂによって、Ａ／
Ｄコンバータ３７Ａと３７Ｂの規定入力振幅に合わせ、
Ａ／Ｄコンバータ３７Ａと３７Ｂでクロック端子１１６
に印加されたクロックによってＡ／Ｄ変換を行ない、デ
ィジタルデータをＩ信号復調出力端子群１１２と、Ｑ信
号復調出力端子群１１１から得る構成である。

【００４０】図７及び図８は、破線（Ｄ−Ｄ線）の箇所
で結合して一体化するとき、本発明のなお更に別の実施
例を示すブロック図となる。図７及び図８において、図
５及び図６におけるのと同様な機能ブロックに対しては
同一の符号を記している。

【００４１】図７及び図８において、３６Ａと３６Ｂは
それぞれ利得可変の機能を持つ増幅器、１１４はベース
バンドＡＧＣ電圧印加端子である。本実施例はＡ／Ｄコ
ンバータ３７Ａと３７Ｂの入力振幅エラーを補正する構
成である。Ａ／Ｄコンバータ３７Ａと３７Ｂの入力振幅
エラーは、増幅器３６Ａと３６Ｂの利得を可変すること
で補正する。ベースバンドＡＧＣ電圧印加端子１１４に
印加する電圧は、前記従来例のディジタル復調手段５０
より得る。

【００４２】図９及び図１０は、破線（Ｅ−Ｅ線）の箇
所で結合して一体化するとき、本発明の他の実施例を示
すブロック図となる。図９及び図１０において、図８及
び図９におけるのと同様な機能ブロックに対しては同一
の符号を記している。

【００４３】図９及び図１０において、４１はディジタ
ル復調手段、４２はビタビデコーダ、４３はデマルチプ
レクサ、４４は映像デコーダ、４５は音声デコーダ、４
６はデータデコーダ、４７は制御マイコン、４８はフロ
ントエンド４０の第一と第二のＰＬＬのシンセサイザの
制御線路、４９はベースバンドＡＧＣ電圧信号、５０は
Ａ／Ｄコンバータのクロック信号、５１はＱ信号復調デ
ィジタルデータ、５２はＩ信号復調ディジタルデータ、
５３はディジタル復調手段への制御バスライン、５４は
ビタビデコーダへの制御バスライン、５５はデマルチプ
レクサへの制御バスライン、５６は制御マイコンのバス
ライン、１１３は映像出力、１１４は音声出力、１１５
はデータ出力である。

【００４４】本実施例は、図７及び図８に示す実施例に
対し、信号処理系のディジタル復調手段４１とビタビデ
コーダ４２とデマルチプレクサ４３と映像デコーダ４４
と音声デコーダ４５とデータデコーダ４６と全体を制御
する制御マイコン４７を設けたディジタル衛星放送受信
機の実施例である。

【００４５】これまでの実施例はフロントエンドを特徴
部として示す実施例であったが、図９及び図１０に示す
本実施例は、フロントエンド４０の他に、それに続く復
調手段や制御マイコンなどをも示して受信の全体構成を
示した実施例である。格別の説明は不要であろう。

【００４６】

【発明の効果】本発明によれば、準直交同期検波回路の
基準発振器となる電圧制御発振器２５’は第二のＰＬＬ
（周波数シンセサイザ３４）により安定化され、ＰＬＬ
の比較周波数はＩＦの４０２．７８ＭＨｚあるい４７
９．５ＭＨｚに対し約１／１０〜１／１００に選べるこ
とから簡単に水晶発振器による直接発振を利用できる効
果がある。

【００４７】この準直交同期検波回路の基準発振器３５
の制御は、基本的には電源投入時あるいは特別に、例え
ばディジタル復調手段４１のための同期引込みや同期合
わせで発振周波数をスイープあるいは微補正制御する必
要が生じたときのみでよい。このため、第一のＰＬＬ
（周波数シンセサイザ３１）と第二のＰＬＬ（周波数シ
ンセサイザ３４）にアドレスを付与し、アドレスの選択
でそれぞれのＰＬＬの初期設定あるいはプログラマブル
カウンタなどによる発振周波数制御を行なうことによ
り、制御線路は共通の１組に削減でき、これらを制御す
る制御マイコン側のＩ／Ｏポートもそれに対応して１組
（１０６，１０７）でよい効果がある。初期設定時には
第一のＰＬＬに対するそれよりも、第二のＰＬＬに対す
るそれを先行させるのが、チャンネルの復調が出来る準
備が整ってからチャンネルの選局が行われることになる
ので、好ましい。

【００４８】また、チューナ部のＩＦの周波数が変更、
例えば機種によって４０２．７８ＭＨｚから４７９．５
ＭＨｚになった場合や、１つの受信システムの中でフィ
ルターの帯域幅関係からチューナのＩＦ周波数が異な
る、例えば広帯域な映像受信は４００ＭＨｚ帯、狭帯域
なデータは１４０ＭＨｚ帯を使用する場合も準直交同期
検波回路の基準発振器の変更は、制御マイコン側のソフ
トウエア変更で簡単に行なえる効果がある。

【００４９】また、準同期検波回路をＩＣ化し、チュー
ナ部と同じアナログ動作である該準同期検波回路を１つ
の筐体内に配置したフロントエンド構成にすることによ
り、チューナ部出力と準同期検波回路との間の距離（寸
法）が短縮できＩＦ帯域特性を損なわず信号伝送が行な
え、また、アナログ部とディジタル部を分離できるため
（アナログ部をフロントエンドとして１つの筐体内に納
めてシールドし、それに続くディジタル部とは、ノイズ
的に分離する）、ディジタル復調部からのディジタル妨
害をフロントエンド側に受けにくくなる効果がある。

【００５０】準同期検波回路の出力はベースバンド周波
数であるためチューナ部の出力の高周波信号に対して伝
送劣化は小さくてすむ効果がある。チューナ部と準同期
検波回路部とＡ／Ｄコンバータを１つの筐体内に配置し
たフロントエンド構成にする場合は、そうすることによ
り、フロントエンドの出力はディジタル出力となり、デ
ィジタル復調部との接続性の向上と周囲からのディジタ
ル妨害に対して強くなる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の一半分を示すブロック図で
ある。

【図２】本発明の一実施例の残り半分を示すブロック図
である。

【図３】本発明の別の実施例の一半分を示すブロック図
である。

【図４】本発明の別の実施例の残り半分を示すブロック
図である。

【図５】本発明の更に別の実施例の一半分を示すブロッ
ク図である。

【図６】本発明の更に別の実施例の残り半分を示すブロ
ック図である。

【図７】本発明のなお更に別の実施例の一半分を示すブ
ロック図である。

【図８】本発明のなお更に別の実施例の残り半分を示す
ブロック図である。

【図９】本発明の他の実施例の一半分を示すブロック図
である。

【図１０】本発明の他の実施例の残り半分を示すブロッ
ク図である。

【図１１】チューナ部の従来例を示すブロック図であ
る。

【図１２】ディジタル復調部の従来例を示すブロック図
である。

【符号の説明】

２…ＨＰＦ、３…ＲＦ増幅回路、４…可変同調ＢＰＦ、
５…ミクサＩＣ、６…ＲＦ・ＡＧＣ増幅回路、７…ミク
サ回路、８…発振器バッファ増幅回路、９…ＩＦ・ＡＧ
Ｃ増幅回路、１３…局部発振器、１６…ＩＦ・ＢＰＦ、
１７…ＩＦ増幅回路、１８…準直交同期検波回路、１９
…ＡＧＣ・ＩＦ増幅回路、２５’…電圧制御発振器、３
０，３３…電圧加算手段、３１，３４…ＰＬＬによる周
波数シンセサイザ、３２，３５…ＰＬＬの比較周波数用
の水晶振動子、４０…フロントエンド、１００…入力端
子、２０…９０度移相器、２１Ａ，２１Ｂ…乗算器、２
２Ａ，２２Ｂ…増幅器、２３…ＡＧＣ用のレベル検波
器、２４…ＡＧＣ用のオペレイショナル（ＯＰ）増幅回
路、２５…基準発振器、２６…ＡＧＣ用の基準電圧、２
７…ＡＧＣ電圧、２８Ａ，２８Ｂ…ローパスフィルタ
（ＬＰＦ）、３７Ａ，３７Ｂ…Ａ／Ｄコンバータ、５０
…ディジタル復調手段、１０６…シリアルデータ端子、
１０７…クロック信号端子、１０８…電源端子、１０９
…Ｑ信号出力端子、１１０…Ｉ信号出力端子、１１１…
ディジタルＱ信号出力端子、１１２…ディジタルＩ信号
出力端子、１１３…オフセット調整電圧端子、１１４…
ベースバンドＡＧＣ電圧端子、１１６…クロック信号端
子２

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所望のチャンネルを選局するためのチュ
   ーナ部と、該チューナ部により選局された所望のチャン
   ネルの信号を検波するための準直交同期検波部と、から
   成るフロントエンドを含むディジタル放送受信機におい
   て、 前記チューナ部が少なくとも局部発振器と周波数変換器
   から成り、前記準直交同期検波部が少なくとも基準発振
   器と９０度移相器と２つの乗算器から成り、前記チュー
   ナ部を構成する局部発振器が、第１のフェーズ・ロック
   ド・ループ（ＰＬＬ）によってその発振周波数を直接制
   御されて安定化する方式の局部発振器である場合に、 前記準直交同期検波部を構成する基準発振器も第２のフ
   ェーズ・ロックド・ループ（ＰＬＬ）によってその発振
   周波数を直接制御されて安定化する方式の基準発振器と
   したことを特徴とするディジタル放送受信機。
2. 【請求項２】 請求項１に記載のディジタル放送受信機
   において、前記基準発振器の発振周波数を制御して安定
   化する前記第２のフェーズ・ロックド・ループ（ＰＬ
   Ｌ）に対する発振周波数制御のための初期設定動作を、
   前記局部発振器の発振周波数を制御して安定化する前記
   第１のフェーズ・ロックド・ループ（ＰＬＬ）に対する
   発振周波数制御のための初期設定動作に先立って行うよ
   うに、制御データを与えることを特徴とするディジタル
   放送受信機。
3. 【請求項３】 請求項１又は２に記載のディジタル放送
   受信機において、局部発振器の発振周波数を制御して安
   定化する前記第１のフェーズ・ロックド・ループ（ＰＬ
   Ｌ）に対する制御と、基準発振器の発振周波数を制御し
   て安定化する前記第２のフェーズ・ロックド・ループ
   （ＰＬＬ）に対する制御と、は共通の制御線路を用い、
   アドレス指定によりどちらか一方を指定することにより
   制御するようにしたことを特徴とするディジタル放送受
   信機。
4. 【請求項４】 請求項１，２又は３に記載のディジタル
   放送受信機において、前記チューナ部と準直交同期検波
   部とから成る前記フロントエンドが１つの筐体内に納め
   られたことを特徴とするディジタル放送受信機。
5. 【請求項５】 請求項１，２又は３に記載のディジタル
   放送受信機において、前記準直交同期検波部がそのＩ信
   号出力部およびＱ信号出力部にそれぞれＡ／Ｄコンバー
   タを接続された準直交同期検波部から成り、かかる準直
   交同期検波部と前記チューナ部とから成るフロントエン
   ドが１つの筐体内に納められたことを特徴とするディジ
   タル放送受信機。
6. 【請求項６】 請求項５に記載のディジタル放送受信機
   において、前記準直交同期検波部のＩ信号出力部とＡ／
   Ｄコンバータとの間にＩ信号出力の振幅を制御する手段
   を、Ｑ信号出力部とＡ／Ｄコンバータとの間にＱ信号出
   力の振幅を制御する手段を、それぞれ接続したこと特徴
   とするディジタル放送受信機。
7. 【請求項７】 請求項５又は６に記載のディジタル放送
   受信機において、前記ディジタル出力のフロントエンド
   のほか、該フロントエンドの出力側につながるディジタ
   ル復調手段と、ビダビ復号手段と、デマルチプレクス手
   段と、誤り訂正手段と、少なくとも映像デコード手段、
   あるいは音声デコード手段、あるいはデータのデコード
   手段を具備したことを特徴とするディジタル放送受信
   機。
8. 【請求項８】 請求項１，２，３，４，５，６又は７に
   記載のディジタル放送受信機において、少なくとも前記
   準直交同期検波部がＩＣ化された検波部から成ることを
   特徴とするディジタル放送受信機。