JPH07226485A - Manufacturing method of capacitor for integrated circuit - Google Patents
Manufacturing method of capacitor for integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばマイクロ波など
高い周波数帯で用いる集積回路、例えばＭＭＩＣ（ｍｉ
ｃｒｏｗａｖｅ ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ）などに組み込むのに好適な
キャパシタを製造する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit such as MMIC (mi) used in a high frequency band such as microwave.
crowave monolithic integr
The present invention relates to a method of manufacturing a capacitor suitable for being incorporated into an aerated circuit or the like.
【０００２】一般に、キャパシタやインダクタなどの受
動素子は、トランジスタなどの能動素子に比較して大型
である為、ＭＭＩＣなどのパッケージも大型化せざるを
得ない状態にあり、従って、受動素子、特にキャパシタ
の小型化を図る必要がある。Generally, since passive elements such as capacitors and inductors are larger than active elements such as transistors, the packages such as MMIC are inevitably increased in size. It is necessary to reduce the size of the capacitor.
【０００３】[0003]
【従来の技術】現在、前記集積回路には、能動素子とし
てＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌ
ｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）やＧａＡｓ
を材料とするＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｆｉｅｌｄｅｆｆｅｃｔ ｔｒａｎｓ
ｉｓｔｏｒ）などが用いられている。2. Description of the Related Art Currently, in the integrated circuit, an HEMT (high electron mobile) is used as an active element.
(ty-transistor: HEMT) and GaAs
MESFET (metal semico)
nductor fieldeffect trans
istor) or the like is used.
【０００４】それ等の専有面積は極めて小さいのである
が、それに比較するとキャパシタなどの受動素子の専有
面積は格段に大きい。従って、ＭＭＩＣチップのチップ
・サイズは、受動素子の大きさで律せられてしまう。Although the area occupied by them is extremely small, the area occupied by passive elements such as capacitors is much larger than that. Therefore, the chip size of the MMIC chip is limited by the size of the passive element.
【０００５】この為、直流阻止用キャパシタなどはオン
・チップ化せず、パッケージ内の適所にマウントするよ
うにしている。従って、ＭＭＩＣに於けるパッケージの
容積は大きくなるばかりでなく、コストも高く、また、
製造工程も煩雑である。Therefore, the DC blocking capacitors and the like are not mounted on-chip, but are mounted in appropriate places in the package. Therefore, not only the package volume of the MMIC is large, but also the cost is high, and
The manufacturing process is also complicated.
【０００６】前記したような問題を解消する為、近年、
高い比誘電率をもったセラミック系の材料を用い、専有
面積が小さいにも拘わらず、容量が大きいキャパシタが
開発され、現在、従来の技術に依った場合に比較し、面
積を約１／２０乃至１／５０に縮小することが可能にな
った。In order to solve the above-mentioned problems, in recent years,
A capacitor using a ceramic-based material having a high relative dielectric constant and having a large capacitance despite its small occupied area has been developed. At present, the area is about 1/20 of that in the case of using the conventional technology. It has become possible to reduce the size to 1/50.
【０００７】[0007]
【発明が解決しようとする課題】前記セラミック系の材
料を用いたキャパシタを製造する場合、被膜を形成した
だけで良質のセラミック膜を得ることはできず、長時間
に亙って高温に曝すことが必要である。When manufacturing a capacitor using the above-mentioned ceramic material, it is not possible to obtain a good quality ceramic film only by forming a film, and to expose it to a high temperature for a long time. is necessary.
【０００８】従って、ＨＥＭＴ・ＭＭＩＣ或いはＧａＡ
ｓ・ＭＥＳＦＥＴ・ＭＭＩＣなどでは、Ａｓ抜けが生じ
たり、他の領域に於ける金属が半導体中に拡散したり、
活性層が破壊されるなどの問題を生じている。Therefore, HEMT / MMIC or GaA
In s / MESFET / MMIC, etc., As may occur, metals in other regions may diffuse into the semiconductor,
This causes problems such as destruction of the active layer.
【０００９】また、形成可能なセラミック膜の膜厚に
は、製造装置に由来する限界があることから、現在以上
にキャパシタの専有面積を縮小することは困難である。Further, since there is a limit to the film thickness of the ceramic film that can be formed due to the manufacturing apparatus, it is difficult to further reduce the area occupied by the capacitor.
【００１０】本発明では、薄膜化された大容量キャパシ
タを低温の下で製造可能であるようにし、キャパシタの
オン・チップ化を実現しようとする。In the present invention, a large-capacity thin film capacitor can be manufactured at a low temperature, and an on-chip capacitor is realized.
【００１１】[0011]
【課題を解決するための手段】図１乃至図６は本発明の
原理を解説する為の工程要所に於けるキャパシタを表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。1 to 6 are side sectional views showing a capacitor in a process key point for explaining the principle of the present invention. Hereinafter, these figures will be referred to. While explaining.
【００１２】図１参照 １−（１） 絶縁膜を有する半導体層１上に金属膜を形成してからパ
ターニングを行ってキャパシタの下部電極２を形成す
る。 図２参照 ２−（１） 高誘電率をもつセラミックなどを材料とする誘電体膜３
を全面に形成する。See FIG. 1 1- (1) A metal film is formed on a semiconductor layer 1 having an insulating film and then patterned to form a lower electrode 2 of a capacitor. See Fig. 2 2- (1) Dielectric film 3 made of ceramic or the like having a high dielectric constant
Are formed on the entire surface.
【００１３】ところで、ここで形成する誘電体膜３に
は、導電性をもたせることが必要である。その理由は、
キャパシタの誘電体膜として実質的に作用するのは、こ
の後の工程で誘電体膜３の表面に生成させる極薄い被膜
であって、誘電体膜３の大部分は導体としての役割を果
たすことになるからである。By the way, it is necessary that the dielectric film 3 formed here has conductivity. The reason is,
What acts substantially as the dielectric film of the capacitor is an extremely thin film formed on the surface of the dielectric film 3 in the subsequent step, and most of the dielectric film 3 functions as a conductor. Because.
【００１４】誘電体膜３に導電性をもたせるには、例え
ばスパッタリング法に依る場合、基板温度を室温程度の
低温にして形成したり、或いは、イオン・ビーム・アシ
スト法に依る場合、前記と同様に低温を適用し、且つ、
イオン照射に依って内部に多量の欠陥を発生させると良
い。In order to make the dielectric film 3 conductive, for example, in the case of using the sputtering method, the substrate temperature is set to a low temperature of about room temperature, or in the case of using the ion beam assist method, the same as above. Apply low temperature to
It is advisable to generate a large number of defects inside by ion irradiation.
【００１５】図３参照 ３−（１） 誘電体膜３に対して透過率が略零である波長以下の光を
発生する光源からの光を誘電体膜３に照射し、表面近傍
の温度を上昇させ、結晶構造を改質した被膜４を形成す
る。Referring to FIG. 3, 3- (1) The dielectric film 3 is irradiated with light from a light source that generates light having a wavelength of which the transmittance is substantially zero with respect to the dielectric film 3, and the temperature near the surface is controlled. A coating 4 having a raised crystal structure and a modified crystal structure is formed.
【００１６】この被膜４は、極めて薄く、また、高い誘
電率をもち、キャパシタに於ける実質的な誘電体として
作用する。The coating 4 is extremely thin and has a high dielectric constant, and acts as a substantial dielectric in a capacitor.
【００１７】図４参照 ４−（１） 被膜４及び誘電体膜３のパターニングを行って、キャパ
シタに必要な部分を残して他を除去する。Referring to FIG. 4, 4- (1) The coating film 4 and the dielectric film 3 are patterned to leave a portion necessary for the capacitor and remove others.
【００１８】図５参照 ５−（１） 被膜４及び誘電体膜３が変質しない程度の温度で熱処理
を行って、下部電極２の金属を誘電体膜３中に拡散させ
る。5- (1) Heat treatment is performed at a temperature at which the coating film 4 and the dielectric film 3 are not deteriorated to diffuse the metal of the lower electrode 2 into the dielectric film 3.
【００１９】誘電体膜３中には、前記したように、意図
的に多量の欠陥が導入されていることから、低温であっ
ても金属が拡散され易い。Since a large amount of defects are intentionally introduced into the dielectric film 3 as described above, the metal is easily diffused even at a low temperature.
【００２０】図６参照 ６−（１） 金属膜を形成してからパターニングを行ってキャパシタ
の上部電極５を形成する。See FIG. 6 6- (1) After forming a metal film, patterning is performed to form the upper electrode 5 of the capacitor.
【００２１】前記のようにして製造されたキャパシタ
は、被膜４が、バルク結晶に近い状態になっていて、非
常に薄い高誘電体膜として作用するので、小型化しても
大容量にすることができ、チップ上に能動素子と共に集
積することができる。In the capacitor manufactured as described above, the film 4 is in a state close to a bulk crystal and acts as a very thin high-dielectric film, so that the capacitor can have a large capacity even if it is downsized. Yes, it can be integrated with active devices on a chip.
【００２２】前記したところから、本発明に依る集積回
路用キャパシタの製造方法に於いては、From the above, in the method of manufacturing the capacitor for integrated circuit according to the present invention,
【００２３】（１）基板（例えばＧａＡｓからなる半導
体層１１とＳｉＯＮからなる保護膜１２などをもつ基
板）上に下部電極（例えばＴｉからなる下部電極１３）
を形成してから高温焼成を必要とする高（強）誘電体膜
（例えばＴｉＯ2 からなる高誘電体膜１４）を導電性を
もつ程度の低温で形成する工程と、次いで、前記高
（強）誘電体膜の膜厚に比較し侵入長が短く且つ前記高
（強）誘電体膜に対する透過率が小さい領域の波長をも
つ光源（例えば重水素ランプなど）からの光を照射し前
記高（強）誘電体膜の表面を焼成温度に加熱して高抵抗
化された薄膜（例えば高抵抗化膜１４Ａ）を生成させる
工程とが含まれてなることを特徴とするか、或いは、(1) Lower electrode (eg, lower electrode 13 made of Ti) on a substrate (eg, a substrate having a semiconductor layer 11 made of GaAs and a protective film 12 made of SiON)
Forming a high (strong) dielectric film (eg, a high dielectric film 14 made of TiO 2 ) requiring high temperature firing at a low temperature such that it has conductivity, and then the high (strong) ) Irradiating light from a light source (for example, a deuterium lamp) having a wavelength in a region where the penetration length is short compared to the film thickness of the dielectric film and the transmittance to the high (strong) dielectric film is small, Or a step of heating the surface of the (strong) dielectric film to a firing temperature to generate a high resistance thin film (for example, the high resistance film 14A), or
【００２４】（２）前記（１）に於いて、高（強）誘電
体膜を形成する際にイオン・ビーム（例えば酸素イオン
・ビーム）を照射して物理的に損傷を与えて欠陥を生成
させることを特徴とするか、或いは、(2) In the above (1), an ion beam (for example, an oxygen ion beam) is irradiated when the high (ferroelectric) dielectric film is formed to physically damage and generate a defect. Characterized in that, or
【００２５】（３）前記（１）に於いて、下部電極を構
成する金属材料を高（強）誘電体膜中に拡散させる為の
熱処理を行う工程が含まれてなることを特徴とする。(3) The above (1) is characterized by including a step of performing a heat treatment for diffusing the metal material forming the lower electrode into the high (ferroelectric) dielectric film.
【００２６】[0026]
【作用】前記手段を採ることに依り、キャパシタに於け
る実質的な誘電体膜として作用する被膜を薄く形成する
ことができるので、専有面積が小さいにも拘わらず、大
きな容量をもつキャパシタを実現することができ、従来
は困難であったキャパシタのオン・チップ化が可能とな
り、集積回路のパッケージは小型化されるので、例えば
ＭＭＩＣなどには好適である。By adopting the above-mentioned means, it is possible to form a thin film that substantially functions as a dielectric film in a capacitor, so that a capacitor having a large capacitance can be realized despite its small occupied area. Since it is possible to realize a capacitor on-chip, which has been difficult in the past, and the package of the integrated circuit can be miniaturized, it is suitable for MMIC, for example.
【００２７】[0027]
【実施例】図７乃至図１３は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 7 to 13 are side sectional views of essential parts of a semiconductor device in process steps for explaining one embodiment of the present invention, which will be described below with reference to these drawings.
【００２８】図７参照 ７−（１） 基板（図示せず）上にエピタキシャル成長させたＧａＡ
ｓからなる半導体層１１にプラズマＣＶＤ（ｐｌａｓｍ
ａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔ
ｉｏｎ）法を適用することに依って、厚さ例えば１５０
０〔Å〕程度のＳｉＯＮからなる保護膜１２を形成す
る。See FIG. 7 7- (1) GaA epitaxially grown on a substrate (not shown)
on the semiconductor layer 11 made of s by plasma CVD (plasm
a chemical vapor deposit
ion) method, depending on the thickness, for example 150
A protective film 12 made of SiON having a thickness of 0 [Å] is formed.
【００２９】７−（２） 真空蒸着法を適用することに依って、保護膜１２上に厚
さが例えば１０００〔Å〕程度であるＴｉ膜を形成す
る。7- (2) A Ti film having a thickness of, for example, about 1000 [Å] is formed on the protective film 12 by applying the vacuum evaporation method.
【００３０】７−（３） Ａｒイオンを用いたイオン・ミリング法を適用すること
に依り、Ｔｉ膜のパターニングを行って下部電極１３を
形成する。尚、下部電極１３を構成する金属材料として
は、次の工程で形成する高誘電体膜中に拡散され易いも
のを選択することが好ましい。7- (3) The lower electrode 13 is formed by patterning the Ti film by applying the ion milling method using Ar ions. As the metal material forming the lower electrode 13, it is preferable to select a metal material that is easily diffused in the high dielectric film formed in the next step.
【００３１】図８参照 ８−（１） イオン・ビーム・アシスト法を適用することに依り、全
面に厚さが例えば２０００〔Å〕程度であるＴｉＯ2 か
らなる高誘電体膜１４を形成する。See FIG. 8 8- (1) By applying the ion beam assist method, a high dielectric film 14 made of TiO 2 having a thickness of, for example, about 2000 [Å] is formed on the entire surface.
【００３２】ここで形成する高誘電体膜１４には、多量
の欠陥を含ませて導電性にすることが必要であることか
ら、酸素イオンをイオン・ビームとして同時に照射する
と良い。尚、イオン・ビームとしては、高誘電体膜１４
内に多量の欠陥を生成し、また、ストイキオメトリを変
えないものであれば適宜に選択することができる。Since the high dielectric film 14 formed here needs to be made conductive by containing a large number of defects, it is preferable to simultaneously irradiate oxygen ions as an ion beam. In addition, as the ion beam, the high dielectric film 14 is used.
It can be appropriately selected as long as it produces a large amount of defects therein and does not change the stoichiometry.
【００３３】ＴｉＯ2 からなる高誘電体膜１４を形成す
る際の雰囲気温度は、高誘電体膜１４が導電性を維持で
きる範囲で選択して良く、例えば１００〔℃〕に設定す
ることができる。The atmosphere temperature when forming the high dielectric film 14 made of TiO 2 may be selected within a range in which the high dielectric film 14 can maintain conductivity, and can be set to, for example, 100 [° C.]. .
【００３４】図９参照 ９−（１） 出力が１〔ｋＷ〕、ピーク波長が１２５〔ｎｍ〕及び１
６０〔ｎｍ〕の付近にある重水素ランプを光源として、
高誘電体膜１４の表面近傍に於ける温度が５００〔℃〕
乃至７００〔℃〕、即ち、焼成温度になるまで照射し、
高誘電体膜１４の結晶構造を変化（結晶化）させて厚さ
２００〔Å〕の高抵抗化膜１４Ａを生成させる。See FIG. 9 9- (1) Output is 1 [kW], peak wavelength is 125 [nm] and 1
Using a deuterium lamp near 60 [nm] as a light source,
The temperature near the surface of the high dielectric film 14 is 500 [° C.].
To 700 to 700 ° C., that is, to the firing temperature,
The crystal structure of the high-dielectric film 14 is changed (crystallized) to form a high-resistance film 14A having a thickness of 200 [Å].
【００３５】この場合、温度は光源のパワー並びに照射
時間で制御するものであり、ＴｉＯ2 からなる高誘電体
膜１４は基板の全面に形成されているので、前記光照射
に依って他の領域が損傷される虞は皆無である。In this case, the temperature is controlled by the power of the light source and the irradiation time, and since the high dielectric film 14 made of TiO 2 is formed on the entire surface of the substrate, another region is formed depending on the light irradiation. There is no risk of damage to the.
【００３６】また、ここで用いる光源としては、ＴｉＯ
2 に対する透過係数が零近くの波長であれば、前記重水
素ランプに限定されるものではない。The light source used here is TiO 2.
The wavelength is not limited to the deuterium lamp as long as the transmission coefficient for 2 is near zero.
【００３７】図１０参照 １０−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＳＦ6 とする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、高抵抗化膜１４Ａ及び高
誘電体膜１４のエッチングを行って、キャパシタに必要
な部分を残して他を除去する。本実施例の場合、キャパ
シタに必要な部分を平面で見た面積は、１００〔μｍ〕
×１００〔μｍ〕とした。See FIG. 10 10- (1) Resist process in lithography and reactive ion etching (RI) using SF 6 as an etching gas
By applying the method E), the high resistance film 14A and the high-dielectric film 14 are etched to leave a portion necessary for the capacitor and remove the others. In the case of the present embodiment, the area required for the capacitor in plan view is 100 [μm].
× 100 [μm].
【００３８】図１１参照 １１−（１） 下部電極１３から材料であるＴｉを高誘電体膜１４中に
拡散させる為、温度３００〔℃〕〜３５０〔℃〕で時間
１０〔分〕の熱処理を行う。尚、この程度の温度では、
集積回路に於ける他の領域が影響を受けることはなく、
しかも、Ｔｉは高誘電体膜１４の表面、即ち、高抵抗化
膜１４Ａに到達する程度に拡散する。See FIG. 11 11- (1) In order to diffuse Ti, which is a material, from the lower electrode 13 into the high-dielectric film 14, heat treatment is performed at a temperature of 300 ° C. to 350 ° C. for a time of 10 minutes. To do. At this temperature,
Other areas of the integrated circuit are not affected,
Moreover, Ti diffuses to such an extent that it reaches the surface of the high dielectric film 14, that is, the high resistance film 14A.
【００３９】１１−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、上部電極にエア・ブリッジを生成させる
為のレジスト膜１５を形成する。11- (2) A resist film 15 for forming an air bridge is formed on the upper electrode by applying a resist process in the lithography technique.
【００４０】図１２参照 １２−（１） 蒸着法を適用することに依り、全面に鍍金の下地になる
極薄い金属膜を形成する。尚、簡明にする為、前記極薄
い金属膜は図示されていない。See FIG. 12 12- (1) By applying the vapor deposition method, an extremely thin metal film to be a base of plating is formed on the entire surface. Note that, for the sake of simplicity, the ultrathin metal film is not shown.
【００４１】リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、上部電極、上部電極引出し
パッド、下部電極引出しパッドを形成する為のパターン
をもつレジスト膜１６を形成する。By applying a resist process in the lithography technique, a resist film 16 having a pattern for forming an upper electrode, an upper electrode lead-out pad and a lower electrode lead-out pad is formed.
【００４２】鍍金法を適用することに依って、レジスト
膜１６で覆われていない部分、即ち、前記工程１２−
（１）で形成した極薄い金属膜が表出されている部分上
に厚さが例えば１０００〔Å〕／２０００〔Å〕のＰｔ
／Ｔｉからなる上部電極１７、ブリッジ部分１８、上部
電極引き出しパッド１９、下部電極引き出しパッド２０
などをそれぞれ形成する。By applying the plating method, the portion not covered with the resist film 16, that is, the step 12-
For example, Pt having a thickness of 1000 [Å] / 2000 [Å] is formed on the exposed portion of the ultrathin metal film formed in (1).
/ Ti upper electrode 17, bridge portion 18, upper electrode lead pad 19, lower electrode lead pad 20
Etc. are formed respectively.
【００４３】図１３参照 １３−（１） レジスト膜１６の溶解・剥離及びレジスト膜１５の溶解
・剥離を行う。レジスト膜１５を除去したことに依っ
て、ブリッジ部分１８は下地と空気分離される。See FIG. 13 13- (1) Dissolve and peel the resist film 16 and dissolve and peel the resist film 15. Due to the removal of the resist film 15, the bridge portion 18 is separated from the base by air.
【００４４】１３−（２） レジスト膜１６を除去した跡には、前記工程１２−
（１）で形成した鍍金の下地である極薄い金属膜が表出
され、また、それは、各電極などを短絡しているので、
イオン・ミリング法などを適用して除去する。これに依
って、上部電極１７、ブリッジ部分１８、上部電極引き
出しパッド１９、下部電極引き出しパッド２０などが完
全にパターン化される。13- (2) In the trace of the removal of the resist film 16, the step 12-
An extremely thin metal film, which is the base of the plating formed in (1), is exposed, and since it short-circuits each electrode, etc.,
Ion milling method is applied to remove. As a result, the upper electrode 17, the bridge portion 18, the upper electrode lead pad 19, the lower electrode lead pad 20, etc. are completely patterned.
【００４５】前記のようにして得られた集積回路用キャ
パシタは、その平面で見た面積が、前記したように、１
００〔μｍ〕×１００〔μｍ〕であるにも拘わらず、容
量は約３００〔ｐＦ〕〜４００〔ｐＦ〕程度にすること
ができた。因みに、従来の技術に依った場合、前記の面
積では、高々４〔ｐＦ〕程度であるに過ぎない。The integrated circuit capacitor obtained as described above has an area in plan view of 1 as described above.
Although the capacitance was 00 [μm] × 100 [μm], the capacitance could be set to about 300 [pF] to 400 [pF]. Incidentally, in the case of the conventional technique, the area is only about 4 [pF] at the most.
【００４６】[0046]
【発明の効果】本発明に依る集積回路用キャパシタの製
造方法に於いては、基板上に下部電極を形成してから高
温焼成を必要とする高（強）誘電体膜を導電性をもつ程
度の低温で形成し、高（強）誘電体膜の膜厚に比較し侵
入長が短く且つ高（強）誘電体膜に対する透過率が小さ
い領域の波長をもつ光源からの光を照射し高（強）誘電
体膜の表面を焼成温度に加熱して高抵抗化された薄膜を
生成させる。In the method of manufacturing a capacitor for an integrated circuit according to the present invention, a high (ferroelectric) dielectric film, which requires high temperature baking after forming a lower electrode on a substrate, has a degree of conductivity. It is formed at a low temperature and has a short penetration depth compared to the film thickness of the high (ferroelectric) dielectric film, and is irradiated with light from a light source having a wavelength in a region where the transmittance to the high (ferroelectric) dielectric film is small. The surface of the (strong) dielectric film is heated to the firing temperature to form a high resistance thin film.
【００４７】前記構成を採ることに依り、キャパシタに
於ける実質的な誘電体膜として作用する被膜を薄く形成
することができるので、専有面積が小さいにも拘わら
ず、大きな容量をもつキャパシタを実現することがで
き、従来は困難であったキャパシタのオン・チップ化が
可能となり、集積回路のパッケージは小型化されるの
で、例えばＭＭＩＣなどには好適である。By adopting the above-mentioned structure, it is possible to form a thin film that substantially functions as a dielectric film in a capacitor, so that a capacitor having a large capacitance can be realized despite its small occupied area. Since it is possible to realize a capacitor on-chip, which has been difficult in the past, and the package of the integrated circuit can be miniaturized, it is suitable for MMIC, for example.
【図１】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 1 is a cutaway side view of an essential part showing a capacitor in a process key point for explaining the principle of the present invention.
【図２】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 2 is a side sectional view showing a main part of a capacitor in a process main part for explaining the principle of the present invention.
【図３】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 3 is a cutaway side view of a main part showing a capacitor in a process main part for explaining the principle of the present invention.
【図４】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 4 is a cutaway side view of a main part showing a capacitor in a process main part for explaining the principle of the present invention.
【図５】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 5 is a cutaway side view of a main part showing a capacitor in a process main part for explaining the principle of the present invention.
【図６】本発明の原理を解説する為の工程要所に於ける
キャパシタを表す要部切断側面図である。FIG. 6 is a cutaway side view of a main part showing a capacitor in a process main part for explaining the principle of the present invention.
【図７】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。FIG. 7 is a side sectional view of a main part of a semiconductor device at a process key point for explaining an embodiment of the present invention.
【図８】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。FIG. 8 is a side sectional view of a main part of a semiconductor device in a process key point for explaining an embodiment of the present invention.
【図９】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。FIG. 9 is a side sectional view of a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図１０】本発明一実施例を解説する為の工程要所に於
ける半導体装置の要部切断側面図である。FIG. 10 is a side sectional view of a main part of a semiconductor device in a process main part for explaining an embodiment of the present invention.
【図１１】本発明一実施例を解説する為の工程要所に於
ける半導体装置の要部切断側面図である。FIG. 11 is a side sectional view of a main part of a semiconductor device at a process key point for explaining an embodiment of the present invention.
【図１２】本発明一実施例を解説する為の工程要所に於
ける半導体装置の要部切断側面図である。FIG. 12 is a sectional side view of a main part of a semiconductor device in a process key point for explaining an embodiment of the present invention.
【図１３】本発明一実施例を解説する為の工程要所に於
ける半導体装置の要部切断側面図である。FIG. 13 is a side sectional view of a main part of a semiconductor device at a process key point for explaining an embodiment of the present invention.
１１ 半導体層 １２ 保護膜 １３ 下部電極 １４ 高誘電体膜 １４Ａ 高抵抗化膜 １５ レジスト膜 １６ レジスト膜 １７ 上部電極 １８ ブリッジ部分 １９ 上部電極引き出しパッド ２０ 下部電極引き出しパッド 11 semiconductor layer 12 protective film 13 lower electrode 14 high dielectric film 14A high resistance film 15 resist film 16 resist film 17 upper electrode 18 bridge part 19 upper electrode lead pad 20 lower electrode lead pad
Claims (3)
を必要とする高（強）誘電体膜を導電性をもつ程度の低
温で形成する工程と、 次いで、前記高（強）誘電体膜の膜厚に比較し侵入長が
短く且つ前記高（強）誘電体膜に対する透過率が小さい
領域の波長をもつ光源からの光を照射し前記高（強）誘
電体膜の表面を焼成温度に加熱して高抵抗化された薄膜
を生成させる工程とが含まれてなることを特徴とする集
積回路用キャパシタの製造方法。1. A step of forming a high (ferroelectric) dielectric film, which requires a high temperature baking after forming a lower electrode on a substrate, at a low temperature such that it has conductivity, and then forming the high (strong) dielectric film. The penetration length is shorter than the film thickness of the body film, and the surface of the high (ferroelectric) dielectric film is baked by irradiating light from a light source having a wavelength in a region where the transmittance to the high (ferroelectric) dielectric film is small. And a step of producing a thin film having a high resistance by heating to a temperature, and a method for manufacturing a capacitor for an integrated circuit.
ビームを照射して物理的に損傷を与えて欠陥を生成させ
ることを特徴とする請求項１記載の集積回路用キャパシ
タの製造方法。2. When forming a high (ferroelectric) dielectric film, ions
2. The method of manufacturing a capacitor for an integrated circuit according to claim 1, further comprising the step of irradiating a beam to physically damage and generate a defect.
電体膜中に拡散させる為の熱処理を行う工程が含まれて
なることを特徴とする請求項１記載の集積回路用キャパ
シタの製造方法。3. The integrated circuit capacitor according to claim 1, further comprising a step of performing a heat treatment for diffusing a metal material forming the lower electrode into a high (ferroelectric) dielectric film. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1602994A JPH07226485A (en) | 1994-02-10 | 1994-02-10 | Manufacturing method of capacitor for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1602994A JPH07226485A (en) | 1994-02-10 | 1994-02-10 | Manufacturing method of capacitor for integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226485A true JPH07226485A (en) | 1995-08-22 |
Family
ID=11905152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1602994A Pending JPH07226485A (en) | 1994-02-10 | 1994-02-10 | Manufacturing method of capacitor for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226485A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| US6838353B1 (en) | 1996-07-08 | 2005-01-04 | Micron Technology, Inc. | Devices having improved capacitance and methods of their fabrication |
| US7057877B2 (en) | 2003-08-27 | 2006-06-06 | Seiko Epson Corporation | Capacitor, method of manufacture thereof and semiconductor device |
| US7176100B2 (en) | 2004-01-29 | 2007-02-13 | Seiko Epson Corporation | Capacitor and its manufacturing method, and semiconductor device |
| US7190567B2 (en) | 2003-12-04 | 2007-03-13 | Seiko Epson Corporation | Capacitor and its manufacturing method, and semiconductor device |
-
1994
- 1994-02-10 JP JP1602994A patent/JPH07226485A/en active Pending
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