JPH0722548A - 半導体装置 - Google Patents
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- JPH0722548A JPH0722548A JP18897393A JP18897393A JPH0722548A JP H0722548 A JPH0722548 A JP H0722548A JP 18897393 A JP18897393 A JP 18897393A JP 18897393 A JP18897393 A JP 18897393A JP H0722548 A JPH0722548 A JP H0722548A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体基板の一面又は両面に配線層
を介して半導体チツプが実装されてなる半導体装置にお
いて、当該半導体基板の温度を正確に測定し得るように
しようとするものである。 【構成】半導体基板に第１のｐ型層と第１のｎ型層とが
接合してなるｐｎ接合部を設け、測定によつて得られる
ｐｎ接合部のビルトインポテンシヤルに基づいて半導体
基板の温度を検出するようにしたことにより、当該半導
体基板そのものの温度を測定することができ、かくして
当該半導体基板の温度を正確に測定し得る半導体装置を
実現できる。
を介して半導体チツプが実装されてなる半導体装置にお
いて、当該半導体基板の温度を正確に測定し得るように
しようとするものである。 【構成】半導体基板に第１のｐ型層と第１のｎ型層とが
接合してなるｐｎ接合部を設け、測定によつて得られる
ｐｎ接合部のビルトインポテンシヤルに基づいて半導体
基板の温度を検出するようにしたことにより、当該半導
体基板そのものの温度を測定することができ、かくして
当該半導体基板の温度を正確に測定し得る半導体装置を
実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、例え
ばシリコンを下地基板として用いた多層配線基板に適用
して好適なものである。
ばシリコンを下地基板として用いた多層配線基板に適用
して好適なものである。
【０００２】
【従来の技術】この種の多層配線基板においては、シリ
コン基板の所定面に絶縁膜でなる単数又は複数の配線層
を順次形成すると共に、このとき各配線層ごとに所定の
配線処理を順次施すことにより配線パターンが３次元的
に形成されている。これにより当該多層配線基板におい
ては、配線パターンを高い密度で配線することができ、
かくして当該基板を含む装置全体を小型化し得るように
なされている。
コン基板の所定面に絶縁膜でなる単数又は複数の配線層
を順次形成すると共に、このとき各配線層ごとに所定の
配線処理を順次施すことにより配線パターンが３次元的
に形成されている。これにより当該多層配線基板におい
ては、配線パターンを高い密度で配線することができ、
かくして当該基板を含む装置全体を小型化し得るように
なされている。
【０００３】ところで従来、この種のシリコン基板の温
度プロフアイルを測定する方法として、熱電対を用いる
第１の測定方法と赤外線放射温度計を用いる第２の測定
方法とがある。
度プロフアイルを測定する方法として、熱電対を用いる
第１の測定方法と赤外線放射温度計を用いる第２の測定
方法とがある。
【０００４】
【発明が解決しようとする課題】ところが第１の測定方
法では、熱電対の熱容量や熱電対及びシリコン基板間の
熱抵抗の関係から当該シリコン基板の正確な温度を測定
することが難しく、また熱電対を当該多層配線基板に実
装されたチツプ部品の下等に付けられないなど、物理的
な熱電対の取り付け位置の制約があつた。一方第２の測
定方法では、表面に現れないところの温度を測定するこ
とができず、また赤外線放射温度計が被測定対象物が黒
体でないと正確な温度測定ができない問題があつた。
法では、熱電対の熱容量や熱電対及びシリコン基板間の
熱抵抗の関係から当該シリコン基板の正確な温度を測定
することが難しく、また熱電対を当該多層配線基板に実
装されたチツプ部品の下等に付けられないなど、物理的
な熱電対の取り付け位置の制約があつた。一方第２の測
定方法では、表面に現れないところの温度を測定するこ
とができず、また赤外線放射温度計が被測定対象物が黒
体でないと正確な温度測定ができない問題があつた。
【０００５】本発明は以上の点を考慮してなされたもの
で、半導体基板の一面又は両面に配線層を介して半導体
チツプが実装されてなる半導体装置において、当該半導
体基板の温度を正確に測定し得る半導体装置を提案しよ
うとするものである。
で、半導体基板の一面又は両面に配線層を介して半導体
チツプが実装されてなる半導体装置において、当該半導
体基板の温度を正確に測定し得る半導体装置を提案しよ
うとするものである。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体基板２の一面又は両面に配
線層３を介して半導体チツプ７が実装され、半導体チツ
プ７が配線層３に形成された配線パターン４を介して信
号を入力し、又は出力する半導体装置１において、半導
体基板２は、第１のｐ型層１０と第１のｎ型層２とが接
合してなるｐｎ接合部を有し、測定によつて得られるｐ
ｎ接合部のビルトインポテンシヤルφbiに基づいて半導
体基板２の温度を検出するようにした。
め本発明においては、半導体基板２の一面又は両面に配
線層３を介して半導体チツプ７が実装され、半導体チツ
プ７が配線層３に形成された配線パターン４を介して信
号を入力し、又は出力する半導体装置１において、半導
体基板２は、第１のｐ型層１０と第１のｎ型層２とが接
合してなるｐｎ接合部を有し、測定によつて得られるｐ
ｎ接合部のビルトインポテンシヤルφbiに基づいて半導
体基板２の温度を検出するようにした。
【０００７】また本発明においては、半導体基板２はシ
リコンでなり、第１のｐ型層１０及び第１のｎ型層２
は、それぞれシリコンに高濃度の不純物をドープするこ
とにより形成すると共に、このとき第１のｐ型層１０及
び第１のｎ型層２間にシリコンに低濃度の不純物をドー
プしてなる第２のｐ型層又は第２のｎ型層を形成するよ
うにした。
リコンでなり、第１のｐ型層１０及び第１のｎ型層２
は、それぞれシリコンに高濃度の不純物をドープするこ
とにより形成すると共に、このとき第１のｐ型層１０及
び第１のｎ型層２間にシリコンに低濃度の不純物をドー
プしてなる第２のｐ型層又は第２のｎ型層を形成するよ
うにした。
【０００８】さらに本発明においては、配線層３はポリ
イミドでなるようにした。
イミドでなるようにした。
【０００９】
【作用】測定によつて得られるｐｎ接合部のビルトイン
ポテンシヤルφbiに基づいて半導体基板２の温度を検出
するようにしたことにより、当該半導体基板２そのもの
の温度を測定することができる。
ポテンシヤルφbiに基づいて半導体基板２の温度を検出
するようにしたことにより、当該半導体基板２そのもの
の温度を測定することができる。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１１】図１において、１は全体として多層配線基
板を示し、シリコンに高濃度の不純物をドープしてなる
ｎ型シリコン基板２（以下これをｎ+ シリコン基板２と
呼ぶ）の上面にポリミドでなる絶縁層３が形成されてい
る。絶縁層３の内部には、所定の配線処理によつて配線
パターン４が段階的に形成されており、当該配線パター
ン４は必要に応じて当該絶縁層３上面に配設された所定
の電極５と接続されている。
板を示し、シリコンに高濃度の不純物をドープしてなる
ｎ型シリコン基板２（以下これをｎ+ シリコン基板２と
呼ぶ）の上面にポリミドでなる絶縁層３が形成されてい
る。絶縁層３の内部には、所定の配線処理によつて配線
パターン４が段階的に形成されており、当該配線パター
ン４は必要に応じて当該絶縁層３上面に配設された所定
の電極５と接続されている。
【００１２】この場合絶縁層３の上面には銀エポキシ６
を介してICチツプ７が取り付けられると共に、当該ICチ
ツプ７の各端子（図示せず）はワイアーボンデイング法
によつてワイアー８を介して所定の電極５に接続され、
これにより当該ICチツプ７がワイアー８、電極５及び配
線パターン４を介して信号を入力し、又は出力するよう
になされている。
を介してICチツプ７が取り付けられると共に、当該ICチ
ツプ７の各端子（図示せず）はワイアーボンデイング法
によつてワイアー８を介して所定の電極５に接続され、
これにより当該ICチツプ７がワイアー８、電極５及び配
線パターン４を介して信号を入力し、又は出力するよう
になされている。
【００１３】かかる構成に加えこの多層配線基板１の場
合、ｎ+ シリコン基板２の上面部の一部にはイオン注入
又は拡散によつて高濃度の不純物をドープすることによ
りｐ型層１０（以下これをｐ+ 層１０と呼ぶ）が形成さ
れている。このｐ+ 層１０は、絶縁層３の内部に形成さ
れた配線パターン１１を介して当該絶縁層３の上面に配
設された電極１２と接続されている。同様にしてｎ+ シ
リコン基板２は、絶縁層３の内部に形成された配線パタ
ーン１３を介して当該絶縁層３の上面に配設された電極
１３と接続され、これによりｎ+ シリコン基板２及びｐ
+ 層１０で構成されるｐｎ接合の接合容量が測定できる
ようになされている。
合、ｎ+ シリコン基板２の上面部の一部にはイオン注入
又は拡散によつて高濃度の不純物をドープすることによ
りｐ型層１０（以下これをｐ+ 層１０と呼ぶ）が形成さ
れている。このｐ+ 層１０は、絶縁層３の内部に形成さ
れた配線パターン１１を介して当該絶縁層３の上面に配
設された電極１２と接続されている。同様にしてｎ+ シ
リコン基板２は、絶縁層３の内部に形成された配線パタ
ーン１３を介して当該絶縁層３の上面に配設された電極
１３と接続され、これによりｎ+ シリコン基板２及びｐ
+ 層１０で構成されるｐｎ接合の接合容量が測定できる
ようになされている。
【００１４】この接合容量は、横軸にｐ+ 層１０及びｎ
+ シリコン基板２間の印加電圧をとりかつ縦軸に容量
（以下これをＣとする）の２乗の逆数をとつた場合、次
式
+ シリコン基板２間の印加電圧をとりかつ縦軸に容量
（以下これをＣとする）の２乗の逆数をとつた場合、次
式
【数１】 のような条件のもとで、図２のＫ１又はＫ２のような直
線状のグラフとして表される。
線状のグラフとして表される。
【００１５】これは、一般的に半導体のｐｎ接合の接合
容量Ｃが、電子の電荷容量をｑ、シリコンの比誘電率を
ｋ、真空の誘電率をε0 、アクセプタ濃度をＮa 、ドナ
ー濃度をＮd 、印加電圧をＶR 及びビルトインポテンシ
ヤル（ｐｎ接合の温度に応じて変化する物理量）をφbi
としたとき、次式
容量Ｃが、電子の電荷容量をｑ、シリコンの比誘電率を
ｋ、真空の誘電率をε0 、アクセプタ濃度をＮa 、ドナ
ー濃度をＮd 、印加電圧をＶR 及びビルトインポテンシ
ヤル（ｐｎ接合の温度に応じて変化する物理量）をφbi
としたとき、次式
【数２】 で与えられることによる。
【００１６】ここで（２）式では温度によつて変化する
パラメータはビルトインポテンシヤルφbiだけであり、
このφbiは次式
パラメータはビルトインポテンシヤルφbiだけであり、
このφbiは次式
【数３】 となるように印加電圧（ＶR ）を変化させることによつ
て式（２）及び式（３）から次式
て式（２）及び式（３）から次式
【数４】 のように得ることができる。
【００１７】この場合図２において直線Ｋ１及び直線２
の傾きはアクセプタ濃度Ｎa 、ドナー濃度Ｎd 及びｐｎ
接合の接合面積によつて変化するが、ビルトインポテン
シヤルφbiは変化しない。従つて当該多層配線基板１お
いては、このようにして得たビルトインポテンシヤルφ
biから温度との対応表を用いることにより、ｎ+ シリコ
ン基板２の温度を検出することができるようになされて
いる。
の傾きはアクセプタ濃度Ｎa 、ドナー濃度Ｎd 及びｐｎ
接合の接合面積によつて変化するが、ビルトインポテン
シヤルφbiは変化しない。従つて当該多層配線基板１お
いては、このようにして得たビルトインポテンシヤルφ
biから温度との対応表を用いることにより、ｎ+ シリコ
ン基板２の温度を検出することができるようになされて
いる。
【００１８】この実施例の場合、ｐ+ 層１０及びｎ+ シ
リコン基板２間には、当該ｎ+ シリコン基板２に低濃度
の不純物をドープしてなるｐ型層（図示せず）（以下こ
れをｐ+ 層と呼ぶ））が形成され、これによりｐ+ 層１
０及びｎ+ シリコン基板２の接合部におけるブレイクダ
ウン電圧を向上させ得るようになされている。かくして
当該多層配線基板１においては、ｐ+ 層１０及びｎ+ シ
リコン基板２間のｐｎ接合部における耐電圧が向上し、
これによりセンサとしての使い勝手を向上させることが
できるようになされている。
リコン基板２間には、当該ｎ+ シリコン基板２に低濃度
の不純物をドープしてなるｐ型層（図示せず）（以下こ
れをｐ+ 層と呼ぶ））が形成され、これによりｐ+ 層１
０及びｎ+ シリコン基板２の接合部におけるブレイクダ
ウン電圧を向上させ得るようになされている。かくして
当該多層配線基板１においては、ｐ+ 層１０及びｎ+ シ
リコン基板２間のｐｎ接合部における耐電圧が向上し、
これによりセンサとしての使い勝手を向上させることが
できるようになされている。
【００１９】またこの実施例の場合、電極は所定の配線
手段（図示せず）を介して制御回路（図示せず）に接続
されている。制御回路においては、当該電極及び当該配
線手段介して得られるｎ+ シリコン基板２及びｐ+ 層１
０間のｐｎ接合容量に基づいて当該ｎ+ シリコン基板２
の温度を判断し、当該温度が所定の値以上になつた場合
には当該多層配線基板１に電圧を供給する電源（図示せ
ず）に対して制御信号を送出することによりこの電源に
当該多層配線基板１に対する駆動電圧の供給を停止させ
ると共に、当該多層配線基板１と隣接するように配設さ
れたフアン（図示せず）を駆動する駆動電源回路（図示
せず）に制御信号を送出することにより当該フアンを駆
動させてこの多層配線基板１を冷却させるようになされ
ている。
手段（図示せず）を介して制御回路（図示せず）に接続
されている。制御回路においては、当該電極及び当該配
線手段介して得られるｎ+ シリコン基板２及びｐ+ 層１
０間のｐｎ接合容量に基づいて当該ｎ+ シリコン基板２
の温度を判断し、当該温度が所定の値以上になつた場合
には当該多層配線基板１に電圧を供給する電源（図示せ
ず）に対して制御信号を送出することによりこの電源に
当該多層配線基板１に対する駆動電圧の供給を停止させ
ると共に、当該多層配線基板１と隣接するように配設さ
れたフアン（図示せず）を駆動する駆動電源回路（図示
せず）に制御信号を送出することにより当該フアンを駆
動させてこの多層配線基板１を冷却させるようになされ
ている。
【００２０】以上の構成において、当該多層配線基板１
ではｎ+ シリコン基板２の温度を測定する場合、電極１
２及び１４を介してｎ+ シリコン基板２及びｐ+ 層１０
間のｐｎ接合容量が無くなるようなｎ+ シリコン基板２
及びｐ+ 層１０間の印加電圧ＶR の値を求める。このと
き得られた印加電圧ＶR は、当該ｎ+ シリコン基板２及
びｐ+ 層１０間のビルトインポテンシヤルφbiと等し
く、従つてこのようにして求めたビルトインポテンシヤ
ルφbiと温度との対応表とを照らし合わせることにより
当該ｎ+ シリコン基板２の温度を容易に求めることがで
きる。
ではｎ+ シリコン基板２の温度を測定する場合、電極１
２及び１４を介してｎ+ シリコン基板２及びｐ+ 層１０
間のｐｎ接合容量が無くなるようなｎ+ シリコン基板２
及びｐ+ 層１０間の印加電圧ＶR の値を求める。このと
き得られた印加電圧ＶR は、当該ｎ+ シリコン基板２及
びｐ+ 層１０間のビルトインポテンシヤルφbiと等し
く、従つてこのようにして求めたビルトインポテンシヤ
ルφbiと温度との対応表とを照らし合わせることにより
当該ｎ+ シリコン基板２の温度を容易に求めることがで
きる。
【００２１】この場合、この測定によつて得られるｎ+
シリコン基板２の温度は、ｎ+ シリコン基板２及びｐ+
層１０間のエネルギーギヤツプという物理量を測定する
ことによつて得られたものであり、従つて例えば熱電対
の熱容量に起因する測定誤差などがなく、正確な測定結
果を得ることができる。
シリコン基板２の温度は、ｎ+ シリコン基板２及びｐ+
層１０間のエネルギーギヤツプという物理量を測定する
ことによつて得られたものであり、従つて例えば熱電対
の熱容量に起因する測定誤差などがなく、正確な測定結
果を得ることができる。
【００２２】以上の構成によれば、ｎ+ シリコン基板２
の一部にｐ+ 層１０を設け、当該各ｎ+ シリコン基板２
及びｐ+ 層１０を絶縁層３内に配線された配線パターン
１１、１３を介して当該絶縁層３の上面に配設された電
極１２、１４にそれぞれ接続するようにしたことによ
り、ｎ+ シリコン基板２及びｐ+ 層１０間のビルトイン
ポテンシヤルφbiを容易に求めることができ、かくして
正確なｎ+ シリコン基板２の温度を測定することができ
る。また原理的に測定に必要なデバイスの面積を極めて
小さくでき、かつｎ+ シリコン基板２そのものの温度を
測定することができる。
の一部にｐ+ 層１０を設け、当該各ｎ+ シリコン基板２
及びｐ+ 層１０を絶縁層３内に配線された配線パターン
１１、１３を介して当該絶縁層３の上面に配設された電
極１２、１４にそれぞれ接続するようにしたことによ
り、ｎ+ シリコン基板２及びｐ+ 層１０間のビルトイン
ポテンシヤルφbiを容易に求めることができ、かくして
正確なｎ+ シリコン基板２の温度を測定することができ
る。また原理的に測定に必要なデバイスの面積を極めて
小さくでき、かつｎ+ シリコン基板２そのものの温度を
測定することができる。
【００２３】なお上述の実施例においては、多層配線基
板１の下地基板としてｎ型のシリコン基板２を用い、当
該シリコン基板２にｐ型層１０を形成するようにした場
合について述べたが、本発明はこれに限らず、下地基板
としてｐ型のシリコン基板を用い、当該シリコン基板の
一部にｎ型の層を設けるようにしても同様の効果を得る
ことができる。
板１の下地基板としてｎ型のシリコン基板２を用い、当
該シリコン基板２にｐ型層１０を形成するようにした場
合について述べたが、本発明はこれに限らず、下地基板
としてｐ型のシリコン基板を用い、当該シリコン基板の
一部にｎ型の層を設けるようにしても同様の効果を得る
ことができる。
【００２４】また上述の実施例においては、ｎ+ シリコ
ン基板２にｐ+ 層１０を１箇所だけ形成するようにした
場合について述べたが、本発明はこれに限らず、図３に
示すように、ｎ+ シリコン基板２にｐ+ 層１０を複数箇
所形成するようにしても良い。
ン基板２にｐ+ 層１０を１箇所だけ形成するようにした
場合について述べたが、本発明はこれに限らず、図３に
示すように、ｎ+ シリコン基板２にｐ+ 層１０を複数箇
所形成するようにしても良い。
【００２５】さらに上述の実施例においては、ｎ+ シリ
コン基板２にｐ+ 層１０を形成するようにした場合につ
いて述べたが、本発明はこれに限らず、図４のようにｐ
ｎ型のダイオード２０をシリコン基板２１上に張りつけ
るようにしても実施例とほぼ同様の効果を得ることがで
きる。
コン基板２にｐ+ 層１０を形成するようにした場合につ
いて述べたが、本発明はこれに限らず、図４のようにｐ
ｎ型のダイオード２０をシリコン基板２１上に張りつけ
るようにしても実施例とほぼ同様の効果を得ることがで
きる。
【００２６】さらに上述の実施例においては、絶縁層３
をポリイミドから形成するようにした場合について述べ
たが、本発明はこれに限らず、絶縁層３をこの他の材料
から形成するようにしても良い。
をポリイミドから形成するようにした場合について述べ
たが、本発明はこれに限らず、絶縁層３をこの他の材料
から形成するようにしても良い。
【００２７】さらに上述の実施例においては、シリコン
を下地基板として用いた多層配線基板１に適用するよう
にした場合について述べたが、本発明はこれに限らず、
要は下地基板として半導体を用いた基板であるのなら
ば、下地基板の基材としてはシリコンでなくても良く、
また基板としては多層配線基板でなくても良い。
を下地基板として用いた多層配線基板１に適用するよう
にした場合について述べたが、本発明はこれに限らず、
要は下地基板として半導体を用いた基板であるのなら
ば、下地基板の基材としてはシリコンでなくても良く、
また基板としては多層配線基板でなくても良い。
【００２８】
【発明の効果】上述のように本発明によれば、半導体基
板の一面又は両面に配線層を介して半導体チツプが実装
され、半導体チツプが配線層に形成された配線パターン
を介して信号を入力し、又は出力する半導体装置におい
て、半導体基板に第１のｐ型層と第１のｎ型層とが接合
してなるｐｎ接合部を設け、測定によつて得られるｐｎ
接合部のビルトインポテンシヤルに基づいて半導体基板
の温度を検出するようにしたことにより、当該半導体基
板そのものの温度を測定することができ、かくして当該
半導体基板の温度を正確に測定し得る半導体装置を実現
できる。
板の一面又は両面に配線層を介して半導体チツプが実装
され、半導体チツプが配線層に形成された配線パターン
を介して信号を入力し、又は出力する半導体装置におい
て、半導体基板に第１のｐ型層と第１のｎ型層とが接合
してなるｐｎ接合部を設け、測定によつて得られるｐｎ
接合部のビルトインポテンシヤルに基づいて半導体基板
の温度を検出するようにしたことにより、当該半導体基
板そのものの温度を測定することができ、かくして当該
半導体基板の温度を正確に測定し得る半導体装置を実現
できる。
【図１】実施例による多層配線基板の一実施例を示す断
面図である。
面図である。
【図２】ｐｎ接合容量と印加電圧との関係を示すクラフ
である。
である。
【図３】他の実施例を示す断面図である。
【図４】他の実施例を示す断面図である。
１……多層配線基板、２……ｎ+ シリコン基板、３……
絶縁層、４、１１、１３……配線パターン、５、１２、
１４……電極、７……ICチツプ、８……ワイアー、１０
……ｐ+ 層。
絶縁層、４、１１、１３……配線パターン、５、１２、
１４……電極、７……ICチツプ、８……ワイアー、１０
……ｐ+ 層。
Claims (3)
- 【請求項１】半導体基板の一面又は両面に配線層を介し
て半導体チツプが実装され、上記半導体チツプが上記配
線層に形成された配線パターンを介して信号を入力し、
又は出力する半導体装置において、 上記半導体基板は、第１のｐ型層と第１のｎ型層とが接
合してなるｐｎ接合部を具え、 測定によつて得られる上記ｐｎ接合部のビルトインポテ
ンシヤルに基づいて上記半導体基板の温度を検出するこ
とを特徴とする半導体装置。 - 【請求項２】上記半導体基板はシリコンでなり、 上記第１のｐ型層及び上記第１のｎ型層は、それぞれ上
記シリコンに高濃度の不純物をドープすることにより形
成すると共に、このとき上記第１のｐ型層及び上記第１
のｎ型層間に上記シリコンに低濃度の不純物をドープし
てなる第２のｐ型層又は第２のｎ型層を形成したことを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記配線層はポリイミドでなることを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18897393A JPH0722548A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18897393A JPH0722548A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722548A true JPH0722548A (ja) | 1995-01-24 |
Family
ID=16233171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18897393A Pending JPH0722548A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129557B2 (en) | 2004-05-25 | 2006-10-31 | International Business Machines Corporation | Autonomic thermal monitor and controller for thin film devices |
| CN102610539A (zh) * | 2012-01-18 | 2012-07-25 | 中国科学院上海微系统与信息技术研究所 | 利用集成pn结测量多芯片埋置型封装芯片接面温度的方法 |
-
1993
- 1993-06-30 JP JP18897393A patent/JPH0722548A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129557B2 (en) | 2004-05-25 | 2006-10-31 | International Business Machines Corporation | Autonomic thermal monitor and controller for thin film devices |
| CN102610539A (zh) * | 2012-01-18 | 2012-07-25 | 中国科学院上海微系统与信息技术研究所 | 利用集成pn结测量多芯片埋置型封装芯片接面温度的方法 |
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