JPH07221643A - アナログ・ディジタル変換器及びこれを用いた携帯用通信端末装置 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ・ディジタル変換器のオフセット調
整及び利得調整を高精度にしかも同時に行う。 【構成】 並列型アナログ・ディジタル変換回路に入力
するアナログ信号の最大電圧値と最大電圧値を用いてア
ナログ・ディジタル変換回路の参照電圧範囲とすること
により、入力するアナログ信号のダイナミックレンジと
並列型アナログ・ディジタル変換回路のダイナミックレ
ンジが一致され、その一致により並列型アナログ・ディ
ジタル変換回路のオフセット調整及び利得調整が同時に
実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号に対応し
たディジタル信号を出力するアナログ・ディジタル変換
器（以下、Ａ／Ｄ変換器とも記す）に関し、詳しくはオ
フセット調整及び利得調整を高精度且つ高安定に調整す
るＡ／Ｄ変換器に係り、例えば携帯用通信端末装置に適
用して有効な技術に関する。

【０００２】

【従来の技術】一般に、回路構成素子の特性ばらつき等
によって回路の出力に不所望なオフセットが存在する場
合がある。例えば、回路の出力波形の基準レベルが期待
する基準レベルと異なるようなオフセットが存在する。
従来公知のこのようなオフセットの調整には、通常次の
２通りの方法が挙げられる。その第１の方法は、電子回
路から出力される交流信号の正負極性成分を比較的長時
間に渡って積分し、得られた極低周波成分、すなわち近
似的な直流成分を、該電子回路の適当なノードに逐次負
帰還させる方法である。この第１の方法は、例えば音声
信号のように、対象とする信号に本来直流成分が含まれ
ず、かつ、途中で電子回路の動作を止めることができな
い用途の場合に多く用いられる。これについては、例え
ば、本発明者らが「シングルチップ シーモス フィル
タ／コーデック（Ａ Ｓｉｎｇｌｅ−Ｃｈｉｐ ＣＭＯ
Ｓ Ｆｉｌｔｅｒ／Ｃｏｄｅｃ）」と題して発表した文
献、アイ・イー・イー・イー、ジャーナル・オブ・ソリ
ッドステ−ト−サーキッツ、エスシー１６、３０２頁〜
３０７頁（１９８１年８月）（ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＳＣ−１６，ＰＰ３０２〜３０７（ＡＵＧ．１９８
１）の中で述べられている。

【０００３】一方、第２の方法は、電子回路への交流入
力信号の印加に先立って適当な時間だけ基準となる直流
信号を入力し、該電子回路の出力直流信号を検出した
後、その出力値を所望の値に補償又は調整する直流信号
を該電子回路の適当なノードに固定的に負帰還させる方
法である。この第２の方法は、該電子回路からの出力に
含まれる直流成分自体も重要な信号として取り扱われる
場合に多く用いられる。この第２の方法例としては、米
国特許第５０６１９００号（１９９１年１０月２９日）
等がある。

【０００４】

【発明が解決しようとする課題】しかしながら、これら
のオフセット調整回路は、従来、単一の出力信号に対し
てのみ行われており、入力信号と出力信号との利得誤差
が生じる場合、若しくはＡ／Ｄ変換器のダイナミックレ
ンジに誤差を生じる場合には、その調整手段が必要であ
った。

【０００５】本発明の目的は、高精度のオフセット調整
及び利得調整を同時に実行可能とするＡ／Ｄ変換器を提
供することにある。また、本発明の別の目的は、オフセ
ット調整及び利得調整を同時に実行可能なＡ／Ｄ変換器
を搭載して成る携帯用通信端末装置をも提供することに
ある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】（１）すなわち、第１の電圧と第２の電圧
を抵抗分圧する抵抗分圧回路によって作られる複数の電
圧を参照信号としてアナログ信号をディジタル信号に変
換するアナログ・ディジタル変換回路と、記憶手段に保
持された第１のディジタル制御データに基づいて上記第
１の電圧を形成する第１のディジタル・アナログ変換回
路と、記憶手段に保持された第２のディジタル制御デー
タに基づいて上記第２の電圧を形成する第２のディジタ
ル・アナログ変換回路と、アナログ信号の最大値電圧に
対するディジタル信号の期待値を採り得るための第１の
電圧を形成するように第１のディジタル制御データを設
定し、且つアナログ信号の最小値電圧に対するディジタ
ル信号の期待値を採り得るための第２の電圧を形成する
ように第２のディジタル制御データを設定する演算回路
とを備えてアナログ・ディジタル変換器を構成する。

【０００９】（２）また、上記手段（１）において、演
算回路は、上記アナログ・ディジタル変換回路から出力
されるディジタル信号がアナログ信号の最大値電圧に対
するディジタル信号の期待値であるか否か又はアナログ
信号の最小値電圧に対するディジタル信号の期待値であ
るか否かを判断する判別回路と、当該ディジタル信号が
アナログ信号の最大値電圧に対する期待値であるときは
第１のディジタル・アナログ変換回路の出力電圧を上昇
させる方向に上記第１のディジタル制御データを変更
し、当該ディジタル信号がアナログ信号の最大値電圧に
対する期待値でないときは第１のディジタル・アナログ
変換回路の出力電圧を降下させる方向に上記第１のディ
ジタル制御データを変更し、当該ディジタル信号がアナ
ログ信号の最小値電圧に対する期待値であるときは第２
のディジタル・アナログ変換回路の出力電圧を降下させ
る方向に上記第２のディジタル制御データを変更し、当
該ディジタル信号が期待値でないときは第２のディジタ
ル・アナログ変換回路の出力電圧を上昇させる方向に上
記第２のディジタル制御データを変更する加減算回路と
から構成することができる。

【００１０】（３）また、上記手段（２）において、入
力が上記判別回路の出力に接続され、出力が上記加減算
回路の入力に接続される平均化回路を備えてアナログ・
ディジタル変換器を構成することができる。

【００１１】（４）また、第１の電圧と第２の電圧を初
期設定する動作モードに着目した場合、第１の電圧と第
２の電圧を抵抗分圧する抵抗分圧回路によって作られる
複数の電圧を参照信号としてアナログ信号をディジタル
信号に変換するアナログ・ディジタル変換回路と、前記
第１の電圧と第２の電圧を調整する初期設定動作モード
と、初期設定動作モード後にアナログ・ディジタル変換
を行う通常動作モードとを選択する制御回路と、第１の
ディジタル制御データに基づいて上記第１の電圧を形成
する第１のディジタル・アナログ変換回路と、第２のデ
ィジタル制御データに基づいて上記第２の電圧を形成す
る第２のディジタル・アナログ変換回路と、上記第１の
電圧がアナログ信号の最大値電圧に対するディジタル信
号の期待値を生成するための第１のディジタル制御デー
タが設定される第１の記憶手段と、上記第２の電圧がア
ナログ信号の最小値電圧に対するディジタル信号の期待
値を生成するための第２のディジタル制御データが設定
される第２の記憶手段とを備えてアナログ・ディジタル
変換器を構成することができる。

【００１２】（５）さらに、上記手段のアナログ・ディ
ジタル変換回路としては、アナログ信号を上記抵抗分圧
回路で形成された複数の電圧の夫々を参照信号として並
列比較するコンパレータを備えた並列比較型のアナログ
・ディジタル変換器を採用することができる。

【００１３】（６）また、上記手段（５）において、演
算回路は、上記参照信号のうち最大の信号が参照信号と
なっている第１のコンパレータの出力を当該ディジタル
信号がアナログ信号の最大値電圧に対する期待値となる
かを判断するための信号として選択する状態と、上記参
照信号のうち最小の信号が参照信号となっている第２の
コンパレータの出力を当該ディジタル信号がアナログ信
号の最小値電圧に対する期待値となるかを判断するため
の信号として選択する状態とを切り替え可能なスイッチ
と、当該ディジタル信号がアナログ信号の最大値電圧に
対する期待値であるときは第１のディジタル・アナログ
変換回路の出力電圧を上昇させる方向に上記第１のディ
ジタル制御データを変更し、当該ディジタル信号がアナ
ログ信号の最大値電圧に対する期待値でないときは第１
のディジタル・アナログ変換回路の出力電圧を降下させ
る方向に上記第１のディジタル制御データを変更し、当
該ディジタル信号がアナログ信号の最小値電圧に対する
期待値であるときは第２のディジタル・アナログ変換回
路の出力電圧を降下させる方向に上記第２のディジタル
制御データを変更し、当該ディジタル信号が期待値でな
いときは第２のディジタル・アナログ変換回路の出力電
圧を上昇させる方向に上記第２のディジタル制御データ
を変更する加減算回路とから構成することができる。

【００１４】（７）一方、上記アナログ・ディジタル変
換器と、このアナログ・ディジタル変換器の出力が入力
に接続される位相復調器とを含んで携帯通信端末装置を
構成する。

【００１５】

【作用】上記した手段（１）によれば、入力アナログ信
号のダイナミックレンジとＡ／Ｄ変換器のダイナミック
レンジを一致させる。換言すれば、入力アナログ信号の
レベルが最大値とされるときＡ／Ｄ変換されたディジタ
ル信号の全ビットは第１の論理値とされ、入力アナログ
信号のレベルが最小値とされるときＡ／Ｄ変換されたデ
ィジタル信号の全ビットが第２の論理値とされる。ま
た、上記した手段（２）によれば、判別回路は上記アナ
ログ・ディジタル変換回路から出力されるディジタル信
号がアナログ信号の最大値電圧に対するディジタル信号
の期待値であるか否か又はアナログ信号の最小値電圧に
対するディジタル信号の期待値であるか否かを分けて判
別し、加減算回路は夫々の判別結果に対して、夫々のデ
ィジタル信号を期待値に近づくようにフィードバック制
御して対応するディジタル制御データを変更する。この
ことは、Ａ／Ｄ変換器のダイナミックレンジを入力アナ
ログ信号のダイナミックレンジに一致させるための演算
系統を単一化し、回路規模を小さくする。また、上記し
た手段（３）によれば、平均化回路は演算回路から出力
される判別結果を平均化する。このことは、ノイズ等に
よる該判別結果を無視し得るように作用し、よって、ア
ナログ信号のダイナミックレンジとＡ／Ｄ変換器のダイ
ナミックレンジとの一致精度を高くする。また、上記し
た手段（４）によれば、通常動作モード前に初期設定動
作モードにおいて、Ａ／Ｄ変換器のダイナミックレンジ
を入力アナログ信号のダイナミックレンジに一致させる
第１の電圧と第２の電圧の出力値を決定する。このこと
は、通常動作モード時において、決定された第１の電圧
と第２の電圧を常時用いて、入力アナログ信号を高精度
なディジタル信号に変換できる。また、上記した手段
（５）によれば、用いるコンパレータの数が入力アナロ
グ信号の量子化を決定する。このことは、用いるコンパ
レータの数を増すことにより、より高精度のディジタル
信号を出力できる。また、上記した手段（６）によれ
ば、上記選択は、上記判別回路を不要とする。このこと
は、演算速度を速め演算回路内の物理構成を簡略化する
ことができる。また、上記した手段（７）によれば、位
相復調器の前段に配置される上記Ａ／Ｄ変換器は、その
ダイナミックレンジが入力アナログ信号のダイナミック
レンジと一致するので、上記ダイナミックレンジの不一
致に起因するような復調誤差の発生を防止する。

【００１６】

【実施例】図１には、本発明に係るＡ／Ｄ変換器の一実
施例ブロック図が示される。Ａ／Ｄ変換器１は、第１の
電圧Ｖ１と第２の電圧Ｖ２を抵抗分圧する抵抗分圧回路
によって作られる複数の電圧を参照信号としてアナログ
信号Ａｉｎ，アナログ信号Ａｉｎの最大値電圧を示す直
流信号Ａｍａｘ，アナログ信号Ａｉｎの最小値電圧を示
す直流信号Ａｍｉｎをディジタル信号Ｄｏｕｔに変換す
るアナログ・ディジタル変換回路Ｍと、第１のディジタ
ル制御データＤＤ１を保持する記憶手段であるレジスタ
Ｒ１と、基準電圧生成回路ＶＣから出力される基準電圧
ＲＶ１に基づいて形成される複数種の電圧から所定の電
圧を上記第一のディジタル制御データＤＤ１により選択
することにより、上記第１の電圧Ｖ１を形成する第１の
ディジタル・アナログ変換回路Ｄ１と、第２のディジタ
ル制御データＤＤ２を保持する記憶手段であるレジスタ
Ｒ２と、基準電圧生成回路ＶＣから出力される基準電圧
ＲＶ２に基づいて形成される複数種の電圧から所定の電
圧を上記第２の電圧Ｖ２（第１の電圧Ｖ１より小さいも
の）を形成する第２のディジタル・アナログ変換回路Ｄ
２と、アナログ信号Ａｉｎの最大値電圧を示す直流信号
Ａｍａｘに対するディジタル信号Ｄｏｕｔの期待値を採
り得るための第１の電圧Ｖ１を形成するように第１のデ
ィジタル制御データＤＤ１を設定し、且つアナログ信号
Ａｉｎの最小値電圧を示す直流信号Ａｍｉｎに対するデ
ィジタル信号Ｄｏｕｔの期待値を採り得るための第２の
電圧Ｖ２を形成するように第２のディジタル制御データ
ＤＤ２を設定する演算回路ＡＣと、演算回路ＡＣに第１
又は第２のディジタル制御データＤＤ１，ＤＤ２の初期
値を提供すると共に演算されるべき第１又は第２のディ
ジタル制御データＤＤ１，ＤＤ２を演算回路ＡＣに出力
する経路をスイッチ接続させるデータスイッチ回路ＤＲ
と、アナログ信号Ａｉｎ，アナログ信号Ａｉｎの最大値
電圧を示す直流信号Ａｍａｘ，アナログ信号Ａｉｎの最
小値電圧を示す直流信号Ａｍｉｎの入力を選択する入力
選択回路ＩＳと該直流信号Ａｍａｘ又はＡｍｉｎが選択
されたとき夫々のアナログ信号が入力された際に直流信
号Ａｍａｘが入力される場合に動作すべきレジスタＲ
１、又は直流信号Ａｍｉｎが入力される場合に動作すべ
きレジスタＲ２を上記演算回路ＡＣとスイッチ接続させ
るレジスタ選択回路ＳＲと、上記演算回路ＡＣの演算結
果ＳＴに基づき上記データスイッチ回路ＤＲを制御する
制御回路ＣＣ、及びＡ／Ｄ変換器１を起動させるタイマ
Ｔｍとから構成される。

【００１７】上記タイマＴｍは、リセット信号ＲＳが外
部より供給されることにより、Ａ／Ｄ変換器１の電源電
圧を印加させる図示しないスイッチに呼応して例えば基
準電圧発生回路ＶＣの出力の安定化をクロック信号ＣＫ
を用いて計り、所定の時間を経過後に動作可能を意味す
る論理レベル信号ＯＫを制御回路ＣＣへ出力する回路で
ある。上記タイマＴｍから論理レベル信号ＯＫが供給さ
れた制御回路ＣＣは、本実施例のＡ／Ｄ変換器１の動作
モードを指示する制御信号ＣＳを出力する。具体的に
は、制御信号ＣＳが論理値”００”のときＡ／Ｄ変換器
１は、アナログ信号Ａｉｎを処理する通常動作モードと
なり、論理値”１１”のときＡ／Ｄ変換器１は第１の電
圧Ｖ１を上記直流信号Ａｍａｘを用いて調整する初期設
定動作モードとなり、論理値”１０”のときＡ／Ｄ変換
器１は第２の電圧Ｖ２を上記直流信号Ａｍｉｎを用いて
調整する初期設定動作モードとなる。

【００１８】図２には、本実施例で用いられる上記Ａ／
Ｄ変換回路Ｍの一例が示される。Ａ／Ｄ変換回路Ｍは、
上記アナログ信号Ａｉｎ，直流信号Ａｍａｘ，直流信号
Ａｍｉｎを６ビットのディジタル信号Ｄｏｕｔに変換す
る回路であり、第１の電圧Ｖ１と第２の電圧Ｖ２を抵抗
ｒ１乃至ｒ６５によって抵抗分圧することにより、６４
種の電圧を参照信号ｓ１乃至ｓ６４とし形成する抵抗分
圧回路を有する。参照信号ｓ１乃至ｓ６４は夫々に１対
１対応して設けられたオペアンプ型コンパレータＣＰ１
乃至ＣＰ６４の反転入力端子（−）に供給され、それら
の非反転入力端子（＋）には上記アナログ信号Ａｉｎ，
Ａｍａｘ，Ａｍｉｎが共通に供給される。また、Ａ／Ｄ
変換回路Ｍには、上記コンパレータＣＰ１乃至ＣＰ６４
から出力される信号をエンコードして６ビットのディジ
タル信号Ｄｏｕｔに変換するエンコーダＥＣが設けられ
ている。上記より明かなように、コンパレータＣＰ１乃
至ＣＰ６４の出力は、入力アナログ信号のレベルが上記
参照信号のレベルを越えると論理値”１”とされ、それ
以外の場合は論理値”０”とされる。本実施例では、入
力アナログ信号として直流信号Ａｍａｘを入力した際に
Ａ／Ｄ変換器から出力されるべき期待値は”１１１１１
１”とされ、直流信号Ａｍｉｎに対応する期待値は”０
０００００”とされる。

【００１９】図４には、上記Ｄ／Ａ変換回路Ｄ１の一例
が示される。Ｄ／Ａ変換回路Ｄ１は、上記第１のディジ
タル制御データＤＤ１に基づいて第１の電圧Ｖ１を調整
する回路であり、例えば演算増幅器ＯＰと、バッファＢ
Ｆと、アナログスイッチ回路ａｓ１乃至ａｓ３２と、第
１のディジタル制御データＤＤ１を解読するデコーダＤ
Ｃと、演算増幅器ＯＰの出力と接地電圧との間に直列接
続された抵抗ｒ１０１乃至ｒ１３２によって構成され
る。演算増幅器ＯＰは、基準電圧ＲＶ１に対し、ノード
Ｎ１までを境とする抵抗ｒ１０１乃至ｒ１１５までの合
成抵抗値と抵抗ｒ１１６乃至ｒ１３２までの合成抵抗値
との比に応じた電圧を出力する。上記アナログスイッチ
回路ａｓ１乃至ａｓ３２は、抵抗ｒ１０１乃至ｒ１３２
によって構成される直列抵抗回路の分圧点を選択してバ
ッファＢＦの非反転入力端子（＋）の接続する。特に制
限されないが、上記分圧点の分圧電圧は０．０５Ｖきざ
みとされる。ここで、上記アナログスイッチ回路ａｓ１
乃至ａｓ３２は、公知のＣＭＯＳアナログスイッチとさ
れ、デコーダから出力される制御信号によりオン・オフ
制御される。また、デコーダＤＣはレジスタＲ１に格納
される第１のディジタル制御データＤＤ１の初期値”０
００００”に対してはアナログスイッチ回路ａｓ１６を
選択し、その初期値がインクリメントされるに従い順次
第１の電圧Ｖ１を増加する方向にアナログスイッチ回路
を選択し、逆にディクリメントされるに従い順次第１の
電圧Ｖ１を減少する方向にアナログスイッチ回路を選択
する。

【００２０】第２の電圧Ｖ２を調整するためのＤ／Ａ変
換回路Ｄ２も上記Ｄ／Ａ変換回路Ｄ１と同様に構成され
る。特に制限されないが、上記タイマＴｍによるパワー
オンリセット後は第１の電圧Ｖ１を調整する動作モード
とされ、第１の電圧Ｖ１の調整が終了すると、制御信号
ＣＳは論理値”１０”を出力し、第２の電圧Ｖ２を上記
直流信号Ａｍｉｎを用いて調整する初期設定動作モード
を指示する。第２の電圧Ｖ２の調整も、制御信号ＣＳで
選択されるレジスタ選択回路ＳＲなどの回路，第２のデ
ィジタル制御データＤＤ２（初期値は”００００
０”），ディジタル信号Ｄｏｕｔの期待値”０００００
０”を用いること以外は、上記第１の電圧Ｖ１の調整と
同様に行われる。こうして、上記期待値に見合った第１
の電圧Ｖ１と第２の電圧Ｖ２の調整が終了して初めて、
制御回路ＣＣは通常動作モードである制御信号ＣＳ”０
０”を出力し、上記制御信号ＣＳ”１１”又は”１０”
で制御されていた回路動作を停止させ、入力アナログ信
号ＡｉｎをＡ／Ｄ変換器１に入力させる。

【００２１】図３には、本実施例で用いられる上記演算
回路ＡＣの一例が示される。演算回路ＡＣは、上記Ａ／
Ｄ変換回路Ｍから出力されるディジタル信号Ｄｏｕｔが
直流信号Ａｍａｘ，Ａｍｉｎに対する期待値であるか否
かを判定しその結果に基づいてレジスタＲ１，Ｒ２の値
を変更する回路であり、例えば論理回路ＥＯと平均化回
路ＭＣと加減算回路ＲＣから構成される。論理回路ＥＯ
は、上記アナログ・ディジタル変換回路Ｍで出力された
６ビットのディジタル信号Ｄｏｕｔと上記制御信号ＣＳ
の下位ビット（以下、単にＣＳＬとも記す）とを入力と
する６個の排他的論理和ゲートａ、排他的論理和ゲート
ａからの出力を３入力とする論理和ゲートｂ１，ｂ２、
論理和ゲートｂ１，ｂ２の２出力を入力とする論理和ゲ
ートｃ、論理和ゲートｃの出力と制御信号ＣＳＬとを２
入力とする排他的論理和ゲートｄから構成される。従っ
て、上記ＣＳＬ＝１（直流信号Ａｍａｘによって第１の
電圧Ｖ１を調整する動作モード）のとき、ディジタル信
号Ｄｏｕｔが全ビット”１”ならば上記ゲートｄの出力
は”１”にされ、それ以外ならば”０”とされる。ま
た、上記ＣＳＬ＝０（直流信号Ａｍｉｎによって第２の
電圧Ｖ２を調整する動作モード）のとき、ディジタル信
号Ｄｏｕｔが全ビット”０”ならば上記ゲートｄの出力
は”０”にされ、それ以外ならば”１”とされる。この
ゲートｄの出力は、Ａ／Ｄ変換回路Ｍのダイナミックレ
ンジ誤差の極性を表す情報と見なすことができる。すな
わち、この極性が”１”であるとは第１の電圧Ｖ１又は
第２の電圧Ｖ２のレベルが所望とするレベルよりも低い
ことを意味し、極性が”０”であるとは第１の電圧Ｖ１
又は第２の電圧Ｖ２のレベルが所望とするレベルよりも
高いことを意味する。

【００２２】平均化回路ＭＣは、加算回路ｅ，３ビット
レジスタＲ３及びフリップフロップｆｆによって構成さ
れる。上記加算回路ｅは、レジスタＲ３の出力に論理回
路ＥＯの出力を加算し、加算結果をレジスタＲ３に出力
する。論理回路ＥＯの出力は、レジスタＲ３の出力の最
下位ビットに加算される。図９に示されるように、上記
加算回路ｅはクロックＣＫＡの立ち上がり変化に同期し
て加算演算を行う。また、上記レジスタＲ３はクロック
ＣＫＢの立ち上がり変化に同期して全ビット”０”にリ
セットされる。フリップフロップｆｆにはレジスタＲ３
の最上位ビット（ＭＳＢ）が供給される。このフリップ
フロップｆｆは、レジスタＲ３のリセット後に加算回路
ｅによる７回の加算結果が上記レジスタＲ３のＭＳＢに
反映されるタイミング毎に当該レジスタＲ３のＭＳＢを
ラッチする。すなわち、フリップフロップｆｆは、上記
ＣＫＣの立ち上がり変化に同期してラッチ動作を行う。
この平均化回路ＭＣにより、上記ゲートｄの出力が”
１”である場合、その出力がクロックＣＫＢの立ち上が
り変化から数えはじめてクロックＣＫＡの７周期中４周
期以上”１”であったときはじめて、フリップフロップ
ｆｆに”１”がラッチされる。この平均化回路ＭＣによ
り、ゲートｄの出力がノイズ等により不所望に”０”に
された場合に、その影響が後段に伝達されなくなる。ゲ
ートｄの出力が”０”とされるべき場合も上記同様の多
数決の論理が実現される。加減算回路ＲＣは、フリップ
フロップ回路ｆｆから出力された値により、”１”であ
ればレジスタＲ１の値をインクリメントし、”０”であ
ればレジスタＲ１の値をディクリメントする回路であ
る。また、上記フロップフロップｆｆの出力は演算結果
ＳＴとして制御回路ＣＣにも供給され、制御信号ＣＳの
切り替えの情報とされる。

【００２３】上記レジスタＲ１，Ｒ２には全ビット”
０”が初期設定される。上記直流信号Ａｍａｘによって
第１の電圧Ｖ１を調整する初期設定動作モードにおい
て、フリップフロップｆｆの出力が”１”ならば、加減
算回路ＲＣはレジスタＲ１の第１のディジタル制御デー
タＤＤ１を１だけインクリメントする。第１のディジタ
ル制御データＤＤ１の値がインクリメントされると、図
４のＤ／Ａ変換回路Ｄ１においてデコーダＤＣは現在よ
りも０．０５Ｖだけレベルの高い分圧電圧を選択して第
１の電圧Ｖ１のレベルを上昇させる。逆に、フリップフ
ロップｆｆの出力が”０”ならば加減算回路ＲＣはレジ
スタＲ１の第１のディジタル制御データＤＤ１を１だけ
ディクリメントする。第１のディジタル制御データＤＤ
１の値が１だけディクリメントされると、図４のＤ／Ａ
変換回路Ｄ１においてデコーダＤＣは現在よりも０．０
５Ｖだけレベルの低い分圧電圧を選択して第１の電圧Ｖ
１のレベルを下降させる。上記直流信号Ａｍｉｎによっ
て第２の電圧Ｖ２を調整する初期設定動作モードにおい
て、フリップフロップｆｆの出力が”０”ならば、加減
算回路ＲＣはレジスタＲ２の第２のディジタル制御デー
タＤＤ２を１だけディクリメントする。第２のディジタ
ル制御データＤＤ２の値がディクリメントされると、図
４のＤ／Ａ変換回路Ｄ２においてデコーダＤＣは現在よ
りも０．０５Ｖだけレベルの低い分圧電圧を選択して第
２の電圧Ｖ２のレベルを下降させる。逆に、第２のディ
ジタル制御データＤＤ２の値が１だけインクリメントさ
れると、図４のＤ／Ａ変換回路Ｄ２においてデコーダＤ
Ｃは現在よりも０．０５Ｖだけレベルの高い分圧電圧を
選択して第２の電圧Ｖ２のレベルを上昇させる。

【００２４】図１０には、制御回路ＣＣのブロック図の
一例が示される。制御回路ＣＣは、図９に示されるクロ
ックＣＫＡ，ＣＫＢ，ＣＫＣなどを生成するクロック生
成回路Ｃと、上記演算回路ＡＣの演算結果ＳＴを入力す
るレジスタＣＲと、当該レジスタＣＲの情報と演算結果
ＳＴから上記動作モードを設定する制御信号ＣＳの切り
替えタイミングを検出する検出回路ＡＤと、これによる
検出結果に応じて制御信号ＣＳ等の各種制御信号を発生
する制御信号発生回路ＣＰを備える。上記レジスタＣＲ
は、例えば、上記クロックＣＫＣに同期して演算結果Ｓ
Ｔをラッチする。上記制御信号発生回路ＣＰ及びクロッ
ク生成回路Ｃに論理レベル信号ＯＫが供給されると、制
御信号発生回路ＣＰは制御信号ＣＳを”１１”として出
力すると共に、クロック発生回路Ｃは上記クロックＣＫ
Ａ，ＣＫＢ，ＣＫＣの各種クロックを発生する。１周期
前の上記演算結果ＳＴであるレジスタＣＲの値と、現在
のＳＴの値が異なる場合、これを上記検出回路ＡＤが検
出することにより、制御信号発生回路ＣＰから出力すべ
き制御信号ＣＳを”１１”から”１０”に切り替え、第
１の電圧Ｖ１の調整を終了させ、第２の電圧Ｖ２の調整
を開始させる。同様に前回と今回のＳＴの値が異なった
場合、これを検出回路ＡＤが検出することにより、制御
信号発生回路ＣＰから出力すべき制御信号ＣＳを”１
０”から”００”に切り替え、第２の電圧Ｖ２の調整を
終了させ、通常動作モードを実行させる。但し、本実施
例に従えば、レジスタＣＲの初期は”０”であるため、
最初の一周期後の演算結果ＳＴの値が１である場合に不
所望に第１の電圧Ｖ１や第２の電圧Ｖ２の調整動作が終
了されないようにするため、検出回路ＡＤは、レジスタ
ＣＲの初期値に対する最初の一周期の演算結果ＳＴの変
化は判定の対象とはしない。すなわち、その変化がマス
クされる。特に制限されないが、検出回路ＡＤがない場
合、Ｖ１の値は調整値の前後で切りかわり続ける。従っ
て、タイマによって調整に充分な一定時間を計った後、
終了させることによって、検出回路ＡＤをはぶくことが
できる。

【００２５】以下、上記Ａ／Ｄ変換器１の具体的な動作
について主に図９に基づいて説明する。先ず、上記制御
回路ＣＣは、タイマＴｍより論理レベル信号ＯＫが供給
されると、レジスタＣＲを初期化し”０”とし、Ａ／Ｄ
変換器１の動作モードを指示する制御信号ＣＳ”１１”
を出力し、Ａ／Ｄ変換器１は第１の電圧Ｖ１を上記直流
信号Ａｍａｘを用いて調整する初期設定動作モードとな
る。この制御信号ＣＳ”１１”に基づき第１の電圧Ｖ１
の調整を行うため、入力選択回路ＩＳでスイッチ制御さ
れて選択された上記直流信号ＡｍａｘがＡ／Ｄ変換回路
Ｍに入力される。ここで、上記初期設定動作モード指定
の際、レジスタＲ１のディジタル制御データＤＤ１は”
０００００”に初期化され、Ｄ／Ａ変換器Ｄ１のアナロ
グスイッチ回路ａｓ１６がオン状態になる。そのときに
出力される第１の電圧Ｖ１は１．８０Ｖとする。また、
この第１の電圧Ｖ１をＡ／Ｄ変換器Ｍに入力した結果、
出力されるディジタル信号Ｄｏｕｔが”１１１１１０”
とすると、以下のようにしてディジタル信号Ｄｏｕｔが
期待値”１１１１１１”となるように第１の電圧Ｖ１の
調整が行われる。なお、”１１１１１０”のようなビッ
ト列の標記において、ＭＳＢは左端とされる。ここで出
力されたディジタル信号Ｄｏｕｔ”１１１１１０”は、
次いで演算回路ＡＣに入力される。Ａ／Ｄ変換回路Ｍか
ら出力されるディジタル信号Ｄｏｕｔが”１１１１１
０”の場合、上記ＣＳＬは”１”であることから排他的
論理和ゲートａの出力は”１０００００”となり、論理
和ゲートｂの出力は”１０”となり、論理和ゲートｃの
出力は”１”となり、排他的論理和ゲートｄの出力は”
０”となる。ゲートｄ出力”０”は、加算回路で７回加
算され、レジスタＲ３は”０００”を保持する。よっ
て、フリップフロップ回路ｆｆに取り込まれるレジスタ
Ｒ３のＭＳＢは論理値”０”となる。また、７回の加算
の内、ノイズ等によって３回”１”が加算されても、レ
ジスタＲ３のＭＳＢは”０”で誤動作しない。この値
は、演算結果ＳＴとして制御回路ＣＣのレジスタＣＲに
供給され、レジスタＣＲは一周期後に”０”となる。

【００２６】上記レジスタＲ３のＭＳＢによって、制御
信号ＣＳ”１１”によってスイッチ制御されるデータス
イッチ回路ＤＲにより加減算回路ＲＣに接続されたレジ
スタＲ１の第１のディジタル制御データＤＤ１の初期
値”０００００”は、レジスタＲ３のＭＳＢが”０”で
あることから加減算回路ＲＣにてディクリメントされ”
１１１１１”となる。このディクリメントされた値は、
制御信号ＣＳ”１１”によってスイッチ制御されるレジ
スタ選択回路ＳＲを介して第１のディジタル制御データ
ＤＤ１としてレジスタＲ１に格納される。レジスタＲ１
に格納された第１のディジタル制御データＤＤ１”１１
１１１”は、Ｄ／Ａ変換回路Ｄ１及びレジスタＲ１のデ
ータを加減算回路ＲＣに接続するデータスイッチ回路Ｄ
Ｒに出力される。上記レジスタＲ１に格納された第１の
ディジタル制御データＤＤ１”１１１１１”は、Ｄ／Ａ
変換回路Ｄ１のデコーダＤＣにて解読され、アナログス
イッチの制御をアナログスイッチａｓ１６がオン状態か
ら、第１の電圧Ｖ１を降下させる方向、すなわちアナロ
グスイッチａｓ１７がオン状態となるように作用する。
こうしてＤ／Ａ変換器Ｄ１から出力される第１の電圧Ｖ
１は、１．８０Ｖから１．７５Ｖに下降される。Ｖ１が
１．７５ＶとなってもＤｏｕｔが”１１１１１０”で変
化しなければＶ１をさらに下降させるように上記動作が
繰り返される。

【００２７】例えば、１．７０ＶがＡ／Ｄ変換器Ｍに入
力され、出力されるディジタル信号Ｄｏｕｔは”１１１
１１１”となった場合、上記と同様にして、演算回路Ａ
Ｃのゲートｄの出力は”１”となり、加算回路で７回加
算され、レジスタＲ３はビット”１１１”を保持する。
よって、フリップフロップ回路ｆｆに取り込まれたレジ
スタＲ３のＭＳＢは論理値”１”であることから、演算
結果ＳＴの値は”１”となる。

【００２８】演算結果ＳＴ”１”は、前回のＳＴである
レジスタＣＲの値”０”と異なるので、検出回路ＡＤで
その変化を認識した時点で、制御回路ＣＣは、制御信号
ＣＳを”１１”から”１０”に切り替え、第１の電圧Ｖ
１の調整を終了し、第２の電圧Ｖ２の調整を指示する。
よって、制御回路ＣＣの制御の下にディジタル信号Ｄｏ
ｕｔが所望の期待値となる第１の電圧Ｖ１（１．７０
Ｖ）を得ることができる。

【００２９】第２の電圧Ｖ２の調整も上記第１の電圧Ｖ
１の調整と同様に行われ、ＳＴが前回のＳＴと変化した
時点で第２の電圧Ｖ２の調整を終了し、通常動作モード
を指示する。上記のようにして、所望の第１の電圧Ｖ１
と第２の電圧Ｖ２が調整された後、アナログ信号Ａｉｎ
をＡ／Ｄ変換回路Ｍに入力することは、入力アナログ信
号ＡｉｎのダイナミックレンジとＡ／Ｄ変換回路Ｍのダ
イナミックレンジを一致されることを意味し、高精度の
Ａ／Ｄ変換が可能とされる。

【００３０】第５図には、本実施例で用いられる上記Ｄ
／Ａ変換回路Ｄ１（Ｄ２）の他の例が示される。Ｄ／Ａ
変換回路Ｄ’は、上記基準電圧ＲＶ１を用いて第１の電
圧Ｖ１及び第２の電圧Ｖ２を調整する。すなわち、上記
Ｄ／Ａ変換回路Ｄ１の抵抗ｒ１３２に直列にディジタル
・アナログ変換回路Ｄ１と同じ回路を接続したものであ
る。このＤ／Ａ変換回路Ｄ’は、上記Ｄ／Ａ変換回路Ｄ
１及びＤ２を用いるよりも、演算増幅器ＯＰを１個分節
約することができる。

【００３１】第６図には、本実施例で用いられるＤ／Ａ
変換回路の他の例が示される。Ｄ／Ａ変換回路Ｄ’’
は、演算増幅器ＯＰを２つ必要とするものの、抵抗ｒ１
３２のような高抵抗を１つで済ますものである。すなわ
ち、Ｄ／Ａ変換回路Ｄ’’は、２重のカレントミラー回
路ＷＣを介して電流Ａ１と等しい電流Ａ２を形成する回
路とを有し、電流Ａ１の経路には上記Ｄ／Ａ変換回路Ｄ
１と同じような回路が接続される。但し、演算増幅器Ｏ
Ｐの出力はＭＯＳＦＥＴＱ１のゲートで受け、ｒ１３２
を含むＮ１と接地点間の抵抗と、ＲＶ２の電圧に応じた
電流を電流Ａ１として流すようになっている。電流Ａ１
は、ノードＮ１が基準電圧ＲＶ２となるために必要な電
流とされる。電流Ａ２もこの電流Ａ１に等しくされる結
果、電流Ａ２の経路には抵抗ｒ１３２のような高抵抗を
必要としない。すなわち、上記Ｄ／Ａ変換回路Ｄ’’
は、所望とする電流を回路ＷＣによって生成することが
でき、第１の電圧Ｖ１を調整するＤ／Ａ変換回路の接地
抵抗である抵抗ｒ１３２を不要にすることができる。

【００３２】図７には、本実施例で用いられる上記演算
回路ＡＣの他の例が示される。演算回路ＡＣ’は、上記
演算回路ＡＣにおいて排他的論理和ゲートａ，ｂ，ｃ，
ｄを用いることなく、代わりに図２のコンパレータＣＰ
１〜ＣＰ６４のうちＣＰ１とＣＰ６４の出力を２入力と
するスイッチ制御回路ＳＣを用いて構成される。上記ス
イッチ制御回路ＳＣは、第１の電圧Ｖ１を調整中はＣＰ
１、第２の電圧Ｖ２を調整中はＣＰ６４を出力する。出
力された情報は前記演算回路ＡＣのゲートｄの出力と同
じくＡ／Ｄ変換器Ｍのダイナミックレンジ誤差極性を表
す情報として用いられる。この演算回路ＡＣ’を用いる
ことにより、演算回路の物理構成を簡単にできる。

【００３３】図８には本発明に係るＡ／Ｄ変換器を搭載
して成る携帯通信端末装置の一例が示される。この携帯
通信端末装置１００は、音声符号化復号化部（音声符復
号部と記す）２０１、位相変復調部２０２、及び高周波
部２０３から構成される。そして、それら各部２０１〜
２０３の動作順序や回路の活性・非活性などがマイクロ
コンピュータ２４０にて制御される。

【００３４】音声符復号部２０１は、マイクロフォン２
１０から入力された送信アナログ音声信号のうち高域雑
音成分を抑圧するプレフィルタ２１１、その出力をディ
ジタル信号に変換するＡ／Ｄ変換器２１２、その出力を
ディジタル信号処理によって帯域圧縮し、また、上記と
は逆に、帯域圧縮された受信ディジタル音声信号を元の
帯域に伸長するためのディジタル・シグナル・プロセッ
サ（以下ＤＳＰとも記す）２１３、ＤＳＰ２１３で帯域
伸長された出力をアナログ音声信号に変換するＤ／Ａ変
換器２１４、その出力に含まれる高調波成分を抑圧し、
且つその出力を増幅するためのポストフィルタ２１５、
このポストフィルタ２１５の出力によって駆動されるス
ピーカ２１６などによって構成される。

【００３５】前記位相変復調部２０２は、前記ＤＳＰ２
１３から出力される信号に対して無線伝送に適した変
調、例えばπ／４シフト・キュー・ピー・エス・ケー
（ＱＰＳＫ）変調などを行うための位相変調器２２０、
その出力をアナログ信号に変換するＤ／Ａ変換器２２
１、その出力に含まれる高調波成分を抑圧するポストフ
ィルタ２２２、及び上記とは逆に、受信変調信号に含ま
れる広域雑音成分を抑圧するとともに、位相情報を一旦
電圧に変換する位相／電圧変換器２２３、位相／電圧変
換器２２３の出力をディジタル信号に変換する本発明の
Ａ／Ｄ変換器１、及びこのＡ／Ｄ変換器１の出力から元
の基本信号成分を復調する位相復調器２２５などによっ
て構成される。なお、上記の位相変調器２２０は、通
常、読み出し専用メモリＲＯＭによって実現されること
が多く、この位相変調器２２０とＤ／Ａ変換器２２１、
及びポストフィルタ２２２は、システムの構成に応じ
て、互いに９０°の位相差、すなわち直交した信号出力
を行うために、或いは、正相及び逆相の信号出力を行う
ために、並列に複数組設けられる。図においては２２１
−１，２２２−１で示されるＤ／Ａ変換器及びポストフ
ィルタの系統と、２２１−２，２２２−２で示されるＤ
／Ａ変換器及びポストフィルタの系統と、の２系統が示
されている。

【００３６】前記高周波部２０３は、前記ポストフィル
タ２２２から出力される信号を直交変調し、さらに例え
ば８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア
信号で変調するための直交変調器２３０、この変調器２
３０の出力を所定の送信電力にまで増幅し、送受信切り
替えスイッチ２３１を介してアンテナ２３２を励振する
ための高電力増幅器２３３、前記アンテナ２３２及びス
イッチ２３１を介して受信した信号を増幅する増幅器２
３４、及びその増幅器２３４の出力から所望の信号を検
波するための検波器２３５などから構成される。なお、
上記の直交変調器２３０は、システムの構成に応じて、
例えば４５５ｋＨｚや９０ＭＨｚ程度のやや低い周波数
で変調した後、所定の８００ＭＨｚから２ＧＨｚ程度の
無線周波数キャリア信号で変調する等の、複数段に分け
た構成がなされることがある。また、検波器２３５につ
いても、システムの構成に応じて、同様に複数段に分け
た構成がなされることがある。さらに尚、図には示され
ていないが、キーパッド、ダイヤル信号発生器、呼出信
号発生器、制御用マイクロコンピュータ、クロック信号
発生器、並びにバッテリーを電源とする電源回路などが
備えられている。

【００３７】この携帯通信端末装置に含まれ、前記説明
に係るＡ／Ｄ変換器１を内蔵した位相変復調部２０２、
及びその他の電子回路２０１、２０３は、それぞれが低
電源電圧動作並びに低消費電力化可能に構成される。例
えば、音声符復号部２０１においては音声の無音状態を
検出して回路主要部の動作を停止させ、また、位相変復
調部２０２と高周波部２０３においては、上記無音時の
回路主要部の動作停止のほかにも、無線通話が時分割多
重であることのシステム構成仕様を利用して、回路主要
部を間歇的に動作させること等により、電力消費を抑え
るよう構成される。このような制御はマイクロコンピュ
ータ２４０が各部の状態を検出して行う。

【００３８】これに合わせて、本発明のＡ／Ｄ変換器１
も、上記説明で言及したように、電源投入時及びスタン
バイ解除時のみに制御信号ＣＳによって動作され、オフ
セット及び利得調整が終了したら、通話時間中に限っ
て、所定の参照信号の供給を維持するために最低限必要
なレジスタＲ１，Ｒ２、及びＤ／Ａ変換器Ｄ１，Ｄ２の
みの動作が維持され、他の回路部分は不活性状態とされ
て動作不可能にされる。これにより、バッテリー駆動に
最適な位相変復調部２０２、及びこれを搭載した携帯通
信端末装置が実現できる。即ち、携帯通信端末に電源が
投入されてパワーオンリセットされるとき、及び、電源
投入後に前記携帯通信端末の位相変復調部２０２に含ま
れる全部又は一部の回路のが非通話とされるスタンバイ
状態から通話を可能にする通話準備状態にされたとき、
マイクロコンピュータ２４０は、Ａ／Ｄ変換器１の各構
成回路部分を活性化し、電源オン時毎にオフセット及び
利得調整動作を開始させる。オフセット及び利得調整動
作が開始された後、マイクロコンピュータ２４０はそれ
に含まれる図示しないタイマ等を用いて、オフセット及
び利得調整が既に完了しているとみなすことができるよ
うな期間に亘って当該信号に変化がないときは、Ａ／Ｄ
変換器１の各構成回路のうちＲ１，Ｒ２及びＤ／Ａ変換
器Ｄ１，Ｄ２のみを動作可能な状態に維持して、上記確
定したオフセット及び利得調整の信号を継続的の出力さ
せることができるようにする。これによって、第１の電
圧Ｖ１及び第２の電圧Ｖ２を設定するためにのみ利用さ
れる回路、即ち、図１に従えば演算回路ＡＳ、データラ
ッチ回路ＤＲ、レジスタ選択回路ＳＲなどは、非活性化
されて、実質的に無駄な電力消費が押さえられる。

【００３９】上記実施例によれば、以下の作用効果を得
るものである。 （１）入力アナログ信号Ａｉｎのダイナミックレンジと
Ａ／Ｄ変換器１のダイナミックレンジを一致させること
により、Ａ／Ｄ変換器１のオフセット調整と利得調整を
高精度に且つ同時に行うことが可能になる。 （２）Ａ／Ｄ変換器１のダイナミックレンジを入力アナ
ログ信号Ａｉｎのダイナミックレンジに一致させるため
の演算系統を単一化し、回路規模を小型化を行うこと
に、Ａ／Ｄ変換器１の物理構成を簡略化できる。 （３）平均化回路を用いてアナログ信号Ａｉｎのダイナ
ミックレンジとＡ／Ｄ変換器のダイナミックレンジとの
一致精度を高めることにより、出力されるディジタル信
号の信頼性を高めることができる。 （４）通常動作モード時においては、決定された第１の
電圧と第２の電圧を常時用いて、入力アナログ信号を高
精度なディジタル信号に変換することにより、安定した
高精度のディジタル信号の出力が可能になる。 （５）並列型Ａ／Ｄ変換器において、用いるコンパレー
タの数を増すことにより、より高精度のディジタル信号
の出力は、Ａ／Ｄ変換器１自体の精度をも高めることが
可能になる。 （６）演算速度を速め演算回路内の物理構成を簡略化す
ることにより、Ａ／Ｄ変換器１の性能の向上及び物理構
成の簡略化を実現できる。 （７）高精度のＡ／Ｄ変換器１を備えた携帯用通信端末
装置１００の信頼性をも向上させることができる。

【００４０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４１】例えば、上記実施例では、Ａ／Ｄ変換器の
構成要素である抵抗分圧された参照電圧の発生に必要な
高低２つの基準電圧を調整することによって、並列型Ａ
／Ｄ変換器のオフセット補償と利得補償を実現すること
に関して説明したが、本発明はそれに限定されることは
なく、抵抗分圧回路を用いたＤ／Ａ変換器などにも広く
適用することができる。また、上記演算回路を設けてデ
ィジタル信号が期待値であるか否かの判断を行ったが、
加減算回路に直接コンパレータＣＰ１又はＣＰ６４の出
力を入力して判断させることも可能である。また、上記
実施例では出力するディジタル信号の期待値を”１１１
１１１”、又は”００００００”と限定したが、期待値
に余裕をもたせて第１の電圧と第２の電圧を調整するこ
ともできる。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である無線電
話のための携帯通信端末装置に適用した場合について説
明したが、本発明はそれに限定されるものではなく、そ
の他の通信用ＬＳＩ、更にはディジタル信号の検出並び
に調整を必要とするＬＳＩなどに広く適用することがで
きる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、アナログ・ディジタル変換器
において、入力させるアナログ信号のダイナミックレン
ジとアナログ・ディジタル変換回路のダイナミックレン
ジを一致させることによって、アナログ・ディジタル変
換器の高精度なオフセット調整及び利得調整を同時に行
うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るアナログ・ディジタル
変換器のブロック図である。

【図２】本実施例で用いられるアナログ・ディジタル変
換回路の回路図である。

【図３】本実施例で用いられる演算回路の回路図であ
る。

【図４】本実施例で用いられるディジタル・アナログ変
換回路の回路図である。

【図５】本実施例で用いられる他のディジタル・アナロ
グ変換回路の回路図である。

【図６】本実施例で用いられるその他のディジタル・ア
ナログ変換回路の回路図である。

【図７】本実施例で用いられる他の演算回路の回路図で
ある。

【図８】本発明に係るＡ／Ｄ変換器を搭載して成る携帯
通信端末装置のブロック図である。

【図９】本実施例において第１の電圧が調整されるまで
のタイムチャートである。

【図１０】本実施例で用いられる制御回路のブロック図
である。

【符号の説明】

１ アナログ・ディジタル変換器 Ａｉｎ アナログ信号 Ａｍａｘ アナログ信号の最大電圧を示す直流信号 Ａｍｉｎ アナログ信号の最小電圧を示す直流信号 Ｄｏｕｔ ディジタル信号 ＩＳ アナログ入力信号選択回路 Ｍ Ａ／Ｄ変換回路 ＡＣ 演算回路 ＲＶ 基準電圧供給回路 Ｄ１ Ｄ／Ａ変換器 Ｄ２ Ｄ／Ａ変換器 ＤＲ データラッチ回路 Ｒ１ レジスタ Ｒ２ レジスタ ＳＲ レジスタ選択回路 ＣＣ 制御回路 ＳＴ 演算結果

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡崎 孝男 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 石原 走人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 西川 法光 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の電圧と第２の電圧を抵抗分圧する
   抵抗分圧回路によって作られる複数の電圧を参照信号と
   してアナログ信号をディジタル信号に変換するアナログ
   ・ディジタル変換回路と、 記憶手段に保持された第１のディジタル制御データに基
   づいて上記第１の電圧を形成する第１のディジタル・ア
   ナログ変換回路と、 記憶手段に保持された第２のディジタル制御データに基
   づいて上記第２の電圧を形成する第２のディジタル・ア
   ナログ変換回路と、 アナログ信号の最大値電圧に対するディジタル信号の期
   待値を採り得るための第１の電圧を形成するように第１
   のディジタル制御データを設定し、且つアナログ信号の
   最小値電圧に対するディジタル信号の期待値を採り得る
   ための第２の電圧を形成するように第２のディジタル制
   御データを設定する演算回路と、を備えて成ることを特
   徴とするアナログ・ディジタル変換器。
2. 【請求項２】 上記演算回路は、 上記アナログ・ディジタル変換回路から出力されるディ
   ジタル信号がアナログ信号の最大値電圧に対するディジ
   タル信号の期待値であるか否か又はアナログ信号の最小
   値電圧に対するディジタル信号の期待値であるか否かを
   判断する判別回路と、 当該ディジタル信号がアナログ信号の最大値電圧に対す
   る期待値であるときは第１のディジタル・アナログ変換
   回路の出力電圧を上昇させる方向に上記第１のディジタ
   ル制御データを変更し、当該ディジタル信号がアナログ
   信号の最大値電圧に対する期待値でないときは第１のデ
   ィジタル・アナログ変換回路の出力電圧を降下させる方
   向に上記第１のディジタル制御データを変更し、当該デ
   ィジタル信号がアナログ信号の最小値電圧に対する期待
   値であるときは第２のディジタル・アナログ変換回路の
   出力電圧を降下させる方向に上記第２のディジタル制御
   データを変更し、当該ディジタル信号が期待値でないと
   きは第２のディジタル・アナログ変換回路の出力電圧を
   上昇させる方向に上記第２のディジタル制御データを変
   更する加減算回路と、から成ることを特徴とする請求項
   １記載のアナログ・ディジタル変換器。
3. 【請求項３】 入力が上記判別回路の出力に接続され、
   出力が上記加減算回路の入力に接続される平均化回路を
   備えて成ることを特徴とする請求項２記載のアナログ・
   ディジタル変換器。
4. 【請求項４】 第１の電圧と第２の電圧を抵抗分圧する
   抵抗分圧回路によって作られる複数の電圧を参照信号と
   してアナログ信号をディジタル信号に変換するアナログ
   ・ディジタル変換回路と、 前記第１の電圧と第２の電圧を調整する初期設定動作モ
   ードと、初期設定動作モード後にアナログ・ディジタル
   変換を行う通常動作モードとを選択する制御回路と、 第１のディジタル制御データに基づいて上記第１の電圧
   を形成する第１のディジタル・アナログ変換回路と、 第２のディジタル制御データに基づいて上記第２の電圧
   を形成する第２のディジタル・アナログ変換回路と、 上記第１の電圧がアナログ信号の最大値電圧に対するデ
   ィジタル信号の期待値を生成するための第１のディジタ
   ル制御データが設定される第１の記憶手段と、 上記第２の電圧がアナログ信号の最小値電圧に対するデ
   ィジタル信号の期待値を生成するための第２のディジタ
   ル制御データが設定される第２の記憶手段と、を備えて
   成ることを特徴とするアナログ・ディジタル変換器。
5. 【請求項５】 上記アナログ・ディジタル変換回路は、
   アナログ信号を上記抵抗分圧回路で形成された複数の電
   圧の夫々を参照信号として並列比較するコンパレータを
   備えて成ることを特徴とする請求項１乃至４の何れか１
   項に記載のアナログ・ディジタル変換器。
6. 【請求項６】 上記演算回路は、上記参照信号のうち最
   大の信号が参照信号となっている上記第１のコンパレー
   タの出力を当該ディジタル信号がアナログ信号の最大値
   電圧に対する期待値となるかを判断するための信号とし
   て選択する状態と、上記参照信号のうち最小の信号が参
   照信号となっている上記第２のコンパレータの出力を当
   該ディジタル信号がアナログ信号の最小値電圧に対する
   期待値となるかを判断するための信号として選択する状
   態とを切り替え可能なスイッチと、 当該ディジタル信号がアナログ信号の最大値電圧に対す
   る期待値であるときは第１のディジタル・アナログ変換
   回路の出力電圧を上昇させる方向に上記第１のディジタ
   ル制御データを変更し、当該ディジタル信号がアナログ
   信号の最大値電圧に対する期待値でないときは第１のデ
   ィジタル・アナログ変換回路の出力電圧を降下させる方
   向に上記第１のディジタル制御データを変更し、当該デ
   ィジタル信号がアナログ信号の最小値電圧に対する期待
   値であるときは第２のディジタル・アナログ変換回路の
   出力電圧を降下させる方向に上記第２のディジタル制御
   データを変更し、当該ディジタル信号が期待値でないと
   きは第２のディジタル・アナログ変換回路の出力電圧を
   上昇させる方向に上記第２のディジタル制御データを変
   更する加減算回路と、から成ることを特徴とする請求項
   ５記載のアナログ・ディジタル変換器。
7. 【請求項７】 請求項１乃至６の何れか１項に記載のア
   ナログ・ディジタル変換器と、このアナログ・ディジタ
   ル変換器の出力が入力に接続される位相復調器とを含ん
   で成る携帯通信端末装置。