JPH07218595A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07218595A JPH07218595A JP6011521A JP1152194A JPH07218595A JP H07218595 A JPH07218595 A JP H07218595A JP 6011521 A JP6011521 A JP 6011521A JP 1152194 A JP1152194 A JP 1152194A JP H07218595 A JPH07218595 A JP H07218595A
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- integrated circuit
- circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 半導体集積回路装置において、劣化故障の発
生を未然に予測し、半導体集積回路装置を搭載する電子
機器の信頼性を向上することができる。 【構成】 半導体基板２０上に複数の素子からなる集積
回路が構成され、該素子の劣化故障により前記集積回路
が動作不能となる半導体集積回路装置において、前記素
子より劣化の進行が早い劣化予測素子１１２を前記半導
体基板２０上に設け、前記集積回路と同じ駆動源により
該劣化予測素子１１２を動作させる手段と、前記劣化予
測素子１１２の劣化の度合を検出する劣化度合検出手段
１１３と、該劣化度合検出手段１１３の出力に基づいて
前記劣化予測素子１１２の劣化度合を示す手段とを備え
る。また、前記劣化予測素子は複数の絶縁層で構成した
段差上に設けた配線２１からなる。
生を未然に予測し、半導体集積回路装置を搭載する電子
機器の信頼性を向上することができる。 【構成】 半導体基板２０上に複数の素子からなる集積
回路が構成され、該素子の劣化故障により前記集積回路
が動作不能となる半導体集積回路装置において、前記素
子より劣化の進行が早い劣化予測素子１１２を前記半導
体基板２０上に設け、前記集積回路と同じ駆動源により
該劣化予測素子１１２を動作させる手段と、前記劣化予
測素子１１２の劣化の度合を検出する劣化度合検出手段
１１３と、該劣化度合検出手段１１３の出力に基づいて
前記劣化予測素子１１２の劣化度合を示す手段とを備え
る。また、前記劣化予測素子は複数の絶縁層で構成した
段差上に設けた配線２１からなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、劣化故障による動作不能を未然に予測する
必要のある半導体集積回路装置に適用して有効な技術に
関する。
関し、特に、劣化故障による動作不能を未然に予測する
必要のある半導体集積回路装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】半導体集積回路装置は、主面に集積回路
が構成された半導体基板を主体に構成されている。この
半導体基板は、単結晶珪素からなる半導体基板の一主面
上に半導体素子が設けられ、該半導体素子の上層に絶縁
層を介在して配線が設けられている。前記絶縁層には接
続孔（スルーホール）が形成され、該接続孔を通して、
前記配線が前記半導体素子に接続され、所定の結線を行
い前記集積回路を構成している。
が構成された半導体基板を主体に構成されている。この
半導体基板は、単結晶珪素からなる半導体基板の一主面
上に半導体素子が設けられ、該半導体素子の上層に絶縁
層を介在して配線が設けられている。前記絶縁層には接
続孔（スルーホール）が形成され、該接続孔を通して、
前記配線が前記半導体素子に接続され、所定の結線を行
い前記集積回路を構成している。
【０００３】また、前記半導体集積回路装置の製造工程
において、前記半導体基板は、単結晶珪素からなる一枚
の半導体ウエハに複数枚分の前記半導体基板が形成され
る。前記半導体ウエハは、ダイシング工程で前記半導体
基板に分離される前に、プローブ検査が行われる。該プ
ローブ検査工程とは、前記半導体ウエハに形成された前
記半導体基板毎に外部電極に金属針を接触させて動作確
認し、正常に動作しない半導体基板に印をつけて、不良
の半導体基板を選別する工程である。
において、前記半導体基板は、単結晶珪素からなる一枚
の半導体ウエハに複数枚分の前記半導体基板が形成され
る。前記半導体ウエハは、ダイシング工程で前記半導体
基板に分離される前に、プローブ検査が行われる。該プ
ローブ検査工程とは、前記半導体ウエハに形成された前
記半導体基板毎に外部電極に金属針を接触させて動作確
認し、正常に動作しない半導体基板に印をつけて、不良
の半導体基板を選別する工程である。
【０００４】前記プローブ検査を合格した前記基板は、
パッケージに搭載され、エージング試験工程が行われ
る。該エージング試験工程とは、高温（百数十℃）で所
定時間、連続動作させ、短時間の連続動作で故障する、
所謂初期不良を取り除く工程である。
パッケージに搭載され、エージング試験工程が行われ
る。該エージング試験工程とは、高温（百数十℃）で所
定時間、連続動作させ、短時間の連続動作で故障する、
所謂初期不良を取り除く工程である。
【０００５】そして、プローブ検査工程やエージング試
験工程等を合格して、良品となった半導体集積回路装置
は、プリント基板等に実装され、電子機器（例えばコン
ピュータ）の一部として使用される。
験工程等を合格して、良品となった半導体集積回路装置
は、プリント基板等に実装され、電子機器（例えばコン
ピュータ）の一部として使用される。
【０００６】また、良品となった半導体集積回路装置の
中から幾つか抜取り、加速寿命試験を行う。該加速寿命
試験は、高温中で半導体集積回路装置が故障するまで連
続動作させる破壊試験である。加速寿命試験での故障
は、主に素子の劣化による劣化故障、例えばエレクトロ
マイグレーションによる前記配線の断線である。
中から幾つか抜取り、加速寿命試験を行う。該加速寿命
試験は、高温中で半導体集積回路装置が故障するまで連
続動作させる破壊試験である。加速寿命試験での故障
は、主に素子の劣化による劣化故障、例えばエレクトロ
マイグレーションによる前記配線の断線である。
【０００７】前記半導体集積回路装置の耐用年数は、前
記加速寿命試験で得られる動作時間に対する故障率か
ら、プリント基板に実装される半導体集積回路装置の故
障率を推定し、それをもとに算定している。
記加速寿命試験で得られる動作時間に対する故障率か
ら、プリント基板に実装される半導体集積回路装置の故
障率を推定し、それをもとに算定している。
【０００８】図３は、前記半導体集積回路装置の連続動
作時間と故障率との関係を示すグラフである。
作時間と故障率との関係を示すグラフである。
【０００９】図３に示すように、前記半導体集積回路装
置は、連続動作の開始から短期間で初期不良による故障
が発生し（イ）、その後、徐々に前記劣化不良が発生し
（ロ）、前記耐用年数の経過後、劣化不良が増加する
（ハ）。
置は、連続動作の開始から短期間で初期不良による故障
が発生し（イ）、その後、徐々に前記劣化不良が発生し
（ロ）、前記耐用年数の経過後、劣化不良が増加する
（ハ）。
【００１０】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見いだした。
者は、前記従来技術を検討した結果、以下のような問題
点を見いだした。
【００１１】従来、前記半導体集積回路装置の耐用年数
は、加速寿命試験の破壊検査の結果をもとに推定した目
安であり、前記エージング試験を合格し、電子機器に搭
載される半導体集積回路装置の中には、僅かではある
が、該耐用年数より早く、劣化故障が発生して動作不能
になるものもある。耐用年数より早く劣化故障が発生す
る半導体集積回路装置は、エージング試験等で選別する
ことができず、前記電子機器に異常が起きてから発見さ
れていた。つまり、劣化故障の発生を予測することがで
きないという問題があった。
は、加速寿命試験の破壊検査の結果をもとに推定した目
安であり、前記エージング試験を合格し、電子機器に搭
載される半導体集積回路装置の中には、僅かではある
が、該耐用年数より早く、劣化故障が発生して動作不能
になるものもある。耐用年数より早く劣化故障が発生す
る半導体集積回路装置は、エージング試験等で選別する
ことができず、前記電子機器に異常が起きてから発見さ
れていた。つまり、劣化故障の発生を予測することがで
きないという問題があった。
【００１２】また、劣化故障が発生した場合、前記半導
体集積回路装置を搭載した電子機器は、誤動作若しくは
動作不能となるが、劣化故障の発生を未然に予測できな
いので、前記電子機器の誤動作若しくは動作不能にたい
して、事前に対処することができず、電子機器の信頼性
が乏しいという問題があった。
体集積回路装置を搭載した電子機器は、誤動作若しくは
動作不能となるが、劣化故障の発生を未然に予測できな
いので、前記電子機器の誤動作若しくは動作不能にたい
して、事前に対処することができず、電子機器の信頼性
が乏しいという問題があった。
【００１３】本発明の目的は、半導体集積回路装置にお
いて、劣化故障の発生を未然に予測することができる技
術を提供することにある。
いて、劣化故障の発生を未然に予測することができる技
術を提供することにある。
【００１４】本発明の他の目的は、半導体集積回路装置
を搭載する電子機器の信頼性を向上することができる技
術を提供することにある。
を搭載する電子機器の信頼性を向上することができる技
術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１７】（１）半導体基板上に複数の素子からなる
集積回路が構成され、該素子の劣化故障により前記集積
回路が動作不能となる半導体集積回路装置において、前
記素子より劣化の進行が早い劣化予測素子を前記半導体
基板上の所定位置に設け、前記集積回路と同じ駆動源に
より該劣化予測素子を動作させる手段と、前記劣化予測
素子の劣化の度合を検出する検出手段と、該検出手段の
出力に基づいて前記劣化予測素子の劣化度合を示す表示
手段とを備える。
集積回路が構成され、該素子の劣化故障により前記集積
回路が動作不能となる半導体集積回路装置において、前
記素子より劣化の進行が早い劣化予測素子を前記半導体
基板上の所定位置に設け、前記集積回路と同じ駆動源に
より該劣化予測素子を動作させる手段と、前記劣化予測
素子の劣化の度合を検出する検出手段と、該検出手段の
出力に基づいて前記劣化予測素子の劣化度合を示す表示
手段とを備える。
【００１８】（２）手段（１）に記載の半導体集積回路
装置であって、前記劣化予測素子は複数の絶縁層で構成
した段差上に設けた配線からなる。
装置であって、前記劣化予測素子は複数の絶縁層で構成
した段差上に設けた配線からなる。
【００１９】
【作用】上述した手段（１）によれば、同じ駆動源で動
作している前記集積回路素子と前記劣化予測素子とは、
劣化の進行は同時に開始されるがであるが、前記劣化予
測素子は、前記素子より劣化の進行が早いので、それを
もとに前記集積回路素子の劣化の度合を予測することが
できる。
作している前記集積回路素子と前記劣化予測素子とは、
劣化の進行は同時に開始されるがであるが、前記劣化予
測素子は、前記素子より劣化の進行が早いので、それを
もとに前記集積回路素子の劣化の度合を予測することが
できる。
【００２０】また、前記集積回路素子の劣化の度合を予
測することができるので、前記素子の劣化故障が発生し
て前記半導体集積回路装置を搭載した電子機器が誤動作
若しくは動作不能となる前に、前記半導体集積回路装置
の取替えるなどの対処ができる。これにより、電子機器
の信頼性を向上することができる。
測することができるので、前記素子の劣化故障が発生し
て前記半導体集積回路装置を搭載した電子機器が誤動作
若しくは動作不能となる前に、前記半導体集積回路装置
の取替えるなどの対処ができる。これにより、電子機器
の信頼性を向上することができる。
【００２１】また、上述した手段（２）によれば、段差
上に設けた配線は、その厚さが平坦上に設けた配線の厚
さより薄くなるので、エレクトロマイグレーションによ
る劣化の進行が早く、前記集積回路を構成する配線より
も先に断線する。当該段差上に設けた配線の劣化の度合
は、検出手段で検出され、表示手段で示されるので、こ
れをもとに集積回路を構成する配線のエレクトロマイグ
レーションによる劣化の度合を予測することができる。
上に設けた配線は、その厚さが平坦上に設けた配線の厚
さより薄くなるので、エレクトロマイグレーションによ
る劣化の進行が早く、前記集積回路を構成する配線より
も先に断線する。当該段差上に設けた配線の劣化の度合
は、検出手段で検出され、表示手段で示されるので、こ
れをもとに集積回路を構成する配線のエレクトロマイグ
レーションによる劣化の度合を予測することができる。
【００２２】以下、本発明の構成を図面を用いて実施例
とともに詳細に説明する。なお、実施例を説明するため
の全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
とともに詳細に説明する。なお、実施例を説明するため
の全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００２３】
【実施例】図１は、本発明の一実施例である半導体集積
回路装置の概略構成を示すブロック図、図２（ａ）は、
前記半導体集積回路装置の劣化予測素子の構成を示す平
面図、図２（ｂ）は、図２（ａ）のＡ−Ａ線で切った劣
化予測素子の要部断面図である。
回路装置の概略構成を示すブロック図、図２（ａ）は、
前記半導体集積回路装置の劣化予測素子の構成を示す平
面図、図２（ｂ）は、図２（ａ）のＡ−Ａ線で切った劣
化予測素子の要部断面図である。
【００２４】本実施例の半導体集積回路装置は、平面形
状が方形状の単結晶珪素からなる半導体基板を主体に構
成される。前記半導体基板の主面には、半導体素子が形
成され、その上部には絶縁膜を介在した多層構造の配線
が設けられる。該配線は、絶縁膜に形成された接続孔
（スルーホール）を通して、前記半導体素子を結線し、
集積回路が構成されている。
状が方形状の単結晶珪素からなる半導体基板を主体に構
成される。前記半導体基板の主面には、半導体素子が形
成され、その上部には絶縁膜を介在した多層構造の配線
が設けられる。該配線は、絶縁膜に形成された接続孔
（スルーホール）を通して、前記半導体素子を結線し、
集積回路が構成されている。
【００２５】そして、前記半導体集積回路装置は、図１
に示すように、所定のプログラムが記憶されるプログラ
ムＲＯＭ１０１、該プログラムを解読する解読器１０
２、該プログラムに基づいて、各部に命令するコントロ
ール回路１０３、該命令に従って演算を行う演算回路１
０４、演算結果を一時的に記憶するレジスタ１０５、デ
ータを記憶するデータＲＡＭ１０６、データの入力を行
う入力ポート１０７、データの出力を行う出力ポート１
０８で構成されている。前記プログラムおよびデータ
は、内部バス１０９を経由して伝達される。
に示すように、所定のプログラムが記憶されるプログラ
ムＲＯＭ１０１、該プログラムを解読する解読器１０
２、該プログラムに基づいて、各部に命令するコントロ
ール回路１０３、該命令に従って演算を行う演算回路１
０４、演算結果を一時的に記憶するレジスタ１０５、デ
ータを記憶するデータＲＡＭ１０６、データの入力を行
う入力ポート１０７、データの出力を行う出力ポート１
０８で構成されている。前記プログラムおよびデータ
は、内部バス１０９を経由して伝達される。
【００２６】また、半導体集積回路装置の内部（または
外部）にクロック回路１１０が設けられ、一定のクロッ
クパルスを発信している。このクロックパルスにあわせ
てコントロール回路１０３は、半導体集積回路装置の各
部を動作させる。このときの各部の動作タイミングは、
タイミング回路１１１によりとられる。
外部）にクロック回路１１０が設けられ、一定のクロッ
クパルスを発信している。このクロックパルスにあわせ
てコントロール回路１０３は、半導体集積回路装置の各
部を動作させる。このときの各部の動作タイミングは、
タイミング回路１１１によりとられる。
【００２７】また、前記半導体基板２０の前記半導体素
子が形成される主面上に、劣化予測素子１１２、劣化度
合検出素子１１３が設けられている。
子が形成される主面上に、劣化予測素子１１２、劣化度
合検出素子１１３が設けられている。
【００２８】本実施例の劣化予測素子１１２は、半導体
集積回路装置の信号配線の劣化故障（エレクトロマイグ
レーションによる断線）を未然に予測するものである。
集積回路装置の信号配線の劣化故障（エレクトロマイグ
レーションによる断線）を未然に予測するものである。
【００２９】図２（ａ）に示すように、本実施例の劣化
予測素子１１２は、直線部２１と、該直線部２１の両端
に接続された一対のコンタクト部２２とで構成される。
該劣化予測素子１１２は、アルミニウムやアルミニウム
合金からなり、スパッタ法で堆積される。
予測素子１１２は、直線部２１と、該直線部２１の両端
に接続された一対のコンタクト部２２とで構成される。
該劣化予測素子１１２は、アルミニウムやアルミニウム
合金からなり、スパッタ法で堆積される。
【００３０】図２（ｂ）に示すように、劣化予測素子１
１２の直線部２１は、層間絶縁膜２４ａ、２４ｂ、２４
ｃおよび下層配線２５ａ、２５ｂ、２５ｃで構成された
段差上に形成される。前記直線部２１は、スパッタ法で
堆積されるので、該段差部において、配線の厚さが薄く
なり、この部分でエレクトロマイグレーションの進行が
早くなる構造になっている。
１２の直線部２１は、層間絶縁膜２４ａ、２４ｂ、２４
ｃおよび下層配線２５ａ、２５ｂ、２５ｃで構成された
段差上に形成される。前記直線部２１は、スパッタ法で
堆積されるので、該段差部において、配線の厚さが薄く
なり、この部分でエレクトロマイグレーションの進行が
早くなる構造になっている。
【００３１】層間絶縁膜２４ａ、２４ｂ、２４ｃ、下層
配線２５ａ、２５ｂ、２５ｃ、および劣化予測素子２１
は、前記多層配線の一部として同一の製造プロセスで形
成される。
配線２５ａ、２５ｂ、２５ｃ、および劣化予測素子２１
は、前記多層配線の一部として同一の製造プロセスで形
成される。
【００３２】まず、半導体基板２０主面に半導体素子を
形成した後、半導体基板２０の全主面上に絶縁膜２３を
スパッタ法またはＣＶＤ法で堆積し、第１層目の配線と
同じ工程で、下層配線２５ａを堆積し、パターニングす
る。そして、層間絶縁膜２４ａをＣＶＤ法で堆積し、パ
ターニングする。層間絶縁膜２４ａは、例えば酸化珪素
膜であり、リン（Ｐ）やボロン（Ｂ）が添加される。
形成した後、半導体基板２０の全主面上に絶縁膜２３を
スパッタ法またはＣＶＤ法で堆積し、第１層目の配線と
同じ工程で、下層配線２５ａを堆積し、パターニングす
る。そして、層間絶縁膜２４ａをＣＶＤ法で堆積し、パ
ターニングする。層間絶縁膜２４ａは、例えば酸化珪素
膜であり、リン（Ｐ）やボロン（Ｂ）が添加される。
【００３３】次に、同様の工程を繰返して、下層配線２
５ｂ、層間絶縁膜２４ｂ、下層配線２５ｃおよび層間絶
縁膜２４ｃを形成する。
５ｂ、層間絶縁膜２４ｂ、下層配線２５ｃおよび層間絶
縁膜２４ｃを形成する。
【００３４】次に、前記層間絶縁膜２４ｃ上にスパッタ
法でアルミニウムまたはアルミニウム合金を堆積し、ド
ライエッチング工程によりパターニングして、劣化予測
素子１１２が形成される。
法でアルミニウムまたはアルミニウム合金を堆積し、ド
ライエッチング工程によりパターニングして、劣化予測
素子１１２が形成される。
【００３５】前記劣化予測素子１１２のコンタクト部２
２は、一方がコントロール回路１０３に接続され、他方
が劣化度合検出回路１１３に接続されている。
２は、一方がコントロール回路１０３に接続され、他方
が劣化度合検出回路１１３に接続されている。
【００３６】コントロール回路１０３は、前記プログラ
ムＲＯＭ１０１に記憶されたプログラムに従い、演算回
路１０４の動作時に劣化予測素子１１２にクロック回路
１１０で発生したクロックパルスを流す。前記劣化度合
検出回路１１３は、劣化予測素子１１２に流れる電流値
を検出し、その検出結果をデータバス１０９を経由して
レジスタ１０５またはデータＲＡＭ１０６に収納する。
ムＲＯＭ１０１に記憶されたプログラムに従い、演算回
路１０４の動作時に劣化予測素子１１２にクロック回路
１１０で発生したクロックパルスを流す。前記劣化度合
検出回路１１３は、劣化予測素子１１２に流れる電流値
を検出し、その検出結果をデータバス１０９を経由して
レジスタ１０５またはデータＲＡＭ１０６に収納する。
【００３７】プログラムＲＯＭ１０１には、劣化予測素
子１１２の劣化度合を判定する劣化度合判定データが予
め記憶されており、前記検出結果は、該劣化度合判定デ
ータと比較され、比較結果は、レジスタ１０５またはデ
ータＲＡＭ１０６に収納され、データバス１０９を経由
して出力ポート１０８から出力される。
子１１２の劣化度合を判定する劣化度合判定データが予
め記憶されており、前記検出結果は、該劣化度合判定デ
ータと比較され、比較結果は、レジスタ１０５またはデ
ータＲＡＭ１０６に収納され、データバス１０９を経由
して出力ポート１０８から出力される。
【００３８】以上の説明からわかるように、本実施例に
よれば、本発明の半導体集積回路装置は、エレクトロマ
イグレーションによる断線の進行が信号配線に比べて早
い劣化予測素子１１２が設けられ、演算回路の動作時に
クロック回路１１０で発生したクロックパルスを流し、
劣化度合検出回路１１３が劣化予測素子に流れる電流を
検出し、その検出結果をもとに劣化予測素子１１２の劣
化の度合を出力ポート１０８から出力されるので、それ
をもとに信号配線のエレクトロマイグレーションによる
断線を予測することができる。
よれば、本発明の半導体集積回路装置は、エレクトロマ
イグレーションによる断線の進行が信号配線に比べて早
い劣化予測素子１１２が設けられ、演算回路の動作時に
クロック回路１１０で発生したクロックパルスを流し、
劣化度合検出回路１１３が劣化予測素子に流れる電流を
検出し、その検出結果をもとに劣化予測素子１１２の劣
化の度合を出力ポート１０８から出力されるので、それ
をもとに信号配線のエレクトロマイグレーションによる
断線を予測することができる。
【００３９】また、信号配線のエレクトロマイグレーシ
ョンによる断線を未然に予測することができるので、信
号配線の断線故障が発生して前記半導体集積回路装置を
搭載した電子機器が誤動作若しくは動作不能となる前
に、前記半導体集積回路装置の取替えるなどの対処がで
き、電子機器の信頼性を向上することができる。
ョンによる断線を未然に予測することができるので、信
号配線の断線故障が発生して前記半導体集積回路装置を
搭載した電子機器が誤動作若しくは動作不能となる前
に、前記半導体集積回路装置の取替えるなどの対処がで
き、電子機器の信頼性を向上することができる。
【００４０】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更可能であることは勿論である。
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更可能であることは勿論である。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４２】１．半導体集積回路装置において、劣化故
障の発生を未然に予測することができる。
障の発生を未然に予測することができる。
【００４３】２．半導体集積回路装置を搭載する電子機
器の信頼性を向上することができる。
器の信頼性を向上することができる。
【図１】本発明の一実施例である半導体集積回路装置の
概略構成を示すブロック図、
概略構成を示すブロック図、
【図２】本実施例の半導体集積回路装置の劣化予測素子
の構成を示す平面図および要部断面図、
の構成を示す平面図および要部断面図、
【図３】半導体集積回路装置の連続動作時間と故障率と
の関係を示すグラフ。
の関係を示すグラフ。
１０１…プログラムＲＯＭ、１０２…解読器、１０３…
コントロール回路、１０４…演算回路、１０５…レジス
タ、１０６…データＲＡＭ、１０７…入力ポート、１０
８…出力ポート、１０９…データバス、１１０…クロッ
ク回路、１１１…タイミング回路、１１２…劣化予測素
子、１１３…劣化度合検出素子、２０…半導体基板、２
１…直線部、２２…コンタクト部、２３…絶縁膜、２４
ａ、２４ｂ、２４ｃ…層間絶縁膜、２５ａ、２５ｂ、２
５ｃ…下層配線。
コントロール回路、１０４…演算回路、１０５…レジス
タ、１０６…データＲＡＭ、１０７…入力ポート、１０
８…出力ポート、１０９…データバス、１１０…クロッ
ク回路、１１１…タイミング回路、１１２…劣化予測素
子、１１３…劣化度合検出素子、２０…半導体基板、２
１…直線部、２２…コンタクト部、２３…絶縁膜、２４
ａ、２４ｂ、２４ｃ…層間絶縁膜、２５ａ、２５ｂ、２
５ｃ…下層配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (2)
- 【請求項１】 半導体基板上に複数の素子からなる集積
回路が構成され、該素子の劣化故障により前記集積回路
が動作不能となる半導体集積回路装置において、前記素
子より劣化の進行が早い劣化予測素子を前記半導体基板
上に設け、前記集積回路と同じ駆動源により該劣化予測
素子を動作させる手段と、前記劣化予測素子の劣化の度
合を検出する劣化度合検出手段と、該劣化度合検出手段
の出力に基づいて前記劣化予測素子の劣化度合を示す手
段とを備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記請求項１に記載の半導体集積回路装
置であって、前記劣化予測素子は複数の絶縁層で構成し
た段差上に設けた配線からなることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011521A JPH07218595A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6011521A JPH07218595A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07218595A true JPH07218595A (ja) | 1995-08-18 |
Family
ID=11780289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6011521A Pending JPH07218595A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07218595A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305435A (ja) * | 2001-04-05 | 2002-10-18 | Nec Corp | 半導体装置 |
| US7003409B2 (en) | 2003-08-19 | 2006-02-21 | International Business Machines Corporation | Predictive failure analysis and failure isolation using current sensing |
| WO2008059638A1 (fr) * | 2006-11-13 | 2008-05-22 | Panasonic Corporation | Dispositif semi-conducteur |
| WO2011152151A1 (ja) * | 2010-06-03 | 2011-12-08 | 株式会社日立製作所 | 素子寿命予測方法及び素子寿命予測機能を備えた回路基板 |
-
1994
- 1994-02-03 JP JP6011521A patent/JPH07218595A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305435A (ja) * | 2001-04-05 | 2002-10-18 | Nec Corp | 半導体装置 |
| US7003409B2 (en) | 2003-08-19 | 2006-02-21 | International Business Machines Corporation | Predictive failure analysis and failure isolation using current sensing |
| WO2008059638A1 (fr) * | 2006-11-13 | 2008-05-22 | Panasonic Corporation | Dispositif semi-conducteur |
| US7847574B2 (en) | 2006-11-13 | 2010-12-07 | Panasonic Corporation | Semiconductor device |
| WO2011152151A1 (ja) * | 2010-06-03 | 2011-12-08 | 株式会社日立製作所 | 素子寿命予測方法及び素子寿命予測機能を備えた回路基板 |
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