JPH07212976A - 電圧変動対策装置の制御装置 - Google Patents
電圧変動対策装置の制御装置Info
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- JPH07212976A JPH07212976A JP6001455A JP145594A JPH07212976A JP H07212976 A JPH07212976 A JP H07212976A JP 6001455 A JP6001455 A JP 6001455A JP 145594 A JP145594 A JP 145594A JP H07212976 A JPH07212976 A JP H07212976A
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Abstract
(57)【要約】
【目的】 フリッカ対策装置として系統に設置される無
効電力補償装置（ＳＶＣ）を、系統電圧ＶLのみを検出
して制御する場合において、電圧フリッカの発生周波数
全域に亘る抑制を可能とする。 【構成】 系統の電圧変動の検出を、系統電圧ＶLの平
均化をローパスフィルタによって行ないフリッカの低域
周波数成分を取出すＡＶＲ制御系と、系統電圧の２乗値
を±９０°移相して得た２信号を加算して直流化を行な
いフリッカの高域周波数成分を取りだすΔＶ制御系とに
よって行い、これらの検出値の加算値からＳＶＣの制御
信号ΔＶC′を作成する。
効電力補償装置（ＳＶＣ）を、系統電圧ＶLのみを検出
して制御する場合において、電圧フリッカの発生周波数
全域に亘る抑制を可能とする。 【構成】 系統の電圧変動の検出を、系統電圧ＶLの平
均化をローパスフィルタによって行ないフリッカの低域
周波数成分を取出すＡＶＲ制御系と、系統電圧の２乗値
を±９０°移相して得た２信号を加算して直流化を行な
いフリッカの高域周波数成分を取りだすΔＶ制御系とに
よって行い、これらの検出値の加算値からＳＶＣの制御
信号ΔＶC′を作成する。
Description
【０００１】
【産業上の利用分野】この発明は、系統電圧ＶLの変動
分から、無効電力補償装置（以下、ＳＶＣと言う。）の
位相制御信号ΔＶCを作成し、無効電力の増減補償によ
って、電圧フリッカ（Ｖ10）を抑制する電圧変動対策装
置に関し、特に電圧変動の抑制をフリッカの発生周波数
の全域に対して行なえるものの提供を目的とする。
分から、無効電力補償装置（以下、ＳＶＣと言う。）の
位相制御信号ΔＶCを作成し、無効電力の増減補償によ
って、電圧フリッカ（Ｖ10）を抑制する電圧変動対策装
置に関し、特に電圧変動の抑制をフリッカの発生周波数
の全域に対して行なえるものの提供を目的とする。
【０００２】
【従来の技術】系統に発生する電圧フリッカ（Ｖ10）の
抑制を目的としてＳＶＣを設置する場合において、フリ
ッカの原因となる負荷が遠方にも存在する場合は、負荷
の無効電力を算出できないので、自設備の系統電圧ＶL
のみから、ＳＶＣの制御信号ΔＶCを作成するＡＶＲ制
御方式が採用される。この従来例を図４に示す（実開昭
６０−４２０４３号公報）。
抑制を目的としてＳＶＣを設置する場合において、フリ
ッカの原因となる負荷が遠方にも存在する場合は、負荷
の無効電力を算出できないので、自設備の系統電圧ＶL
のみから、ＳＶＣの制御信号ΔＶCを作成するＡＶＲ制
御方式が採用される。この従来例を図４に示す（実開昭
６０−４２０４３号公報）。
【０００３】図において、１はサイリスタ制御リアクト
ル（以下ＴＣＲという）とフィルタ（以下ＦＬという）
を、系統母線２に並列接続して構成したＳＶＣで、系統
に供給する無効電力ＱTCRの増減制御を行うことによ
り、変電所電源ＥSに電源側インピ−ダンスＸSを通して
つながれた系統母線２の電圧フリッカ（Ｖ10）を抑制す
る。
ル（以下ＴＣＲという）とフィルタ（以下ＦＬという）
を、系統母線２に並列接続して構成したＳＶＣで、系統
に供給する無効電力ＱTCRの増減制御を行うことによ
り、変電所電源ＥSに電源側インピ−ダンスＸSを通して
つながれた系統母線２の電圧フリッカ（Ｖ10）を抑制す
る。
【０００４】このＳＶＣのＡＶＲ制御は、電圧変成器Ｐ
Ｔを介して受けた系統電圧ＶLを電圧検出器３で直流化
し、加算器４で、この直流化信号の基準値Ｖrefとの差
をΔＶinとして取り出し、さらに、このΔＶinを制御の
安定化等のため比例積分回路である電圧調節器５に通し
て制御信号ΔＶCとし、この制御信号ΔＶCでパルス発生
器６に位相制御を行なうトリガパルスを発生させてい
る。上記基準値Ｖrefは、電圧調節器５の出力ΔＶCを積
分回路７に通したもので、この負帰還動作によって、平
均レベルを除去して瞬時変動分ΔＶを検出している。
Ｔを介して受けた系統電圧ＶLを電圧検出器３で直流化
し、加算器４で、この直流化信号の基準値Ｖrefとの差
をΔＶinとして取り出し、さらに、このΔＶinを制御の
安定化等のため比例積分回路である電圧調節器５に通し
て制御信号ΔＶCとし、この制御信号ΔＶCでパルス発生
器６に位相制御を行なうトリガパルスを発生させてい
る。上記基準値Ｖrefは、電圧調節器５の出力ΔＶCを積
分回路７に通したもので、この負帰還動作によって、平
均レベルを除去して瞬時変動分ΔＶを検出している。
【０００５】
【発明が解決しようとする課題】一般に知られているよ
うに、アーク炉等が発生するフリッカは１０ＨZ近辺の
変動周波数に分布している。さらに、ちらつき（フリッ
カ）の周波数に対する視感度係数は、図２(ｂ)に示すよ
うに、１０ＨZをピークとしている。
うに、アーク炉等が発生するフリッカは１０ＨZ近辺の
変動周波数に分布している。さらに、ちらつき（フリッ
カ）の周波数に対する視感度係数は、図２(ｂ)に示すよ
うに、１０ＨZをピークとしている。
【０００６】このため、従来のＡＶＲ制御方式は、１０
ＨZ近辺のフリッカ対策を主眼におき、図２(ｂ)中に
Ｂ′で示すように制御ループ時定数を約１６ｍ秒（この
ときの制御ループゲインは１）で構成している。なお、
ループ時定数は電圧変動ΔＶの直流変換時間の約２倍が
限界値であり、このときの直流変換時定数は約７ｍ秒で
ある。
ＨZ近辺のフリッカ対策を主眼におき、図２(ｂ)中に
Ｂ′で示すように制御ループ時定数を約１６ｍ秒（この
ときの制御ループゲインは１）で構成している。なお、
ループ時定数は電圧変動ΔＶの直流変換時間の約２倍が
限界値であり、このときの直流変換時定数は約７ｍ秒で
ある。
【０００７】この結果、図示の如く、約５ＨZ以下及び
約３０ＨZ以上ではＳＶＣの制御性能が充分ではなく、
ＡＶＲ制御方式単独でのフリッカ改善効果は期待できな
かった。
約３０ＨZ以上ではＳＶＣの制御性能が充分ではなく、
ＡＶＲ制御方式単独でのフリッカ改善効果は期待できな
かった。
【０００８】図２(ｂ)からわかるように、フリッカ対策
としては、０.３ＨZ〜３０ＨZ程度の系統電圧変動に対
し検出感度が１００％（１ＰＵ）で、ＳＶＣの制御がで
きれば理想的となる。
としては、０.３ＨZ〜３０ＨZ程度の系統電圧変動に対
し検出感度が１００％（１ＰＵ）で、ＳＶＣの制御がで
きれば理想的となる。
【０００９】そこで、この発明は数１０ｍ秒のΔＶ変動
を検出する従来のＡＶＲ制御回路に加え、数ｍ秒のΔＶ
変動を検出し、これを補償する高速ΔＶ制御回路を併せ
設けることにより、フリッカの発生周波数全域に対する
補償を可能とし、フリッカ対策装置としてのＳＶＣを高
性能化することを目的とする。
を検出する従来のＡＶＲ制御回路に加え、数ｍ秒のΔＶ
変動を検出し、これを補償する高速ΔＶ制御回路を併せ
設けることにより、フリッカの発生周波数全域に対する
補償を可能とし、フリッカ対策装置としてのＳＶＣを高
性能化することを目的とする。
【００１０】
【課題を解決するための手段】この発明が提供する電圧
変動対策装置の制御装置は、
変動対策装置の制御装置は、
【００１１】系統電圧ＶLのみを検出し、その変動分か
ら作成した制御信号ΔＶCによってサイリスタ制御リア
クトルを位相制御し、系統に無効電力を増減補償して、
電圧フリッカ（Ｖ10）を抑制する電圧変動抑制装置にお
いて、
ら作成した制御信号ΔＶCによってサイリスタ制御リア
クトルを位相制御し、系統に無効電力を増減補償して、
電圧フリッカ（Ｖ10）を抑制する電圧変動抑制装置にお
いて、
【００１２】ローパスフィルタを通して系統電圧ＶLの
平均化を行い、この平均化信号の変動分をフリッカの低
域側検出信号として取出す低速ＡＶＲ制御回路と、
平均化を行い、この平均化信号の変動分をフリッカの低
域側検出信号として取出す低速ＡＶＲ制御回路と、
【００１３】系統電圧ＶLの２乗値を＋９０°移相した
電圧と−９０°移相した電圧を加算して系統電圧ＶLの
直流化を行い、この直流化信号の変動分を、フリッカの
高域側検出信号として取出す高速ΔＶ制御回路と、
電圧と−９０°移相した電圧を加算して系統電圧ＶLの
直流化を行い、この直流化信号の変動分を、フリッカの
高域側検出信号として取出す高速ΔＶ制御回路と、
【００１４】上記低速ＡＶＲ制御回路の出力と高速ΔＶ
制御回路の出力を加算して上記制御信号ΔＶCを作成す
る位相制御回路とを具備したことを特徴とする。
制御回路の出力を加算して上記制御信号ΔＶCを作成す
る位相制御回路とを具備したことを特徴とする。
【００１５】
【作用】上記構成において、低速ＡＶＲ制御回路は、系
統電圧ＶLの直流検出をローパスフィルタによる平均化
によって行う。このときの制御応答速度は数１０ｍ秒で
従来同様に高速側に限界を持つが、一定範囲内で選定可
能である。
統電圧ＶLの直流検出をローパスフィルタによる平均化
によって行う。このときの制御応答速度は数１０ｍ秒で
従来同様に高速側に限界を持つが、一定範囲内で選定可
能である。
【００１６】一方、高速ΔＶ制御回路は、系統電圧ＶL
の直流化を、系統電圧ＶLの２乗値を＋９０°移相した
電圧と−９０°移相した電圧を加算することによって、
交流リップル分を瞬時に消去することによって行なう。
したがって、このときの制御応答速度は、数ｍ秒までの
高速化が可能である。
の直流化を、系統電圧ＶLの２乗値を＋９０°移相した
電圧と−９０°移相した電圧を加算することによって、
交流リップル分を瞬時に消去することによって行なう。
したがって、このときの制御応答速度は、数ｍ秒までの
高速化が可能である。
【００１７】この発明は、両回路出力の合成値を制御信
号ΔＶCとするので、フリッカの発生周波数分布と視感
度特性に対応させて、両回路の制御応答速度を適当な値
の組み合わせとすることにより、理想的なフリッカ抑制
が可能になる。
号ΔＶCとするので、フリッカの発生周波数分布と視感
度特性に対応させて、両回路の制御応答速度を適当な値
の組み合わせとすることにより、理想的なフリッカ抑制
が可能になる。
【００１８】
【実施例】図１に、この発明の一実施例である電力系統
を示す。ＳＶＣが設置された系統母線１は、変電所電源
ＥSに電源側インピ−ダンスＸSを介してつながれ、自設
備の負荷１０に給電する。変電所電源ＥS側に接続され
た負荷１１は、遠方にあって、自設備の系統母線２の電
圧変動の原因となる他の負荷設備を示す。
を示す。ＳＶＣが設置された系統母線１は、変電所電源
ＥSに電源側インピ−ダンスＸSを介してつながれ、自設
備の負荷１０に給電する。変電所電源ＥS側に接続され
た負荷１１は、遠方にあって、自設備の系統母線２の電
圧変動の原因となる他の負荷設備を示す。
【００１９】これらの負荷１０，１１の変動による電圧
フリッカＶ10を抑制するＳＶＣは、位相制御によりリア
クトルＸTCRの電流ＩTCRを増減するＴＣＲを主たる構成
要素とし、系統に供給する無効電力ΔＱTCR（ΔＱSVC）
の増減補償を行なう。
フリッカＶ10を抑制するＳＶＣは、位相制御によりリア
クトルＸTCRの電流ＩTCRを増減するＴＣＲを主たる構成
要素とし、系統に供給する無効電力ΔＱTCR（ΔＱSVC）
の増減補償を行なう。
【００２０】このＳＶＣの制御装置は、以下のように構
成される。
成される。
【００２１】１２は乗算器で、電圧変成器ＰＴで検出し
た系統電圧ＶLを２乗する。１３は電圧フリッカの高域
周波数成分を検出する高速ΔＶ制御回路、１４は電圧フ
リッカの低域周波数成分を検出する低速ＡＶＲ制御回路
で、両出力は加算器１５で加算される。これらは後に詳
述する。
た系統電圧ＶLを２乗する。１３は電圧フリッカの高域
周波数成分を検出する高速ΔＶ制御回路、１４は電圧フ
リッカの低域周波数成分を検出する低速ＡＶＲ制御回路
で、両出力は加算器１５で加算される。これらは後に詳
述する。
【００２２】１６は５０％待機回路で、ＴＣＲが、その
最大出力ＱTCRの約１／２を中心として増減制御される
ように、ΔＶCにバイアス電圧Ｑ50を加える。すなわ
ち、制御信号ΔＶCを、加算器１７で０.５ＱTCRに相当
する基準値１８と比較し、その差分を伝達関数〔−ＫO
／（１＋ＳＴO）〕で表される比例積分回路１９を通し
て得た出力を、加算器２０及び集合器２１によってフィ
ードバックし、制御信号ΔＶCをゆっくりした応答速度
で０.５ＱTCRに収斂させている。これによって、ＴＣＲ
補償の待機容量を、増減いずれの方向にも余裕を持たせ
ようとする。
最大出力ＱTCRの約１／２を中心として増減制御される
ように、ΔＶCにバイアス電圧Ｑ50を加える。すなわ
ち、制御信号ΔＶCを、加算器１７で０.５ＱTCRに相当
する基準値１８と比較し、その差分を伝達関数〔−ＫO
／（１＋ＳＴO）〕で表される比例積分回路１９を通し
て得た出力を、加算器２０及び集合器２１によってフィ
ードバックし、制御信号ΔＶCをゆっくりした応答速度
で０.５ＱTCRに収斂させている。これによって、ＴＣＲ
補償の待機容量を、増減いずれの方向にも余裕を持たせ
ようとする。
【００２３】２２はファンクション回路で、補償出力Δ
ＱTCRとその点弧位相角βとの関係と合わせるため、制
御信号ＶCを出力ΔＶC′に変換して出力する。
ＱTCRとその点弧位相角βとの関係と合わせるため、制
御信号ＶCを出力ΔＶC′に変換して出力する。
【００２４】２３はパルス発生器で、ＰＬＬ回路２４が
出力する電源同期信号ＶPLLと制御信号ＶC′とを比較
し、ＴＣＲの点弧パルスＧ1，Ｇ2を発生する。上記ＳＶ
Ｃは、図２(ａ) に示す制御タイミング図のように動作
する。
出力する電源同期信号ＶPLLと制御信号ＶC′とを比較
し、ＴＣＲの点弧パルスＧ1，Ｇ2を発生する。上記ＳＶ
Ｃは、図２(ａ) に示す制御タイミング図のように動作
する。
【００２５】系統の電圧変動を検出して作成された制御
信号ΔＶC′は、商用周波数電圧ＶLの各半波期間毎に、
ノコギリ波状の電源同期信号ＶPLLと比較され、その交
差タイミングで、ゲートパルスＧ1，Ｇ2を発生させる。
ＴＣＲは、このタイミングで導通し、ＴＣＲ電流ＩTCR
を位相制御する。これによって、電圧フリッカ（Ｖ10）
を抑制する無効電力ΔＱTCRを系統に出力する（Ｖ10＝
−ΔＱTCR・ＸS）。次に、この発明の特徴とする高速Δ
Ｖ制御回路１３と低速ＡＶＲ制御回路１４について詳述
する。
信号ΔＶC′は、商用周波数電圧ＶLの各半波期間毎に、
ノコギリ波状の電源同期信号ＶPLLと比較され、その交
差タイミングで、ゲートパルスＧ1，Ｇ2を発生させる。
ＴＣＲは、このタイミングで導通し、ＴＣＲ電流ＩTCR
を位相制御する。これによって、電圧フリッカ（Ｖ10）
を抑制する無効電力ΔＱTCRを系統に出力する（Ｖ10＝
−ΔＱTCR・ＸS）。次に、この発明の特徴とする高速Δ
Ｖ制御回路１３と低速ＡＶＲ制御回路１４について詳述
する。
【００２６】高速ΔＶ制御回路１３は、オールパスフィ
ルタ（ＡＰＦ1，ＡＰＦ2）２５，２６、係数器２７、加
算器２８、不完全積分器２９、積分器３０、リミッタ３
２から構成される。
ルタ（ＡＰＦ1，ＡＰＦ2）２５，２６、係数器２７、加
算器２８、不完全積分器２９、積分器３０、リミッタ３
２から構成される。
【００２７】オールパスフィルタ２５，２６は、乗算器
１２の出力する系統電圧ＶLの２乗値を、＋９０°移相
した電圧と、−９０°移相した電圧を作り、係数器２７
は、これらの電圧の平均値の開平を求める演算を行っ
て、系統電圧ＶLを高速に直流化する。
１２の出力する系統電圧ＶLの２乗値を、＋９０°移相
した電圧と、−９０°移相した電圧を作り、係数器２７
は、これらの電圧の平均値の開平を求める演算を行っ
て、系統電圧ＶLを高速に直流化する。
【００２８】この直流化の概念は、図３に表される。
【数１】
【００２９】上記オールパスフィルタ２５，２６のフィ
ルタ定数は、例えば、次に示すような値のものが使用で
きる。
ルタ定数は、例えば、次に示すような値のものが使用で
きる。
【００３０】すなわち、基本波（ωｔ）を５０ＨZとす
ると、上記２倍周波数成分の角速度ωaは１００ＨZに対
応したものとなり、この角速度ωaに対して、進相用の
オールパスフィルタ２５は、 伝達関数ＧA1（ω）＝（１−ＳＴH）／（１＋ＳＴH）＝
１（ω） 位相特性φ（ω）＝２ｔａｎ-1（ω／ωa）＝＋９０°
（ωa） 遅延特性τ（ω）＝２ωa／（ω2＋ωa 2）≒１.６ｍ秒
（ωa）、 遅相用のオールパスフィルタ２６は、 伝達関数ＧA2（ω）＝−（１−ＳＴH）／（１＋ＳＴH）
＝１（ω） 位相特性φ（ω）＝２ｔａｎ-1ω／ωa＝−９０°
（ωa） 遅延特性τ（ω）＝２ωa／（ω2＋ωa 2）≒１.６ｍ秒
（ωa） となる。 これらの値は、ゲイン１で±９０°移相しても、その遅
延時間は約１.６ｍ秒であって、高速応答が可能である
ことを示す。
ると、上記２倍周波数成分の角速度ωaは１００ＨZに対
応したものとなり、この角速度ωaに対して、進相用の
オールパスフィルタ２５は、 伝達関数ＧA1（ω）＝（１−ＳＴH）／（１＋ＳＴH）＝
１（ω） 位相特性φ（ω）＝２ｔａｎ-1（ω／ωa）＝＋９０°
（ωa） 遅延特性τ（ω）＝２ωa／（ω2＋ωa 2）≒１.６ｍ秒
（ωa）、 遅相用のオールパスフィルタ２６は、 伝達関数ＧA2（ω）＝−（１−ＳＴH）／（１＋ＳＴH）
＝１（ω） 位相特性φ（ω）＝２ｔａｎ-1ω／ωa＝−９０°
（ωa） 遅延特性τ（ω）＝２ωa／（ω2＋ωa 2）≒１.６ｍ秒
（ωa） となる。 これらの値は、ゲイン１で±９０°移相しても、その遅
延時間は約１.６ｍ秒であって、高速応答が可能である
ことを示す。
【００３１】上記オールパスフィルタ２５，２６と係数
器２７によって直流化が行われた後、その変動分（フリ
ッカの高域周波数成分）が、加算器２８、不完全積分器
２９、及び積分器３０によって検出される。この回路部
分３１は、不完全積分器２９の出力を積分器３０を通
し、加算器２８に負帰還をかける構成となっている。
器２７によって直流化が行われた後、その変動分（フリ
ッカの高域周波数成分）が、加算器２８、不完全積分器
２９、及び積分器３０によって検出される。この回路部
分３１は、不完全積分器２９の出力を積分器３０を通
し、加算器２８に負帰還をかける構成となっている。
【００３２】不完全積分器２９の伝達関数Ｇ29（Ｓ）が
Ｋ1／（１＋ＳＴ1）、加算器２８によって負帰還を行う
積分器３０の伝達関数Ｇ30（Ｓ）が−１／（１＋Ｓ
Ｔ2）であることから、この回路部分３１の伝達関数Ｇ
31は
Ｋ1／（１＋ＳＴ1）、加算器２８によって負帰還を行う
積分器３０の伝達関数Ｇ30（Ｓ）が−１／（１＋Ｓ
Ｔ2）であることから、この回路部分３１の伝達関数Ｇ
31は
【数２】 となる。
【００３３】この伝達関数Ｇ31（Ｓ）の式は、この回路
部分３１が二次のバンドパスフィルタ構成となっている
ことを示し、高速応答により変動分（フリッカの高域周
波数成分）を取り出せることがわかる。
部分３１が二次のバンドパスフィルタ構成となっている
ことを示し、高速応答により変動分（フリッカの高域周
波数成分）を取り出せることがわかる。
【００３４】このようにして取り出された変動分（フリ
ッカの高域周波数成分）は、低速ＡＶＲ制御回路１４と
の出力バランスを取るためリミッタ３２で制限され、加
算器１５に出力される。
ッカの高域周波数成分）は、低速ＡＶＲ制御回路１４と
の出力バランスを取るためリミッタ３２で制限され、加
算器１５に出力される。
【００３５】低速ＡＶＲ制御回路１４は、実効値検出器
３３、平均化回路３４、加算器３５、不完全積分器であ
る調節器３６、リミッタ３７から構成される。
３３、平均化回路３４、加算器３５、不完全積分器であ
る調節器３６、リミッタ３７から構成される。
【００３６】この回路１４において、実効値検出器３３
は伝達関数Ｇ33（Ｓ）＝〔１／（１＋Ｓ・ＴL）〕で表
されるローパスフィルタで、乗算器１２の出力を直流化
する。平均化回路３４は、この直流化信号の長周期成分
を電圧基準値Ｖrefとして取出す。加算器３５は、実効
値検出器３３の出力する直流化信号から電圧基準値Ｖ
refを減算して変動分（フリッカの低域周波数成分）を
取り出す。この変動分は、伝達関数Ｇ36（Ｓ）＝〔Ｋ3
／（１＋ＳＴ3）〕で表される調節器３６で、所定の増
幅率と一次遅れが与えられ、ΔＶ制御回路１３との出力
バランスのためリミッタ３７で制限され、ＡＶＲ制御信
号として、加算器１５に出力される。
は伝達関数Ｇ33（Ｓ）＝〔１／（１＋Ｓ・ＴL）〕で表
されるローパスフィルタで、乗算器１２の出力を直流化
する。平均化回路３４は、この直流化信号の長周期成分
を電圧基準値Ｖrefとして取出す。加算器３５は、実効
値検出器３３の出力する直流化信号から電圧基準値Ｖ
refを減算して変動分（フリッカの低域周波数成分）を
取り出す。この変動分は、伝達関数Ｇ36（Ｓ）＝〔Ｋ3
／（１＋ＳＴ3）〕で表される調節器３６で、所定の増
幅率と一次遅れが与えられ、ΔＶ制御回路１３との出力
バランスのためリミッタ３７で制限され、ＡＶＲ制御信
号として、加算器１５に出力される。
【００３７】上記実施例における電圧変動の検出特性に
ついて検討する。図１より、ＡＶＲ制御回路１４の伝達
関数は、Ｇ14（Ｓ）＝Ｇ33（Ｓ）・〔Ｇ 36（Ｓ）＋Ｇ36
（Ｓ）・Ｇ34（Ｓ）〕となり、また、ΔＶ制御回路１３
の伝達関数は、Ｇ13（Ｓ）＝Ｇ25（Ｓ）・〔Ｇ29（Ｓ）
／（１＋Ｇ29（Ｓ）・Ｇ30（Ｓ）〕となる。但し、Ｇ25
（Ｓ）は先に説明したオールパスフィルタ２５，２６伝
達関数ＧA1（ω），伝達関数ＧA2（ω）の合成伝達関数
である。
ついて検討する。図１より、ＡＶＲ制御回路１４の伝達
関数は、Ｇ14（Ｓ）＝Ｇ33（Ｓ）・〔Ｇ 36（Ｓ）＋Ｇ36
（Ｓ）・Ｇ34（Ｓ）〕となり、また、ΔＶ制御回路１３
の伝達関数は、Ｇ13（Ｓ）＝Ｇ25（Ｓ）・〔Ｇ29（Ｓ）
／（１＋Ｇ29（Ｓ）・Ｇ30（Ｓ）〕となる。但し、Ｇ25
（Ｓ）は先に説明したオールパスフィルタ２５，２６伝
達関数ＧA1（ω），伝達関数ＧA2（ω）の合成伝達関数
である。
【００３８】ＡＶＲ制御制御回路１４とΔＶ制御回路１
３の出力は、加算器１５で合成され、パルス発生器２３
等からなる位相制御回路３８で制御信号ΔＶC′に変換
されるので、この実施例の合成伝達関数は、ＧT（Ｓ）
＝Ｇ14（Ｓ）＋Ｇ13（Ｓ）となる。
３の出力は、加算器１５で合成され、パルス発生器２３
等からなる位相制御回路３８で制御信号ΔＶC′に変換
されるので、この実施例の合成伝達関数は、ＧT（Ｓ）
＝Ｇ14（Ｓ）＋Ｇ13（Ｓ）となる。
【００３９】ここで、ＡＶＲ制御回路１４は、その制御
ループＧＡＩＮ（ＧL）＝数倍（≒５倍）、制御ループ
時定数（τL）＝数１０ｍ秒（≒５０ｍ秒）、電圧基準
Ｖref時定数（Ｔ）＝数１００ｍ秒（≒１秒）とし、Δ
Ｖ制御回路１３は、制御ループＧＡＩＮ（ＧL）＝１倍
（外乱制御）、制御ループ時定数（τL）＝数ｍ秒（≒
５ｍ秒）、電圧基準Ｖref時定数（Ｔ）＝数１０ｍ秒
（≒５０ｍ秒）とする。〔かっこ内は具体例を示す。〕
ループＧＡＩＮ（ＧL）＝数倍（≒５倍）、制御ループ
時定数（τL）＝数１０ｍ秒（≒５０ｍ秒）、電圧基準
Ｖref時定数（Ｔ）＝数１００ｍ秒（≒１秒）とし、Δ
Ｖ制御回路１３は、制御ループＧＡＩＮ（ＧL）＝１倍
（外乱制御）、制御ループ時定数（τL）＝数ｍ秒（≒
５ｍ秒）、電圧基準Ｖref時定数（Ｔ）＝数１０ｍ秒
（≒５０ｍ秒）とする。〔かっこ内は具体例を示す。〕
【００４０】上記数値範囲で、ΔＶ制御回路１３は２０
Hz〜４０Hzの系統電圧変動を検出し、ＡＶＲ制御回路１
４は０.数ＨZ〜１０ＨZの系統電圧変動を検出する。
Hz〜４０Hzの系統電圧変動を検出し、ＡＶＲ制御回路１
４は０.数ＨZ〜１０ＨZの系統電圧変動を検出する。
【００４１】ここで、各値をかっこ内の数値に選んだ場
合の電圧変動補償感度を、従来例と比較して図２（ｂ）
に示す。ＡＶＲ制御回路のみを設ける従来の制御範囲
Ｂ’では、既に述べたように時定数１６ｍ秒（周波数１
０ＨZ）付近で補償感度が最大になるが、その低域側及
び高域側では感度が不足し、フリッカの抑制効果が充分
に期待できない。これに対し、この実施例のΔＶ制御回
路１３の制御範囲Ｂは、時定数５.３ｍ秒（周波数３０
ＨZ）で補償感度が最大となり、ＡＶＲ制御回路１４の
制御範囲Ａは、時定数５３ｍ秒で補償感度が最大とな
り、これらの範囲Ａ，Ｂの合成によって形成される本実
施例の制御範囲は、ＡＶＲ制御制御系のみの場合Ｂ′に
比べて大幅に拡大し、フリッカの発生周波数の全領域に
亘って電圧フリッカを抑制できる。
合の電圧変動補償感度を、従来例と比較して図２（ｂ）
に示す。ＡＶＲ制御回路のみを設ける従来の制御範囲
Ｂ’では、既に述べたように時定数１６ｍ秒（周波数１
０ＨZ）付近で補償感度が最大になるが、その低域側及
び高域側では感度が不足し、フリッカの抑制効果が充分
に期待できない。これに対し、この実施例のΔＶ制御回
路１３の制御範囲Ｂは、時定数５.３ｍ秒（周波数３０
ＨZ）で補償感度が最大となり、ＡＶＲ制御回路１４の
制御範囲Ａは、時定数５３ｍ秒で補償感度が最大とな
り、これらの範囲Ａ，Ｂの合成によって形成される本実
施例の制御範囲は、ＡＶＲ制御制御系のみの場合Ｂ′に
比べて大幅に拡大し、フリッカの発生周波数の全領域に
亘って電圧フリッカを抑制できる。
【００４２】
【発明の効果】この発明は、電圧制御方式のＳＶＣにお
いて、系統電圧ＶLのフリッカ変動を検出する制御系と
して、フリッカの低域周波数成分を検出する低速ＡＶＲ
制御回路１４と、高域周波数成分を検出する高速ΔＶ制
御回路の２つの検出系を設け、両検出系の合成出力をフ
リッカ変動の検出値とするので、電圧変動の検出をフリ
ッカの発生周波数の全域に亘った理想的な特性のものと
することができ、十分なフリッカ改善効果を期待できる
ようになる。
いて、系統電圧ＶLのフリッカ変動を検出する制御系と
して、フリッカの低域周波数成分を検出する低速ＡＶＲ
制御回路１４と、高域周波数成分を検出する高速ΔＶ制
御回路の２つの検出系を設け、両検出系の合成出力をフ
リッカ変動の検出値とするので、電圧変動の検出をフリ
ッカの発生周波数の全域に亘った理想的な特性のものと
することができ、十分なフリッカ改善効果を期待できる
ようになる。
【図１】この発明の電圧変動対策装置の制御装置の実施
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図２】ａは図１の電圧変動対策装置の制御装置の制御
動作例を示す波形図、ｂは図１の装置の電圧変動補償感
度特性Ａ，Ｂ、及び従来の特性Ｂ′を、フリッカの視感
度特性とともに示すグラフである。
動作例を示す波形図、ｂは図１の装置の電圧変動補償感
度特性Ａ，Ｂ、及び従来の特性Ｂ′を、フリッカの視感
度特性とともに示すグラフである。
【図３】図１のΔＶ制御回路における系統電圧の直流化
の概念を示す電圧波形図である。
の概念を示す電圧波形図である。
【図４】従来の電圧変動対策装置の制御装置の一例を示
すブロック図である。
すブロック図である。
１ 系統母線 １０，１１ 変動負荷 １２ 乗算器 １３ 高速ΔＶ制御回路 １４ 低速ＡＶＲ制御回路 １８ ５０％待機回路 ３８ 位相制御回路 ＳＶＣ 無効電力補償装置 ＴＣＲ サイリスタ制御リアクトル
Claims (1)
- 【請求項１】 系統電圧ＶLのみを検出し、その変動分
から作成した制御信号によってサイリスタ制御リアクト
ルを位相制御し、系統に無効電力を増減補償して、電圧
フリッカを抑制する電圧変動抑制装置において、 ローパスフィルタを通して系統電圧ＶLの平均化を行
い、この平均化信号の変動分をフリッカの低域側検出信
号として取出す低速ＡＶＲ制御回路と、 系統電圧ＶLの２乗値を＋９０°移相した電圧と−９０
°移相した電圧を加算して系統電圧ＶLの直流化を行
い、この直流化信号の変動分を、フリッカの高域側検出
信号として取出す高速ΔＶ制御回路と、 上記低速ＡＶＲ制御回路の出力と高速ΔＶ制御回路の出
力を加算して上記制御信号ΔＶCを作成する位相制御回
路とを具備したことを特徴とする電圧変動対策装置の制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001455A JPH07212976A (ja) | 1994-01-12 | 1994-01-12 | 電圧変動対策装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001455A JPH07212976A (ja) | 1994-01-12 | 1994-01-12 | 電圧変動対策装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212976A true JPH07212976A (ja) | 1995-08-11 |
Family
ID=11501931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001455A Withdrawn JPH07212976A (ja) | 1994-01-12 | 1994-01-12 | 電圧変動対策装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212976A (ja) |
-
1994
- 1994-01-12 JP JP6001455A patent/JPH07212976A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |