JPH07212214A - ＢｉＣＭＯＳ出力段 - Google Patents
ＢｉＣＭＯＳ出力段Info
- Publication number
- JPH07212214A JPH07212214A JP6317965A JP31796594A JPH07212214A JP H07212214 A JPH07212214 A JP H07212214A JP 6317965 A JP6317965 A JP 6317965A JP 31796594 A JP31796594 A JP 31796594A JP H07212214 A JPH07212214 A JP H07212214A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- inverter
- mos
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 プルダウン立下がり時間に匹敵するプルアッ
プ立上がり時間を有するプルアップ回路を高性能ＮＰＮ
バイポーラトランジスタに依存することなく提供する。 【構成】 出力段はプルアップ回路２８とプルダウン回
路１８′、１２とを含み、プルアップ回路２８はＮＰＮ
バイポーラトランジスタと、それに並列接続されるＰ−
ＭＯＳトランジスタと、入力信号を受信しＰ−ＭＯＳト
ランジスタを制御する第１のＣＭＯＳインバータと、そ
の出力を受信しバイポーラトランジスタを制御するため
の第２のＣＭＯＳインバータとを含む。プルダウン回路
１２、１８′はＮ−ＭＯＳトランジスタと、それに並列
接続される第２のＮＰＮバイポーラトランジスタと、そ
れをオンに切換える制御回路１２と、入力が出力端子に
接続され出力がＮ−ＭＯＳトランジスタを制御し制御回
路１２に信号を与えて第２のＮＰＮバイポーラトランジ
スタをオフに切換える第３のインバータ２４とを含む。
プ立上がり時間を有するプルアップ回路を高性能ＮＰＮ
バイポーラトランジスタに依存することなく提供する。 【構成】 出力段はプルアップ回路２８とプルダウン回
路１８′、１２とを含み、プルアップ回路２８はＮＰＮ
バイポーラトランジスタと、それに並列接続されるＰ−
ＭＯＳトランジスタと、入力信号を受信しＰ−ＭＯＳト
ランジスタを制御する第１のＣＭＯＳインバータと、そ
の出力を受信しバイポーラトランジスタを制御するため
の第２のＣＭＯＳインバータとを含む。プルダウン回路
１２、１８′はＮ−ＭＯＳトランジスタと、それに並列
接続される第２のＮＰＮバイポーラトランジスタと、そ
れをオンに切換える制御回路１２と、入力が出力端子に
接続され出力がＮ−ＭＯＳトランジスタを制御し制御回
路１２に信号を与えて第２のＮＰＮバイポーラトランジ
スタをオフに切換える第３のインバータ２４とを含む。
Description
【０００１】
【発明の分野】この発明は組合されたＣＭＯＳおよびＮ
ＰＮ出力プルアップ回路に関する。より特定的には、こ
の発明は過渡的飽和状態のフルスイングＢｉＣＭＯＳ回
路（ＴＳ−ＦＳ−ＢｉＣＭＯＳ）回路とともに使用する
ための回路に関する。
ＰＮ出力プルアップ回路に関する。より特定的には、こ
の発明は過渡的飽和状態のフルスイングＢｉＣＭＯＳ回
路（ＴＳ−ＦＳ−ＢｉＣＭＯＳ）回路とともに使用する
ための回路に関する。
【０００２】
【関連技術の説明】ＴＳ−ＦＳ−ＢｉＣＭＯＳ回路は、
約２Ｖより小さい供給電圧で高速フルスイング動作を可
能にする出力段である。このような回路は、ヒラキら
（Hiraki etal）による「ＩＥＥＥ・ジャーナル・オブ
・ソリッド−ステート・サーキット（IEEE JOURNAL OF
SOLID-STATE CIRCUITS）」２７巻、１１号、１９９２年
１１月、ｐ．１５６８に報告されている。
約２Ｖより小さい供給電圧で高速フルスイング動作を可
能にする出力段である。このような回路は、ヒラキら
（Hiraki etal）による「ＩＥＥＥ・ジャーナル・オブ
・ソリッド−ステート・サーキット（IEEE JOURNAL OF
SOLID-STATE CIRCUITS）」２７巻、１１号、１９９２年
１１月、ｐ．１５６８に報告されている。
【０００３】この回路においては、フルスイング動作で
の高速出力切換時間を達成することが望まれる。高速出
力切換を達成するためには出力バイポーラトランジスタ
が利用されなければならず、さらにフルスイング動作を
実現するためには出力ＭＯＳトランジスタが用いられな
ければならない。この回路は、出力バイポーラトランジ
スタと出力ＭＯＳトランジスタとを各々並列に接続する
ことによってフルスイング動作での高速出力切換を達成
する。
の高速出力切換時間を達成することが望まれる。高速出
力切換を達成するためには出力バイポーラトランジスタ
が利用されなければならず、さらにフルスイング動作を
実現するためには出力ＭＯＳトランジスタが用いられな
ければならない。この回路は、出力バイポーラトランジ
スタと出力ＭＯＳトランジスタとを各々並列に接続する
ことによってフルスイング動作での高速出力切換を達成
する。
【０００４】出力論理状態遷移を達成するためには、そ
れぞれのＭＯＳトランジスタが完全に導通状態となるま
で適当なバイポーラトランジスタは飽和状態つまり完全
に導通状態にあり、その時点でバイポーラトランジスタ
がオフになりそれぞれのＭＯＳトランジスタが定常状態
出力電圧を与える。このゆえに、「過渡的飽和状態のフ
ルスイング」という語が用いられる。
れぞれのＭＯＳトランジスタが完全に導通状態となるま
で適当なバイポーラトランジスタは飽和状態つまり完全
に導通状態にあり、その時点でバイポーラトランジスタ
がオフになりそれぞれのＭＯＳトランジスタが定常状態
出力電圧を与える。このゆえに、「過渡的飽和状態のフ
ルスイング」という語が用いられる。
【０００５】図１は前述の論文により教示されるような
ＴＳ−ＦＳ−ＢｉＣＭＯＳ回路の詳細な回路図を示す。
この回路は２つのＣＭＯＳコマンド段１０および１２を
含む。コマンド段１０は出力プルアップＰＮＰバイポー
ラトランジスタＴＰ１のベース端子１４に過渡的制御信
号を与える。コマンド段１２は出力プルダウンＮＰＮバ
イポーラトランジスタＴＮ１のベース端子１６に過渡的
制御信号を与える。バイポーラトランジスタＴＰ１およ
びＴＮ１のエミッタ端子はそれぞれ正の供給レールＶ＋
および負の供給レールＶ−に接続され、それらのコレク
タ端子は両方とも出力端子Ｖｏｕｔに接続される。
ＴＳ−ＦＳ−ＢｉＣＭＯＳ回路の詳細な回路図を示す。
この回路は２つのＣＭＯＳコマンド段１０および１２を
含む。コマンド段１０は出力プルアップＰＮＰバイポー
ラトランジスタＴＰ１のベース端子１４に過渡的制御信
号を与える。コマンド段１２は出力プルダウンＮＰＮバ
イポーラトランジスタＴＮ１のベース端子１６に過渡的
制御信号を与える。バイポーラトランジスタＴＰ１およ
びＴＮ１のエミッタ端子はそれぞれ正の供給レールＶ＋
および負の供給レールＶ−に接続され、それらのコレク
タ端子は両方とも出力端子Ｖｏｕｔに接続される。
【０００６】コマンド段１０は、２つの並列に接続され
るＰ−ＭＯＳトランジスタＭＰ１およびＭＰ２と、２つ
の直列に接続されるＮ−ＭＯＳトランジスタＭＮ１およ
びＭＮ２とを含む。トランジスタＭＰ１およびＭＰ２の
ソースは正の電圧供給レールＶ＋に接続され、それらの
ドレイン１４はバイポーラトランジスタＴＰ１のベース
およびトランジスタＭＮ１のドレインに接続される。ト
ランジスタＭＮ１のソース２０は、ソースが負の電圧供
給レールＶ−に接続されるトランジスタＭＮ２のドレイ
ンに接続される。トランジスタＭＰ１およびＭＮ１のゲ
ートは入力端子Ｖｉｎに接続される。トランジスタＭＰ
２およびＭＮ２のゲートは両方ともフィードバック信号
Ｖｆｂを受信する。トランジスタＭＰ１およびＭＮ１
は、出力がトランジスタＴＰ１を制御するインバータ２
１を形成するような態様で接続される。
るＰ−ＭＯＳトランジスタＭＰ１およびＭＰ２と、２つ
の直列に接続されるＮ−ＭＯＳトランジスタＭＮ１およ
びＭＮ２とを含む。トランジスタＭＰ１およびＭＰ２の
ソースは正の電圧供給レールＶ＋に接続され、それらの
ドレイン１４はバイポーラトランジスタＴＰ１のベース
およびトランジスタＭＮ１のドレインに接続される。ト
ランジスタＭＮ１のソース２０は、ソースが負の電圧供
給レールＶ−に接続されるトランジスタＭＮ２のドレイ
ンに接続される。トランジスタＭＰ１およびＭＮ１のゲ
ートは入力端子Ｖｉｎに接続される。トランジスタＭＰ
２およびＭＮ２のゲートは両方ともフィードバック信号
Ｖｆｂを受信する。トランジスタＭＰ１およびＭＮ１
は、出力がトランジスタＴＰ１を制御するインバータ２
１を形成するような態様で接続される。
【０００７】コマンド段１２は、２つの直列に接続され
るＰ−ＭＯＳトランジスタＭＰ３およびＭＰ４と、２つ
の並列に接続されるＮ−ＭＯＳトランジスタＭＮ３およ
びＭＮ４とを含む。トランジスタＭＮ３およびＭＮ４の
ソースは負の供給レールＶ−に接続され、それらのドレ
イン１６はバイポーラトランジスタＴＮ１のベースおよ
びトランジスタＭＰ４のドレインに接続される。トラン
ジスタＭＰ４のソース２２は、ソースが正の供給レール
Ｖ＋に接続されるトランジスタＭＰ３のドレインに接続
される。トランジスタＭＰ４およびＭＮ４のゲートも入
力端子Ｖｉｎに接続される。トランジスタＭＰ３および
ＭＮ３のゲートもフィードバック信号Ｖｆｂを受信す
る。トランジスタＭＰ４およびＭＮ４は、出力がトラン
ジスタＴＮ１を制御するインバータ２３を形成するよう
な態様で接続される。
るＰ−ＭＯＳトランジスタＭＰ３およびＭＰ４と、２つ
の並列に接続されるＮ−ＭＯＳトランジスタＭＮ３およ
びＭＮ４とを含む。トランジスタＭＮ３およびＭＮ４の
ソースは負の供給レールＶ−に接続され、それらのドレ
イン１６はバイポーラトランジスタＴＮ１のベースおよ
びトランジスタＭＰ４のドレインに接続される。トラン
ジスタＭＰ４のソース２２は、ソースが正の供給レール
Ｖ＋に接続されるトランジスタＭＰ３のドレインに接続
される。トランジスタＭＰ４およびＭＮ４のゲートも入
力端子Ｖｉｎに接続される。トランジスタＭＰ３および
ＭＮ３のゲートもフィードバック信号Ｖｆｂを受信す
る。トランジスタＭＰ４およびＭＮ４は、出力がトラン
ジスタＴＮ１を制御するインバータ２３を形成するよう
な態様で接続される。
【０００８】出力ラッチ１８は２つのＣＭＯＳインバー
タ２４および２６を含む。インバータ２４は、供給レー
ルＶ−とＶ＋との間で接続されるＮ−ＭＯＳトランジス
タＭＮ６およびＰ−ＭＯＳトランジスタＭＰ６を含む。
トランジスタＭＮ６およびＭＰ６のゲート端子はインバ
ータ２４の入力を形成するよう互いに接続され、それら
のそれぞれのドレイン端子は出力を形成するよう互いに
接続される。
タ２４および２６を含む。インバータ２４は、供給レー
ルＶ−とＶ＋との間で接続されるＮ−ＭＯＳトランジス
タＭＮ６およびＰ−ＭＯＳトランジスタＭＰ６を含む。
トランジスタＭＮ６およびＭＰ６のゲート端子はインバ
ータ２４の入力を形成するよう互いに接続され、それら
のそれぞれのドレイン端子は出力を形成するよう互いに
接続される。
【０００９】インバータ２６は、供給レールＶ−とＶ＋
との間で接続されるＮ−ＭＯＳトランジスタＭＮ５およ
びＰ−ＭＯＳトランジスタＭＰ５を含む。トランジスタ
ＭＮ５およびＭＰ５のゲート端子はインバータ２６の入
力を形成するよう互いに接続され、それらのそれぞれの
ドレイン端子は出力を形成するよう互いに接続される。
との間で接続されるＮ−ＭＯＳトランジスタＭＮ５およ
びＰ−ＭＯＳトランジスタＭＰ５を含む。トランジスタ
ＭＮ５およびＭＰ５のゲート端子はインバータ２６の入
力を形成するよう互いに接続され、それらのそれぞれの
ドレイン端子は出力を形成するよう互いに接続される。
【００１０】出力Ｖｏｕｔはインバータ２４の入力およ
びインバータ２６の出力に接続される。インバータ２４
の出力はインバータ２６の入力に接続されフィードバッ
ク信号Ｖｆｂを与える。
びインバータ２６の出力に接続される。インバータ２４
の出力はインバータ２６の入力に接続されフィードバッ
ク信号Ｖｆｂを与える。
【００１１】図１の回路の動作をこれより記載する。２
つのコマンド段は対称であるため、コマンド段１０のプ
ルアップ動作のみを詳細に記載する。これは、プルダウ
ン動作（コマンド段１２）はプルアップ動作の説明によ
って当業者によって容易に導き出されるからである。
つのコマンド段は対称であるため、コマンド段１０のプ
ルアップ動作のみを詳細に記載する。これは、プルダウ
ン動作（コマンド段１２）はプルアップ動作の説明によ
って当業者によって容易に導き出されるからである。
【００１２】まず入力Ｖｉｎの電圧はロー定常状態つま
り約Ｖ−に維持されているとする。そのときは出力Ｖｏ
ｕｔもロー定常状態にある。したがって、インバータ２
４の出力Ｖｆｂは明らかにハイ定常状態つまり約Ｖ＋に
維持されることがわかる。
り約Ｖ−に維持されているとする。そのときは出力Ｖｏ
ｕｔもロー定常状態にある。したがって、インバータ２
４の出力Ｖｆｂは明らかにハイ定常状態つまり約Ｖ＋に
維持されることがわかる。
【００１３】コマンド段１０を参照すると、トランジス
タＭＰ１およびＭＮ２はオンつまり導通状態にあり、ト
ランジスタＭＰ２およびＭＮ１はオフつまり非導通状態
にある。トランジスタＭＰ１はソースとドレインとの間
つまり正の供給レールＶ＋とトランジスタＴＰ１のベー
ス１４との間に低インピーダンス経路を与える。ゆえ
に、トランジスタＴＰ１はオフであり、エミッタとコレ
クタとの間つまり正の供給レールＶ＋と出力Ｖｏｕｔと
の間に高インピーダンス経路を与える。トランジスタＭ
Ｎ２は負の供給レールＶ−とトランジスタＭＮ１のソー
ス２０との間に低インピーダンス経路を与える。トラン
ジスタＭＮ１は正の供給レールＶ＋と負の供給レールＶ
−との間に高インピーダンス経路を与える。出力Ｖｏｕ
ｔは、入力がインバータ２４のトランジスタＭＰ６によ
ってハイに維持されるインバータ２６のトランジスタＭ
Ｎ５によってローに維持される。
タＭＰ１およびＭＮ２はオンつまり導通状態にあり、ト
ランジスタＭＰ２およびＭＮ１はオフつまり非導通状態
にある。トランジスタＭＰ１はソースとドレインとの間
つまり正の供給レールＶ＋とトランジスタＴＰ１のベー
ス１４との間に低インピーダンス経路を与える。ゆえ
に、トランジスタＴＰ１はオフであり、エミッタとコレ
クタとの間つまり正の供給レールＶ＋と出力Ｖｏｕｔと
の間に高インピーダンス経路を与える。トランジスタＭ
Ｎ２は負の供給レールＶ−とトランジスタＭＮ１のソー
ス２０との間に低インピーダンス経路を与える。トラン
ジスタＭＮ１は正の供給レールＶ＋と負の供給レールＶ
−との間に高インピーダンス経路を与える。出力Ｖｏｕ
ｔは、入力がインバータ２４のトランジスタＭＰ６によ
ってハイに維持されるインバータ２６のトランジスタＭ
Ｎ５によってローに維持される。
【００１４】立上がり端縁が入力Ｖｉｎに到着している
ため、入力Ｖｉｎのローの状態がハイの状態つまり約Ｖ
＋に変化する状態である電圧信号を考察する。そのよう
な状況では、トランジスタＭＰ１はオフになりかつトラ
ンジスタＭＮ１はオンになる一方で、トランジスタＭＰ
２およびＭＮ２の導通状態はトランジスタＭＰ１および
ＭＮ１の状態遷移の間およびその後の短期間の間は同じ
状態のままである。さらに、コマンド段１２内のトラン
ジスタＭＰ４およびＭＮ４はそれぞれオフおよびオンに
なる。
ため、入力Ｖｉｎのローの状態がハイの状態つまり約Ｖ
＋に変化する状態である電圧信号を考察する。そのよう
な状況では、トランジスタＭＰ１はオフになりかつトラ
ンジスタＭＮ１はオンになる一方で、トランジスタＭＰ
２およびＭＮ２の導通状態はトランジスタＭＰ１および
ＭＮ１の状態遷移の間およびその後の短期間の間は同じ
状態のままである。さらに、コマンド段１２内のトラン
ジスタＭＰ４およびＭＮ４はそれぞれオフおよびオンに
なる。
【００１５】トランジスタＭＰ１がオフになっているの
で、正の供給レールＶ＋とトランジスタＴＰ１のベース
１４との間には高インピーダンス経路が存在する。
で、正の供給レールＶ＋とトランジスタＴＰ１のベース
１４との間には高インピーダンス経路が存在する。
【００１６】トランジスタＭＮ１およびＭＮ２はともに
導通状態にあるので、トランジスタＴＰ１のベース１４
と負の供給レールＶ−との間には低インピーダンス経路
が存在する。その結果、トランジスタＴＰ１はオンにな
る。こうして、トランジスタＴＰ１は出力Ｖｏｕｔに電
流を供給し、インバータ２４の入力容量を充電する。実
際には、トランジスタＴＰ１は、トランジスタＭＮ５が
吸込むことができるよりも多くの電流を吐出すように設
計されるため、トランジスタＭＮ５が依然として導通状
態にあっても出力Ｖｏｕｔの電圧は増加する。
導通状態にあるので、トランジスタＴＰ１のベース１４
と負の供給レールＶ−との間には低インピーダンス経路
が存在する。その結果、トランジスタＴＰ１はオンにな
る。こうして、トランジスタＴＰ１は出力Ｖｏｕｔに電
流を供給し、インバータ２４の入力容量を充電する。実
際には、トランジスタＴＰ１は、トランジスタＭＮ５が
吸込むことができるよりも多くの電流を吐出すように設
計されるため、トランジスタＭＮ５が依然として導通状
態にあっても出力Ｖｏｕｔの電圧は増加する。
【００１７】出力Ｖｏｕｔの電圧が上昇するにつれ、イ
ンバータ２４の出力Ｖｆｂはローになり、これによりイ
ンバータ２６のトランジスタＭＮ５およびコマンド段１
２のＭＮ３をオフにしインバータ２６のトランジスタＭ
Ｐ５およびコマンド段１２のＭＰ３をオンにする。ゆえ
に、トランジスタＭＰ５は、正の供給レールＶ＋と出力
Ｖｏｕｔとの間に定常状態の低インピーダンス経路およ
び低電圧降下を与える。インバータ２４の出力Ｖｆｂの
ロー状態はさらに、コマンド段１０のＮ−ＭＯＳトラン
ジスタＭＮ２をオフにしＰ−ＭＯＳトランジスタＭＰ２
をオンにする。ゆえに、ベース１４の電圧が約Ｖ＋であ
るため、ＰＮＰトランジスタＴＰ１はオフにされる。
ンバータ２４の出力Ｖｆｂはローになり、これによりイ
ンバータ２６のトランジスタＭＮ５およびコマンド段１
２のＭＮ３をオフにしインバータ２６のトランジスタＭ
Ｐ５およびコマンド段１２のＭＰ３をオンにする。ゆえ
に、トランジスタＭＰ５は、正の供給レールＶ＋と出力
Ｖｏｕｔとの間に定常状態の低インピーダンス経路およ
び低電圧降下を与える。インバータ２４の出力Ｖｆｂの
ロー状態はさらに、コマンド段１０のＮ−ＭＯＳトラン
ジスタＭＮ２をオフにしＰ−ＭＯＳトランジスタＭＰ２
をオンにする。ゆえに、ベース１４の電圧が約Ｖ＋であ
るため、ＰＮＰトランジスタＴＰ１はオフにされる。
【００１８】図１に示されるタイプの回路では、出力信
号Ｖｏｕｔの立上がり時間はおもに出力ＰＮＰトランジ
スタＴＰ１の切換速度に依存する。トランジスタＴＰ１
の切換速度は、電流利得−帯域幅の積、寄生容量、およ
び寄生抵抗のような素子パラメータに影響され、それら
はＰＮＰトランジスタＴＰ１を製造するのに用いるプロ
セスのタイプに依存する。
号Ｖｏｕｔの立上がり時間はおもに出力ＰＮＰトランジ
スタＴＰ１の切換速度に依存する。トランジスタＴＰ１
の切換速度は、電流利得−帯域幅の積、寄生容量、およ
び寄生抵抗のような素子パラメータに影響され、それら
はＰＮＰトランジスタＴＰ１を製造するのに用いるプロ
セスのタイプに依存する。
【００１９】ヒラキらは上に引用した論文の中で、切換
速度の遅いＰＮＰトランジスタの使用における実質的な
欠点を指摘し、出力信号をプルアップするために高性能
ＰＮＰトランジスタを使用することを推奨している。
速度の遅いＰＮＰトランジスタの使用における実質的な
欠点を指摘し、出力信号をプルアップするために高性能
ＰＮＰトランジスタを使用することを推奨している。
【００２０】実用的な（つまり商業的に実施可能な）Ｔ
Ｓ−ＦＳ−ＢｉＣＭＯＳ回路を製造するためには、プル
ダウンＮＰＮトランジスタと同等の高周波数性能を有す
るプルアップＰＮＰトランジスタが必要不可欠である、
とヒラキらは述べている。これには出力バイポーラ段の
ための垂直に処理されたＮＰＮおよびＰＮＰトランジス
タを用いることを必要とする、とヒラキらはさらに述べ
ている。しかしながら、この論文からは、垂直に処理さ
れるプルアップＰＮＰトランジスタは製造プロセスを複
雑化するようにみえる。垂直に処理されるプルアップＰ
ＮＰトランジスタを導入するための製造プロセスは、こ
のＰＮＰトランジスタのコレクタを基板から分離させる
必要があり、これを達成するためには分離されたウェル
を作り出す必要があるため、複雑になる。
Ｓ−ＦＳ−ＢｉＣＭＯＳ回路を製造するためには、プル
ダウンＮＰＮトランジスタと同等の高周波数性能を有す
るプルアップＰＮＰトランジスタが必要不可欠である、
とヒラキらは述べている。これには出力バイポーラ段の
ための垂直に処理されたＮＰＮおよびＰＮＰトランジス
タを用いることを必要とする、とヒラキらはさらに述べ
ている。しかしながら、この論文からは、垂直に処理さ
れるプルアップＰＮＰトランジスタは製造プロセスを複
雑化するようにみえる。垂直に処理されるプルアップＰ
ＮＰトランジスタを導入するための製造プロセスは、こ
のＰＮＰトランジスタのコレクタを基板から分離させる
必要があり、これを達成するためには分離されたウェル
を作り出す必要があるため、複雑になる。
【００２１】
【発明の概要】この発明の目的は、高性能ＰＮＰトラン
ジスタに依存することなしに、プルアップ立上がり時間
がプルダウン立下がり時間と同等であるプルアップ回路
を提供することである。
ジスタに依存することなしに、プルアップ立上がり時間
がプルダウン立下がり時間と同等であるプルアップ回路
を提供することである。
【００２２】この目的は、この発明に従い、出力端子と
正の供給電圧との間に接続されるＮＰＮバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと並列に接
続されるＰ−ＭＯＳトランジスタと、入力信号を受信し
Ｐ−ＭＯＳトランジスタのゲートを制御する第１のＣＭ
ＯＳインバータと、第１のインバータの出力を受信しＮ
ＰＮトランジスタのベースを制御する第２のＣＭＯＳイ
ンバータとを含むプルアップ回路によって達成される。
正の供給電圧との間に接続されるＮＰＮバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと並列に接
続されるＰ−ＭＯＳトランジスタと、入力信号を受信し
Ｐ−ＭＯＳトランジスタのゲートを制御する第１のＣＭ
ＯＳインバータと、第１のインバータの出力を受信しＮ
ＰＮトランジスタのベースを制御する第２のＣＭＯＳイ
ンバータとを含むプルアップ回路によって達成される。
【００２３】この発明はさらに、上述のようなプルアッ
プ回路と、プルダウン回路とを含む出力段を提供し、プ
ルダウン回路は、出力端子と負の供給電圧との間に接続
されるＮ−ＭＯＳトランジスタ、Ｎ−ＭＯＳトランジス
タと並列に接続される第２のＮＰＮバイポーラトランジ
スタ、出力端子がプルダウンされなければならないよう
な入力信号のときに第２のＮＰＮバイポーラトランジス
タをオンに切換えるための制御回路、および入力が出力
端子に接続され、出力がＮ−ＭＯＳトランジスタのゲー
トを制御しかつ第２のＮＰＮバイポーラトランジスタを
オフに切換えるための制御回路にアクティブ・ハイ信号
を与える第３のインバータを含む。
プ回路と、プルダウン回路とを含む出力段を提供し、プ
ルダウン回路は、出力端子と負の供給電圧との間に接続
されるＮ−ＭＯＳトランジスタ、Ｎ−ＭＯＳトランジス
タと並列に接続される第２のＮＰＮバイポーラトランジ
スタ、出力端子がプルダウンされなければならないよう
な入力信号のときに第２のＮＰＮバイポーラトランジス
タをオンに切換えるための制御回路、および入力が出力
端子に接続され、出力がＮ−ＭＯＳトランジスタのゲー
トを制御しかつ第２のＮＰＮバイポーラトランジスタを
オフに切換えるための制御回路にアクティブ・ハイ信号
を与える第３のインバータを含む。
【００２４】この発明の１つの実施例を図面を参照して
以下に詳細に記載する。
以下に詳細に記載する。
【００２５】
【実施例の詳細な説明】図２は図１に示されかつ上に記
載されるものと同じコマンド段１２および出力プルダウ
ンＮＰＮトランジスタＴＮ１を示す。しかしながら、こ
の発明に従い、コマンド段１０および出力プルアップＰ
ＮＰトランジスタＴＰ１は組合されたＣＭＯＳおよびＮ
ＰＮプルアップ回路２８に置き換えられ、出力ラッチ１
８の電気的接続部は修正され、これ以降は１８′と呼
ぶ。
載されるものと同じコマンド段１２および出力プルダウ
ンＮＰＮトランジスタＴＮ１を示す。しかしながら、こ
の発明に従い、コマンド段１０および出力プルアップＰ
ＮＰトランジスタＴＰ１は組合されたＣＭＯＳおよびＮ
ＰＮプルアップ回路２８に置き換えられ、出力ラッチ１
８の電気的接続部は修正され、これ以降は１８′と呼
ぶ。
【００２６】組合されたＣＭＯＳおよびＮＰＮプルアッ
プ回路２８は、図１に示されるプルアップＰＮＰトラン
ジスタＴＰ１の代わりとなるＮＰＮバイポーラプルアッ
プトランジスタＴＮ２を含む。トランジスタＴＮ２のコ
レクタおよびエミッタは正の供給レールＶ＋および出力
端子Ｖｏｕｔにそれぞれ接続される。トランジスタＴＮ
２は、入力端子ＶｉｎとトランジスタＴＮ２のベースと
の間に連続して接続される２つのカスケードインバータ
３０および３２によって制御される。
プ回路２８は、図１に示されるプルアップＰＮＰトラン
ジスタＴＰ１の代わりとなるＮＰＮバイポーラプルアッ
プトランジスタＴＮ２を含む。トランジスタＴＮ２のコ
レクタおよびエミッタは正の供給レールＶ＋および出力
端子Ｖｏｕｔにそれぞれ接続される。トランジスタＴＮ
２は、入力端子ＶｉｎとトランジスタＴＮ２のベースと
の間に連続して接続される２つのカスケードインバータ
３０および３２によって制御される。
【００２７】ラッチ１８′のトランジスタＭＰ５のゲー
ト端子は、図１のラッチ１８にあるようなインバータ２
４の出力Ｖｆｂに接続される代わりに、インバータ３０
の出力３４に接続される。
ト端子は、図１のラッチ１８にあるようなインバータ２
４の出力Ｖｆｂに接続される代わりに、インバータ３０
の出力３４に接続される。
【００２８】図３を参照すると、時間ｔ０以前は、入力
Ｖｉｎおよび出力Ｖｏｕｔの電圧はロー定常状態にあ
り、インバータ３０の出力３４はハイに維持され、イン
バータ３２の出力３６はローに維持される。こうして、
トランジスタＴＮ２およびＭＰ５はともに非導通状態に
ある。出力Ｖｏｕｔは、インバータ２４の出力Ｖｆｂに
よって制御されるＮ−ＭＯＳトランジスタＭＮ５によっ
てローに維持される。
Ｖｉｎおよび出力Ｖｏｕｔの電圧はロー定常状態にあ
り、インバータ３０の出力３４はハイに維持され、イン
バータ３２の出力３６はローに維持される。こうして、
トランジスタＴＮ２およびＭＰ５はともに非導通状態に
ある。出力Ｖｏｕｔは、インバータ２４の出力Ｖｆｂに
よって制御されるＮ−ＭＯＳトランジスタＭＮ５によっ
てローに維持される。
【００２９】時間ｔ０で、立上がり端縁を有する電圧信
号は入力Ｖｉｎに到着して、入力Ｖｉｎのロー状態がハ
イの状態に変化し始める。コマンド段１２内のトランジ
スタＭＰ４およびＭＮ４はそれぞれオフおよびオンに変
わり始める。
号は入力Ｖｉｎに到着して、入力Ｖｉｎのロー状態がハ
イの状態に変化し始める。コマンド段１２内のトランジ
スタＭＰ４およびＭＮ４はそれぞれオフおよびオンに変
わり始める。
【００３０】時間ｔ０のすぐ後の時間ｔ１で、インバー
タ３０の出力３４はハイの状態からローの状態へ変化し
始め、トランジスタＭＰ５はオンに変わり始め、それに
よって出力Ｖｏｕｔの電圧が増加し始める。
タ３０の出力３４はハイの状態からローの状態へ変化し
始め、トランジスタＭＰ５はオンに変わり始め、それに
よって出力Ｖｏｕｔの電圧が増加し始める。
【００３１】時間ｔ１のすぐ後の時間ｔ２で、インバー
タ３２の出力３６はローの状態からハイの状態へ変化し
始める。インバータ３２は、その出力３６がローの状態
からハイの状態へ急速に変化するよう設計されている。
この急速な遷移は、インバータ３２が駆動するための小
さい容量性負荷を与える、トランジスタＴＮ２のエミッ
タ−ホロワ構造によって容易となる。
タ３２の出力３６はローの状態からハイの状態へ変化し
始める。インバータ３２は、その出力３６がローの状態
からハイの状態へ急速に変化するよう設計されている。
この急速な遷移は、インバータ３２が駆動するための小
さい容量性負荷を与える、トランジスタＴＮ２のエミッ
タ−ホロワ構造によって容易となる。
【００３２】時間ｔ２のすぐ後の時間ｔ３で、インバー
タ３２の出力３６の電圧が出力Ｖｏｕｔの電圧よりも約
１ベース−エミッタダイオード降下（Ｖｂｅ）分上にな
るとすぐに、プルアップＮＰＮトランジスタＴＮ２がエ
ミッタホロワとして作動するために、出力Ｖｏｕｔの電
圧もローの状態からハイの状態へ急激に変化する。
タ３２の出力３６の電圧が出力Ｖｏｕｔの電圧よりも約
１ベース−エミッタダイオード降下（Ｖｂｅ）分上にな
るとすぐに、プルアップＮＰＮトランジスタＴＮ２がエ
ミッタホロワとして作動するために、出力Ｖｏｕｔの電
圧もローの状態からハイの状態へ急激に変化する。
【００３３】実際にはトランジスタＴＮ２はトランジス
タＭＮ５が吸込むことができるよりも多くの電流を吐出
すように設計されるため、トランジスタＭＮ５が依然と
して導通状態にあっても、出力Ｖｏｕｔの電圧は急速に
増加する。
タＭＮ５が吸込むことができるよりも多くの電流を吐出
すように設計されるため、トランジスタＭＮ５が依然と
して導通状態にあっても、出力Ｖｏｕｔの電圧は急速に
増加する。
【００３４】出力Ｖｏｕｔの電圧が上昇するにつれ、イ
ンバータ２４の出力Ｖｆｂがローになり、これによりト
ランジスタＭＮ５およびＭＮ３をオフにして、トランジ
スタＭＰ３をオンにする。
ンバータ２４の出力Ｖｆｂがローになり、これによりト
ランジスタＭＮ５およびＭＮ３をオフにして、トランジ
スタＭＰ３をオンにする。
【００３５】時間ｔ３のすぐ後の時間ｔ４で、トランジ
スタＴＮ２は正の供給レールＶ＋から約１ベース−エミ
ッタダイオード降下（Ｖｂｅ）分を引いた値に出力Ｖｏ
ｕｔの電圧をプルアップしている。
スタＴＮ２は正の供給レールＶ＋から約１ベース−エミ
ッタダイオード降下（Ｖｂｅ）分を引いた値に出力Ｖｏ
ｕｔの電圧をプルアップしている。
【００３６】時間ｔ５で、トランジスタＭＰ５は完全に
オンになり、正の供給レールＶ＋と出力Ｖｏｕｔとの間
に低インピーダンスおよび低電圧降下を与える。ベース
−エミッタ電圧はそのときおおよそ０なので、トランジ
スタＴＮ２はオフに切換わる。
オンになり、正の供給レールＶ＋と出力Ｖｏｕｔとの間
に低インピーダンスおよび低電圧降下を与える。ベース
−エミッタ電圧はそのときおおよそ０なので、トランジ
スタＴＮ２はオフに切換わる。
【００３７】時間ｔ６およびｔ７で、インバータ３０の
出力３４は電圧Ｖ−に、入力Ｖｉｎは電圧Ｖ＋に、それ
ぞれ達する。
出力３４は電圧Ｖ−に、入力Ｖｉｎは電圧Ｖ＋に、それ
ぞれ達する。
【００３８】次に、入力Ｖｉｎのハイの状態がローの状
態に変化するように立下がり端縁が入力Ｖｉｎに到着し
ている状態での電圧信号を考察する。回路のプルダウン
動作は図１の制御回路１２およびラッチ１８と同一であ
る。さらに、インバータ３０の出力３４がハイになって
トランジスタＭＰ５をオフに切換え、インバータ３２の
出力３６がローになってトランジスタＴＮ２をオフに切
換える。トランジスタＭＮ５およびＴＮ１のオンへの切
換がインバータ３０によりオフに切換えられるトランジ
スタＭＰ５によって妨げられないので、出力Ｖｏｕｔは
図１の従来の回路においてよりも急速にプルダウンされ
る。
態に変化するように立下がり端縁が入力Ｖｉｎに到着し
ている状態での電圧信号を考察する。回路のプルダウン
動作は図１の制御回路１２およびラッチ１８と同一であ
る。さらに、インバータ３０の出力３４がハイになって
トランジスタＭＰ５をオフに切換え、インバータ３２の
出力３６がローになってトランジスタＴＮ２をオフに切
換える。トランジスタＭＮ５およびＴＮ１のオンへの切
換がインバータ３０によりオフに切換えられるトランジ
スタＭＰ５によって妨げられないので、出力Ｖｏｕｔは
図１の従来の回路においてよりも急速にプルダウンされ
る。
【００３９】この発明に基づくと、プルアップＮＰＮト
ランジスタＴＮ２は、エミッタホロワとして構成される
ため、それを過渡的に飽和させる必要はない。実際、エ
ミッタホロワとして構成されるトランジスタは、他のト
ランジスタ構成と比較して高速に切換ができることで一
般によく知られている。
ランジスタＴＮ２は、エミッタホロワとして構成される
ため、それを過渡的に飽和させる必要はない。実際、エ
ミッタホロワとして構成されるトランジスタは、他のト
ランジスタ構成と比較して高速に切換ができることで一
般によく知られている。
【００４０】エミッタホロワは通常、オフの間は容量性
負荷によって悪影響を受ける。しかしながら、この回路
配置では、トランジスタＴＮ２がオフの間、トランジス
タＴＮ１およびＭＮ５によって出力Ｖｏｕｔから負の供
給レールＶ−に非常に低いインピーダンス経路が与えら
れる。この低インピーダンス経路によって、容量性負荷
の放電が容易となりかつトランジスタＴＮ２のオフ時間
が改善される。
負荷によって悪影響を受ける。しかしながら、この回路
配置では、トランジスタＴＮ２がオフの間、トランジス
タＴＮ１およびＭＮ５によって出力Ｖｏｕｔから負の供
給レールＶ−に非常に低いインピーダンス経路が与えら
れる。この低インピーダンス経路によって、容量性負荷
の放電が容易となりかつトランジスタＴＮ２のオフ時間
が改善される。
【図１】従来のＴＳ−ＦＳ−ＢｉＣＭＯＳ回路の詳細な
回路図である。
回路図である。
【図２】この発明に従うＴＳ−ＦＳ−ＢｉＣＭＯＳ回路
の実施例の詳細な回路図である。
の実施例の詳細な回路図である。
【図３】出力プルアップ遷移の間における、この発明に
従うＴＳ−ＦＳ−ＢｉＣＭＯＳ回路の実施例の電圧波形
を示す図である。
従うＴＳ−ＦＳ−ＢｉＣＭＯＳ回路の実施例の電圧波形
を示す図である。
１２ 制御回路 １８′ 出力ラッチ ２４ 第３のインバータ ２８ 組合されたＣＭＯＳおよびＮＰＮプルアップ回路 ３０ 第１のインバータ ３２ 第２のインバータ
Claims (2)
- 【請求項１】 出力端子（Ｖｏｕｔ）と正の供給電圧
（Ｖ＋）との間に接続される第１のＮＰＮバイポーラト
ランジスタ（ＴＮ２）と、 前記第１のＮＰＮバイポーラトランジスタ（ＴＮ２）と
並列に接続される第１のＰ−ＭＯＳトランジスタ（ＭＰ
５）と、 入力信号（Ｖｉｎ）を受信し、前記第１のＰ−ＭＯＳト
ランジスタ（ＭＰ５）のゲート（３４）を制御する第１
のインバータ（３０）と、 前記第１のインバータ（３０）の出力（３４）を受信し
て前記第１のＮＰＮトランジスタ（ＴＮ２）のベース
（３６）を制御するための第２のインバータ（３２）と
を含むＢｉＣＭＯＳ出力段であって、 前記出力端子（Ｖｏｕｔ）と負の供給電圧（Ｖ−）との
間に接続される第１のＮ−ＭＯＳトランジスタ（ＭＮ
５）と、 前記第１のＮ−ＭＯＳトランジスタ（ＭＮ５）と並列に
接続される第２のＮＰＮバイポーラトランジスタ（ＴＮ
１）と、 前記入力信号（Ｖｉｎ）が前記出力端子（Ｖｏｕｔ）が
プルダウンされなければならないほどのものであるとき
に前記第２のＮＰＮトランジスタ（ＴＮ１）をオンに切
換えるための制御回路（１２）と、 入力が前記出力端子（Ｖｏｕｔ）に接続され、出力（Ｖ
ｆｂ）が前記第１のＮ−ＭＯＳトランジスタ（ＭＮ５）
のゲートを制御し、かつ前記制御回路（１２）にアクテ
ィブ・ハイ信号を与えて前記第２のＮＰＮバイポーラト
ランジスタ（ＴＮ１）をオフに切換えるための、第３の
インバータ（２４）とを含むことを特徴とする、ＢｉＣ
ＭＯＳ出力段。 - 【請求項２】 前記制御回路（１２）は、 第２および第３の直列接続されるＰ−ＭＯＳトランジス
タ（ＭＰ３、ＭＰ４）と、第２および第３の並列接続さ
れるＮ−ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）とを含
み、 前記第２のＰ−ＭＯＳトランジスタ（ＭＰ３）のソース
は、前記正の供給電圧（Ｖ＋）に接続され、 前記第２および第３のＮ−ＭＯＳトランジスタ（ＭＮ
３、ＭＮ４）のドレインは、前記第３のＰ−ＭＯＳトラ
ンジスタのドレイン（１６）と前記第２のＮＰＮトラン
ジスタ（ＴＮ１）のベースとに接続され、 前記第２および第３のＮ−ＭＯＳトランジスタ（ＭＮ
３、ＭＮ４）のソースは、前記負の供給電圧（Ｖ−）に
接続され、 前記第２のＮ−ＭＯＳおよびＰ−ＭＯＳトランジスタ
（ＭＮ３、ＭＰ３）のゲートは、前記第３のインバータ
（２４）の前記出力（Ｖｆｂ）に接続され、 前記第３のＮ−ＭＯＳおよびＰ−ＭＯＳトランジスタ
（ＭＮ４、ＭＰ４）のゲートは、前記入力信号（Ｖｉ
ｎ）を受信するよう接続される、請求項１に記載のＢｉ
ＣＭＯＳ出力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93420510A EP0660523B1 (en) | 1993-12-23 | 1993-12-23 | A combined CMOS and NPN output pull-up circuit |
| FR93420510:5 | 1993-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212214A true JPH07212214A (ja) | 1995-08-11 |
| JP2617430B2 JP2617430B2 (ja) | 1997-06-04 |
Family
ID=8214794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317965A Expired - Fee Related JP2617430B2 (ja) | 1993-12-23 | 1994-12-21 | ＢｉＣＭＯＳ出力段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5587677A (ja) |
| EP (1) | EP0660523B1 (ja) |
| JP (1) | JP2617430B2 (ja) |
| DE (1) | DE69315350T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208185B1 (en) * | 1999-03-25 | 2001-03-27 | Wisconsin Alumni Research Corporation | High performance active gate drive for IGBTs |
| US6373295B2 (en) * | 1999-06-21 | 2002-04-16 | Semiconductor Components Industries Llc | Rail-to-rail driver for use in a regulator, and method |
| US9054695B2 (en) * | 2013-10-01 | 2015-06-09 | Texas Instruments Incorporated | Technique to realize high voltage IO driver in a low voltage BiCMOS process |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103188A (en) * | 1977-08-22 | 1978-07-25 | Rca Corporation | Complementary-symmetry amplifier |
| DE3708499A1 (de) * | 1987-03-16 | 1988-10-20 | Sgs Halbleiterbauelemente Gmbh | Digitale gegentakt-treiberschaltung |
| US5173623A (en) * | 1989-05-15 | 1992-12-22 | Texas Instruments Incorporated | High performance BiCMOS logic circuits with full output voltage swing up to four predetermined voltage values |
| KR930001439B1 (ko) * | 1990-05-08 | 1993-02-27 | 한국전기통신공사 | BiCMOS용 출력회로 |
| JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
| US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
| FR2686469B1 (fr) * | 1992-01-20 | 1994-04-08 | Matra Mhs | Etage de sortie ttl-cmos pour circuit integre. |
-
1993
- 1993-12-23 DE DE69315350T patent/DE69315350T2/de not_active Expired - Fee Related
- 1993-12-23 EP EP93420510A patent/EP0660523B1/en not_active Expired - Lifetime
-
1994
- 1994-12-20 US US08/359,700 patent/US5587677A/en not_active Expired - Lifetime
- 1994-12-21 JP JP6317965A patent/JP2617430B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617430B2 (ja) | 1997-06-04 |
| DE69315350D1 (de) | 1998-01-02 |
| EP0660523B1 (en) | 1997-11-19 |
| DE69315350T2 (de) | 1998-06-10 |
| EP0660523A1 (en) | 1995-06-28 |
| US5587677A (en) | 1996-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1188755A (en) | Complementary mosfet logic circuit | |
| US4501978A (en) | Level shift interface circuit | |
| US5909127A (en) | Circuits with dynamically biased active loads | |
| KR900008802B1 (ko) | Bimos 논리회로 | |
| US5059829A (en) | Logic level shifting circuit with minimal delay | |
| JP3676408B2 (ja) | Ｃｍｏｓ回路用の入力バッファ | |
| JP4160127B2 (ja) | スルーイング制御手段を有する出力段 | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| JP2617430B2 (ja) | ＢｉＣＭＯＳ出力段 | |
| US5214328A (en) | ECL to CMOS level conversion circuit | |
| US5059827A (en) | ECL circuit with low voltage/fast pull-down | |
| KR100357967B1 (ko) | 바이씨모스(BiCMOS)에미터결합로직-씨모스레벨변환기 | |
| JPH0629829A (ja) | 改善された低出力レベルを備えたＢｉＣＭＯＳ励振器 | |
| JPH08251007A (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| JP2557996B2 (ja) | 相補的エミツタ・フオロワ・ドライバ | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| US4847566A (en) | CMOS Amplifier having enhanced current sinking and capacitance load drive | |
| JPH04212518A (ja) | 信号レベル変換器 | |
| US5426377A (en) | BiMIS circuit | |
| US5162673A (en) | Bi-CMOS logic circuit | |
| US6211660B1 (en) | MOS transistor output circuits using PMOS transistors | |
| US5563543A (en) | Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range | |
| US5252862A (en) | BICMOS logic gate | |
| JP2783115B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| US6307404B1 (en) | Gate structures with reduced propagation-delay variations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |