JPH0721119A - データ受信装置 - Google Patents
データ受信装置Info
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- JPH0721119A JPH0721119A JP18557393A JP18557393A JPH0721119A JP H0721119 A JPH0721119 A JP H0721119A JP 18557393 A JP18557393 A JP 18557393A JP 18557393 A JP18557393 A JP 18557393A JP H0721119 A JPH0721119 A JP H0721119A
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- cpu
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Abstract
(57)【要約】
【目的】 セントロニクス仕様準拠のインタフェースを
用いたパラレルデータ通信方式において，ＣＰＵのデー
タ受信時におけるＩＮＴＥＲＲＵＰＴ処理回数を減少さ
せて，その処理時間の短縮化を図り，データ受信時にお
ける処理効率を向上させる。 【構成】 セントロニクス仕様のパラレルデータ通信方
式を用いたデータ受信装置において，ＣＰＵ１０４の扱
うデータ幅分の受信データが揃ってから，該ＣＰＵ１０
４に対してインタラプト信号を出力するｄａｔａ・ｌａ
ｔｃｈおよびｃｏｎｔｒｏｌ回路１０３を具備すること
を特徴とする。
用いたパラレルデータ通信方式において，ＣＰＵのデー
タ受信時におけるＩＮＴＥＲＲＵＰＴ処理回数を減少さ
せて，その処理時間の短縮化を図り，データ受信時にお
ける処理効率を向上させる。 【構成】 セントロニクス仕様のパラレルデータ通信方
式を用いたデータ受信装置において，ＣＰＵ１０４の扱
うデータ幅分の受信データが揃ってから，該ＣＰＵ１０
４に対してインタラプト信号を出力するｄａｔａ・ｌａ
ｔｃｈおよびｃｏｎｔｒｏｌ回路１０３を具備すること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は，パソコンやワープロ等
（送信側）から送信されてきたデータをプリンタ（受信
側）で出力する場合等に利用されるセントロニクス仕様
のデータ受信装置に関するものである。
（送信側）から送信されてきたデータをプリンタ（受信
側）で出力する場合等に利用されるセントロニクス仕様
のデータ受信装置に関するものである。
【０００２】
【従来の技術】図４は，従来におけるセントロニクス仕
様準拠のパラレルＩ／Ｆのデータ受信装置における構成
を示すブロック図である。図において，１０１はデータ
を送信する転送元，１０２はコントローラ，４０１はデ
ータを受信するｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒ
ｏｌ回路，４０２は１６ｂｉｔ（３２ｂｉｔ，６４ｂｉ
ｔでも可）のＣＰＵである。
様準拠のパラレルＩ／Ｆのデータ受信装置における構成
を示すブロック図である。図において，１０１はデータ
を送信する転送元，１０２はコントローラ，４０１はデ
ータを受信するｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒ
ｏｌ回路，４０２は１６ｂｉｔ（３２ｂｉｔ，６４ｂｉ
ｔでも可）のＣＰＵである。
【０００３】次に，以上の構成において，データをＣＰ
Ｕ４０２が受け取るシーケンス動作について説明する。
まず，転送元１０１は，データバスＤＡＴＡ１−８に送
信するデータをのせてデータのＳＴＲＯＢＥ信号を出力
する。そして，データバスＤＡＴＡ１−８のデータをコ
ンローラ１０２内のｌａｔｃｈにラッチし，同時に，Ｃ
ＰＵ４０２に対してＩＮＴＥＲＲＵＰＴ（インタラプ
ト）信号を出力する。該ＩＮＴＥＲＲＵＰＴ信号を受け
取ったＣＰＵ４０２は，ＩＮＴＥＲＲＵＰＴルーチンの
中でｌａｔｃｈの中のデータを読みにいく。すなわち，
ＣＰＵ４０２は，ｒｅａｄ信号を出力すると共に，ｄａ
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１はＣ
ＰＵ４０２に対してデータを出力する。
Ｕ４０２が受け取るシーケンス動作について説明する。
まず，転送元１０１は，データバスＤＡＴＡ１−８に送
信するデータをのせてデータのＳＴＲＯＢＥ信号を出力
する。そして，データバスＤＡＴＡ１−８のデータをコ
ンローラ１０２内のｌａｔｃｈにラッチし，同時に，Ｃ
ＰＵ４０２に対してＩＮＴＥＲＲＵＰＴ（インタラプ
ト）信号を出力する。該ＩＮＴＥＲＲＵＰＴ信号を受け
取ったＣＰＵ４０２は，ＩＮＴＥＲＲＵＰＴルーチンの
中でｌａｔｃｈの中のデータを読みにいく。すなわち，
ＣＰＵ４０２は，ｒｅａｄ信号を出力すると共に，ｄａ
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１はＣ
ＰＵ４０２に対してデータを出力する。
【０００４】転送元１０１から送られてくるデータは，
８ｂｉｔ幅で，ＣＰＵ４０２は，この場合，１６ｂｉｔ
幅のため，ＣＰＵ４０２のバス上位８ｂｉｔに，転送元
１０１から送られてくるデータをのせ，さらに，下位８
ｂｉｔには“０”をのせる。ｒｅａｄ信号を受け取った
ｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，同時に，転送
元１０１に対してＡＣＫ信号を返す。その後，本シーケ
ンスの開始処理に戻って同様の処理を繰り返し実行す
る。
８ｂｉｔ幅で，ＣＰＵ４０２は，この場合，１６ｂｉｔ
幅のため，ＣＰＵ４０２のバス上位８ｂｉｔに，転送元
１０１から送られてくるデータをのせ，さらに，下位８
ｂｉｔには“０”をのせる。ｒｅａｄ信号を受け取った
ｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路４０１
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，同時に，転送
元１０１に対してＡＣＫ信号を返す。その後，本シーケ
ンスの開始処理に戻って同様の処理を繰り返し実行す
る。
【０００５】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来におけるセントロニクス仕様準拠に
基づいたパラレルデータ通信方式にあっては，データを
受信する度（８ｂｉｔ毎）に，ＣＰＵに対してＩＮＴＥ
ＲＲＵＰＵＴ信号を出力するので，ＣＰＵが扱うｂｉｔ
数が１６ｂｉｔであろうが，３２ｂｉｔであろうが一回
のｒｅａｄサイクルで８ｂｉｔしか取り扱うことができ
ないため，データ受信時における処理効率が上がらない
という問題点があった。
示されるような従来におけるセントロニクス仕様準拠に
基づいたパラレルデータ通信方式にあっては，データを
受信する度（８ｂｉｔ毎）に，ＣＰＵに対してＩＮＴＥ
ＲＲＵＰＵＴ信号を出力するので，ＣＰＵが扱うｂｉｔ
数が１６ｂｉｔであろうが，３２ｂｉｔであろうが一回
のｒｅａｄサイクルで８ｂｉｔしか取り扱うことができ
ないため，データ受信時における処理効率が上がらない
という問題点があった。
【０００６】本発明は，上記に鑑みてなされたものであ
って，セントロニクス仕様準拠のインタフェースを用い
たパラレルデータ通信方式において，ＣＰＵのデータ受
信時におけるＩＮＴＥＲＲＵＰＴ処理回数を減少させ
て，その処理時間の短縮化を図り，データ受信時におけ
る処理効率を向上させることを目的とする。
って，セントロニクス仕様準拠のインタフェースを用い
たパラレルデータ通信方式において，ＣＰＵのデータ受
信時におけるＩＮＴＥＲＲＵＰＴ処理回数を減少させ
て，その処理時間の短縮化を図り，データ受信時におけ
る処理効率を向上させることを目的とする。
【０００７】
【課題を解決するための手段】本発明は，上記の目的を
達成するために，セントロニクス仕様のパラレルデータ
通信方式を用いたデータ受信装置において，ＣＰＵの扱
うデータ幅分の受信データが揃ってから，該ＣＰＵに対
してインタラプト信号を出力するデータ制御手段を具備
するデータ受信装置を提供するものである。
達成するために，セントロニクス仕様のパラレルデータ
通信方式を用いたデータ受信装置において，ＣＰＵの扱
うデータ幅分の受信データが揃ってから，該ＣＰＵに対
してインタラプト信号を出力するデータ制御手段を具備
するデータ受信装置を提供するものである。
【０００８】また，前記データ制御手段は，決められた
コードを受信することにより，最後のデータを受信して
からＣＰＵの扱うデータ幅に満たないデータを取り込む
までの時間を設定する。
コードを受信することにより，最後のデータを受信して
からＣＰＵの扱うデータ幅に満たないデータを取り込む
までの時間を設定する。
【０００９】また，前記データ制御手段は，データ受信
前に決められたコードを受信することにより，送られて
くるデータ量を予め知り，該データ量に基づいて処理を
実行する。
前に決められたコードを受信することにより，送られて
くるデータ量を予め知り，該データ量に基づいて処理を
実行する。
【００１０】また，前記データ制御手段は，受信データ
の並びをｌｉｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉ
ｇ ｅｎｄｉａｎに指定する。
の並びをｌｉｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉ
ｇ ｅｎｄｉａｎに指定する。
【００１１】また，前記データ制御手段は，特定データ
を受信した場合にのみ，ＣＰＵの扱うデータ幅に満たな
くてもＣＰＵにデータを受信したことを知らせる。
を受信した場合にのみ，ＣＰＵの扱うデータ幅に満たな
くてもＣＰＵにデータを受信したことを知らせる。
【００１２】また，前記データ制御手段は，複数のイン
タラプト信号の中から１本を区別して出力することによ
りステータスを読むことなく，データの有効性を確認で
きる。
タラプト信号の中から１本を区別して出力することによ
りステータスを読むことなく，データの有効性を確認で
きる。
【００１３】
【作用】本発明に係るデータ受信装置は，データを受信
する度に，ＣＰＵに対してインタラプト信号を出力せず
に，ＣＰＵの扱うデータ幅（ビット）分のデータが揃っ
てから，ＣＰＵに対してインタラプト信号を出力するこ
とにより，データ受信時におけるインタラプト処理を減
少させる。
する度に，ＣＰＵに対してインタラプト信号を出力せず
に，ＣＰＵの扱うデータ幅（ビット）分のデータが揃っ
てから，ＣＰＵに対してインタラプト信号を出力するこ
とにより，データ受信時におけるインタラプト処理を減
少させる。
【００１４】
【実施例】以下，本発明に係るデータ受信装置の実施例
を図面に基づいて説明する。図１は，本発明を適用した
セントロニクス仕様準拠のパラレルＩ／Ｆのデータ受信
装置における構成を示すブロック図である。図におい
て，１０１はデータを送信する転送元，１０２はコント
ローラ，１０３はデータを受信するｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路，１０４は１６ｂｉｔのＣ
ＰＵである。
を図面に基づいて説明する。図１は，本発明を適用した
セントロニクス仕様準拠のパラレルＩ／Ｆのデータ受信
装置における構成を示すブロック図である。図におい
て，１０１はデータを送信する転送元，１０２はコント
ローラ，１０３はデータを受信するｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路，１０４は１６ｂｉｔのＣ
ＰＵである。
【００１５】また，上記において，転送元１０１とｄａ
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路１０３と
は，セントロニクス仕様でハンドシェイキングされてい
る。すなわち，転送元１０１からｄａｔａ・ｌａｔｃｈ
およびｃｏｎｔｒｏｌ回路１０３に対して，データバス
ＤＡＴＡ１−８，ＳＴＲＯＢＥ信号が出力されるライン
が接続されている。一方，ｄａｔａ・ｌａｔｃｈおよび
ｃｏｎｔｒｏｌ回路１０３から転送元１０１に対して，
ＡＣＫ信号を返すラインが設けられている。
ｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回路１０３と
は，セントロニクス仕様でハンドシェイキングされてい
る。すなわち，転送元１０１からｄａｔａ・ｌａｔｃｈ
およびｃｏｎｔｒｏｌ回路１０３に対して，データバス
ＤＡＴＡ１−８，ＳＴＲＯＢＥ信号が出力されるライン
が接続されている。一方，ｄａｔａ・ｌａｔｃｈおよび
ｃｏｎｔｒｏｌ回路１０３から転送元１０１に対して，
ＡＣＫ信号を返すラインが設けられている。
【００１６】また，ｄａｔａ・ｌａｔｃｈおよびｃｏｎ
ｔｒｏｌ回路１０３はＣＰＵ１０４に対して，１６ｂｉ
ｔのデータＤ１５−０，ＩＮＴＥＲＲＵＰＴ１，ＩＮＴ
ＥＲＲＵＰＴ２の各信号ラインが設けられている。ま
た，ＣＰＵ１０４からｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路１０３に対して，ｒｅａｄ信号のライン
が設けられている。
ｔｒｏｌ回路１０３はＣＰＵ１０４に対して，１６ｂｉ
ｔのデータＤ１５−０，ＩＮＴＥＲＲＵＰＴ１，ＩＮＴ
ＥＲＲＵＰＴ２の各信号ラインが設けられている。ま
た，ＣＰＵ１０４からｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路１０３に対して，ｒｅａｄ信号のライン
が設けられている。
【００１７】図２および図３は，上記ｄａｔａ・ｌａｔ
ｃｈおよびｃｏｎｔｒｏｌ回路１０３の詳細な構成を示
すブロック図である。図において，ｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路１０３は，８ｂｉｔ・ｌａ
ｔｃｈ−１回路２０１と，８ｂｉｔ・ｌａｔｃｈ−２回
路２０２と，ＬＡＴＣＨ信号選択回路２０３と，ＩＮＴ
ＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ
２０４と，ＡＣＫ発生回路２０５と，コマンドレジスタ
２０６と，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
と，データ量設定レジスタおよびカウンタ２０８と，特
殊データ設定レジスタおよび比較器２０９とから構成さ
れている。
ｃｈおよびｃｏｎｔｒｏｌ回路１０３の詳細な構成を示
すブロック図である。図において，ｄａｔａ・ｌａｔｃ
ｈおよびｃｏｎｔｒｏｌ回路１０３は，８ｂｉｔ・ｌａ
ｔｃｈ−１回路２０１と，８ｂｉｔ・ｌａｔｃｈ−２回
路２０２と，ＬＡＴＣＨ信号選択回路２０３と，ＩＮＴ
ＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ
２０４と，ＡＣＫ発生回路２０５と，コマンドレジスタ
２０６と，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
と，データ量設定レジスタおよびカウンタ２０８と，特
殊データ設定レジスタおよび比較器２０９とから構成さ
れている。
【００１８】次に，以上の構成において，データをＣＰ
Ｕ１０４が受け取るシーケンス動作について説明する。 〔実施例１〕転送元１０１は，データバスＤＡＴＡ１−
８に送信するデータをのせて，１ｂｙｔｅ目データのＳ
ＴＲＯＢＥ信号を出力する。そして，このＳＴＲＯＢＥ
信号を受けてＬＡＴＣＨ信号選択回路２０３は，１ｂｙ
ｔｅ目のｌａｔｃｈを８ｂｉｔ・ｌａｔｃｈ−１回路２
０１に設定する。このとき，８ｂｉｔ・ｌａｔｃｈ−１
回路２０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０
２の何れを使用するかの初期値は，コマンドレジスタ２
０６に設定された初期ｌａｔｃｈ選択信号に基づいて設
定される。
Ｕ１０４が受け取るシーケンス動作について説明する。 〔実施例１〕転送元１０１は，データバスＤＡＴＡ１−
８に送信するデータをのせて，１ｂｙｔｅ目データのＳ
ＴＲＯＢＥ信号を出力する。そして，このＳＴＲＯＢＥ
信号を受けてＬＡＴＣＨ信号選択回路２０３は，１ｂｙ
ｔｅ目のｌａｔｃｈを８ｂｉｔ・ｌａｔｃｈ−１回路２
０１に設定する。このとき，８ｂｉｔ・ｌａｔｃｈ−１
回路２０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０
２の何れを使用するかの初期値は，コマンドレジスタ２
０６に設定された初期ｌａｔｃｈ選択信号に基づいて設
定される。
【００１９】次に，データバスＤＡＴＡ１−８のデータ
を８ｂｉｔ・ｌａｔｃｈ−１回路２０１にラッチする。
なお，ＬＡＴＣＨ信号選択回路２０３は，ＳＴＲＯＢＥ
信号に同期して，８ｂｉｔ・ｌａｔｃｈ−１回路２０１
にＣＫ１を出力する。そして，このラッチと同時に，Ａ
ＣＫ発生回路２０５は，転送先１０１に対してＡＣＫ信
号を出力する。このとき，ＡＣＫ信号のＬＯＷレベルで
ある時間は，コマンドレジスタ２０６のＡＣＫ幅設定信
号に基づいて制御される。
を８ｂｉｔ・ｌａｔｃｈ−１回路２０１にラッチする。
なお，ＬＡＴＣＨ信号選択回路２０３は，ＳＴＲＯＢＥ
信号に同期して，８ｂｉｔ・ｌａｔｃｈ−１回路２０１
にＣＫ１を出力する。そして，このラッチと同時に，Ａ
ＣＫ発生回路２０５は，転送先１０１に対してＡＣＫ信
号を出力する。このとき，ＡＣＫ信号のＬＯＷレベルで
ある時間は，コマンドレジスタ２０６のＡＣＫ幅設定信
号に基づいて制御される。
【００２０】ＳＴＲＯＢＥ信号のニゲートされるタイミ
ングでＬＡＴＣＨ信号選択回路２０３は，次に，ＳＴＲ
ＯＢＥ信号が送られてきたときにＣＫ２に信号を出力す
るように設定する。
ングでＬＡＴＣＨ信号選択回路２０３は，次に，ＳＴＲ
ＯＢＥ信号が送られてきたときにＣＫ２に信号を出力す
るように設定する。
【００２１】次に，転送元１０１は，データバスＤＡＴ
Ａ１−８に送信するデータをのせて，２ｂｙｔｅ目デー
タのＳＴＲＯＢＥ信号を出力する。そして，ＳＴＲＯＢ
Ｅ信号に同期してＬＡＴＣＨ信号選択回路２０３は，Ｃ
Ｋ２を８ｂｉｔ・ｌａｔｃｈ−２回路２０２に出力す
る。これにより，データバスＤＡＴＡ１−８のデータを
８ｂｉｔ・ｌａｔｃｈ−２回路２０２にラッチする。ま
た，このラッチと同時に，ＩＮＴＥＲＲＵＰＴ発生回路
およびｔｉｍｅ・ｏｕｔカウンタ２０４は，ＣＰＵ１０
４に対してＩＮＴＥＲＲＵＰＴ信号（１あるいは２）を
発生する。
Ａ１−８に送信するデータをのせて，２ｂｙｔｅ目デー
タのＳＴＲＯＢＥ信号を出力する。そして，ＳＴＲＯＢ
Ｅ信号に同期してＬＡＴＣＨ信号選択回路２０３は，Ｃ
Ｋ２を８ｂｉｔ・ｌａｔｃｈ−２回路２０２に出力す
る。これにより，データバスＤＡＴＡ１−８のデータを
８ｂｉｔ・ｌａｔｃｈ−２回路２０２にラッチする。ま
た，このラッチと同時に，ＩＮＴＥＲＲＵＰＴ発生回路
およびｔｉｍｅ・ｏｕｔカウンタ２０４は，ＣＰＵ１０
４に対してＩＮＴＥＲＲＵＰＴ信号（１あるいは２）を
発生する。
【００２２】上記ＩＮＴＥＲＲＵＰＴ信号を受け取った
ＣＰＵ１０４は，ＩＮＴＥＲＲＵＰＴルーチンの中でラ
ッチの中のデータを読みにいく。このとき，ＣＰＵ１０
４は，ｒｅａｄ信号を出力し，８ｂｉｔ・ｌａｔｃｈ−
１回路２０１および８ｂｉｔ・ｌａｔｃｈ−２回路２０
２は，ＣＰＵ１０４に対してデータを出力する。
ＣＰＵ１０４は，ＩＮＴＥＲＲＵＰＴルーチンの中でラ
ッチの中のデータを読みにいく。このとき，ＣＰＵ１０
４は，ｒｅａｄ信号を出力し，８ｂｉｔ・ｌａｔｃｈ−
１回路２０１および８ｂｉｔ・ｌａｔｃｈ−２回路２０
２は，ＣＰＵ１０４に対してデータを出力する。
【００２３】このようにして１ｂｙｔｅ目に受信したデ
ータは，上位ｂｙｔｅ（Ｄ１５−８）に割り振られ，さ
らに，２ｂｙｔｅ目に受信したデータは，下位ｂｙｔｅ
（Ｄ７−０）に割り振られる。
ータは，上位ｂｙｔｅ（Ｄ１５−８）に割り振られ，さ
らに，２ｂｙｔｅ目に受信したデータは，下位ｂｙｔｅ
（Ｄ７−０）に割り振られる。
【００２４】ｒｅａｄ信号を受け取ったＩＮＴＥＲＲＵ
ＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，さらに，ＡＣ
Ｋ発生回路２０５は転送元１０１に対してＡＣＫ信号を
出力する。このとき，ＡＣＫ信号のＬＯＷレベルである
時間は，コマンドレジスタ２０６のＡＣＫ幅設定信号に
基づいて設定される。そして，上記一連のシーケンス処
理を実行した後，再度スタート時に戻って同様の処理を
繰り返し実行する。
ＰＴ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４
は，ＩＮＴＥＲＲＵＰＴ信号をクリアし，さらに，ＡＣ
Ｋ発生回路２０５は転送元１０１に対してＡＣＫ信号を
出力する。このとき，ＡＣＫ信号のＬＯＷレベルである
時間は，コマンドレジスタ２０６のＡＣＫ幅設定信号に
基づいて設定される。そして，上記一連のシーケンス処
理を実行した後，再度スタート時に戻って同様の処理を
繰り返し実行する。
【００２５】したがって，上記実施例によれば，ＣＰＵ
１０４の扱うｂｉｔ幅（本実施例では，１６ｂｉｔ）だ
けデータをラッチしてＣＰＵ１０４が読み込むことによ
り，データ受信によるＩＮＴＥＲＲＵＰＴの発生回数
は，ｎ／８（ｎはＣＰＵ１０４の扱うデータのｂｉｔ
幅）となる。これにより，従来におけるデータ受信方式
に対して，高速にデータの受信を実行することができ
る。また，１ｂｙｔｅ目のデータをラッチし，すぐにＡ
ＣＫ信号を返すことにより，２ｂｙｔｅ目のデータをよ
り早く送り始めることができるため，高速にデータを転
送することができる。
１０４の扱うｂｉｔ幅（本実施例では，１６ｂｉｔ）だ
けデータをラッチしてＣＰＵ１０４が読み込むことによ
り，データ受信によるＩＮＴＥＲＲＵＰＴの発生回数
は，ｎ／８（ｎはＣＰＵ１０４の扱うデータのｂｉｔ
幅）となる。これにより，従来におけるデータ受信方式
に対して，高速にデータの受信を実行することができ
る。また，１ｂｙｔｅ目のデータをラッチし，すぐにＡ
ＣＫ信号を返すことにより，２ｂｙｔｅ目のデータをよ
り早く送り始めることができるため，高速にデータを転
送することができる。
【００２６】〔実施例２〕次に，第２の実施例について
説明する。上記第１の実施例において，奇数ｂｙｔｅの
データを転送した場合は，最後の１ｂｙｔｅのデータを
受信することができず，ＣＰＵ１０４にて最後の１ｂｙ
ｔｅをｒｅａｄする必要がある。このため，本実施例で
は，決められたコードを受信することにより，最後のデ
ータを受信してから，ＣＰＵ１０４の扱うデータ幅に満
たないデータを取り込むまでの時間を設定する。
説明する。上記第１の実施例において，奇数ｂｙｔｅの
データを転送した場合は，最後の１ｂｙｔｅのデータを
受信することができず，ＣＰＵ１０４にて最後の１ｂｙ
ｔｅをｒｅａｄする必要がある。このため，本実施例で
は，決められたコードを受信することにより，最後のデ
ータを受信してから，ＣＰＵ１０４の扱うデータ幅に満
たないデータを取り込むまでの時間を設定する。
【００２７】この設定について詳細に説明する。ｔｉｍ
ｅ・ｏｕｔ時間設定レジスタ２０７に，奇数ｂｙｔｅ目
受信時からＩＮＴＥＲＲＵＰＴ発生までの時間を設定す
る。ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７の値は，
ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカ
ウンタ２０４に接続され，該ＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４はＣＫ１を受
信してから，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
で設定された値をダウンカウントを開始し，該ダウンカ
ウントを終了すると，ＩＮＴＥＲＲＵＰＴ１の信号を出
力する。このとき，ダウンカウント終了以前にＣＫ２が
受信した場合は，カウント値をｔｉｍｅ・ｏｕｔ時間設
定レジスタ２０７によって設定された値に設定しなお
す。
ｅ・ｏｕｔ時間設定レジスタ２０７に，奇数ｂｙｔｅ目
受信時からＩＮＴＥＲＲＵＰＴ発生までの時間を設定す
る。ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７の値は，
ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・ｏｕｔカ
ウンタ２０４に接続され，該ＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４はＣＫ１を受
信してから，ｔｉｍｅ・ｏｕｔ時間設定レジスタ２０７
で設定された値をダウンカウントを開始し，該ダウンカ
ウントを終了すると，ＩＮＴＥＲＲＵＰＴ１の信号を出
力する。このとき，ダウンカウント終了以前にＣＫ２が
受信した場合は，カウント値をｔｉｍｅ・ｏｕｔ時間設
定レジスタ２０７によって設定された値に設定しなお
す。
【００２８】上記実施例によれば，ｔｉｍｅ・ｏｕｔ時
間設定レジスタ２０７に奇数ｂｙｔｅ受信時からＩＮＴ
ＥＲＲＵＰＴ発生までの時間を設定することにより，設
定時間を経過したときにＩＮＴＥＲＲＵＰＴが発生する
ため，最後の１ｂｙｔｅも確実に受信することができ
る。したがって，実施例１における奇数ｂｙｔｅのデー
タを転送した場合に，最後の１ｂｙｔｅを受信するまで
永遠に待ち状態となるケースを回避することができる。
間設定レジスタ２０７に奇数ｂｙｔｅ受信時からＩＮＴ
ＥＲＲＵＰＴ発生までの時間を設定することにより，設
定時間を経過したときにＩＮＴＥＲＲＵＰＴが発生する
ため，最後の１ｂｙｔｅも確実に受信することができ
る。したがって，実施例１における奇数ｂｙｔｅのデー
タを転送した場合に，最後の１ｂｙｔｅを受信するまで
永遠に待ち状態となるケースを回避することができる。
【００２９】〔実施例３〕次に，第３の実施例について
説明する。本実施例では，上記第１の実施例において，
決められたコードを受信することにより，事前に送るデ
ータ量を知り，効率よくデータを受信するようにする。
これを具体的に説明する。第１の実施例において，転送
元１０１が大量のデータを送る前に予め決まったフォー
マット，例えば，ＥＳＣ＋ＸＸＸＸＸＸをコマンド列と
して，コントローラ１０２に知らせる。つまり，そのコ
マンドの内容によって送るデータ量を知ることができ
る。データ量はＣＰＵ１０４によってデータ量設定レジ
スタおよびカウンタ２０８に設定され，この設定が実行
された後にデータを受信する。
説明する。本実施例では，上記第１の実施例において，
決められたコードを受信することにより，事前に送るデ
ータ量を知り，効率よくデータを受信するようにする。
これを具体的に説明する。第１の実施例において，転送
元１０１が大量のデータを送る前に予め決まったフォー
マット，例えば，ＥＳＣ＋ＸＸＸＸＸＸをコマンド列と
して，コントローラ１０２に知らせる。つまり，そのコ
マンドの内容によって送るデータ量を知ることができ
る。データ量はＣＰＵ１０４によってデータ量設定レジ
スタおよびカウンタ２０８に設定され，この設定が実行
された後にデータを受信する。
【００３０】上記において，データ量が偶数ｂｙｔｅの
ときには特に処理を実行せずに，奇数ｂｙｔｅのときだ
け処理を実行する。データ量設定レジスタおよびカウン
タ２０８に設定された値は，カウンタにてＳＴＲＯＢＥ
信号が送られてくる毎に，ダウンカウントされて奇数ｂ
ｙｔｅに設定され，しかも，ダウンカウントを終了した
場合のみ，データ終了信号をＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力する。
そして，データ終了信号を受け取ったＩＮＴＥＲＲＵＰ
Ｔ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４は，
すぐにＩＮＴＥＲＲＵＰＴ１の信号を発生する。
ときには特に処理を実行せずに，奇数ｂｙｔｅのときだ
け処理を実行する。データ量設定レジスタおよびカウン
タ２０８に設定された値は，カウンタにてＳＴＲＯＢＥ
信号が送られてくる毎に，ダウンカウントされて奇数ｂ
ｙｔｅに設定され，しかも，ダウンカウントを終了した
場合のみ，データ終了信号をＩＮＴＥＲＲＵＰＴ発生回
路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力する。
そして，データ終了信号を受け取ったＩＮＴＥＲＲＵＰ
Ｔ発生回路およびｔｉｍｅ・ｏｕｔカウンタ２０４は，
すぐにＩＮＴＥＲＲＵＰＴ１の信号を発生する。
【００３１】上記実施例によれば，事前にデータ量がわ
かっているため，奇数ｂｙｔｅ受信時における最後の１
ｂｙｔｅ受信時に，上記実施例２でのｔｉｍｅ ｏｕｔ
時間を待つことをせずに，最後のデータをｒｅａｄする
ことができる。
かっているため，奇数ｂｙｔｅ受信時における最後の１
ｂｙｔｅ受信時に，上記実施例２でのｔｉｍｅ ｏｕｔ
時間を待つことをせずに，最後のデータをｒｅａｄする
ことができる。
【００３２】〔実施例４〕次に，第４の実施例について
説明する。本実施例では，受信データの並びをｌｉｔｔ
ｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉａｎ
に指定する。すなわち，第１の実施例において，コマン
ドレジスタ２０６に，８ｂｉｔ・ｌａｔｃｈ−１回路２
０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０２の何
れかを使用するかの初期値を設定することにより，ｌｉ
ｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉ
ａｎにデータの並びを設定する。
説明する。本実施例では，受信データの並びをｌｉｔｔ
ｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉａｎ
に指定する。すなわち，第１の実施例において，コマン
ドレジスタ２０６に，８ｂｉｔ・ｌａｔｃｈ−１回路２
０１あるいは８ｂｉｔ・ｌａｔｃｈ−２回路２０２の何
れかを使用するかの初期値を設定することにより，ｌｉ
ｔｔｌｅ ｅｎｄｉａｎ，あるいは，ｂｉｇ ｅｎｄｉ
ａｎにデータの並びを設定する。
【００３３】上記実施例によれば，使用するＣＰＵの種
類によって処理のし易いデータが決まっており，例え
ば，モトローラ社６８０００ではｂｉｇ ｅｎｄｉａ
ｎ，インテル社８０８６ではｌｉｔｔｌｅ ｅｎｄｉａ
ｎに設定することにより，効率のよいデータ処理を実行
することができる。
類によって処理のし易いデータが決まっており，例え
ば，モトローラ社６８０００ではｂｉｇ ｅｎｄｉａ
ｎ，インテル社８０８６ではｌｉｔｔｌｅ ｅｎｄｉａ
ｎに設定することにより，効率のよいデータ処理を実行
することができる。
【００３４】〔実施例５〕次に，第５の実施例について
説明する。上記第１の実施例において，特定データを受
信した場合にのみ，ＣＰＵ１０４の扱うデータ幅に満た
なくても，ＣＰＵ１０４にデータを受信したことを知ら
せる。具体的に説明すると，特殊データ設定レジスタお
よび比較器２０９にデータを設定し，常に，８ｂｉｔ・
ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａｔｃｈ
−２回路２０２のデータとを特殊データ設定レジスタお
よび比較器２０９にて比較する。その結果，一致した場
合は，奇数ｂｙｔｅ受信時においても，もう１ｂｙｔｅ
の受信を待たずにＩＮＴＥＲＲＵＰＴ１の信号を発生さ
せる。すなわち，特殊データ設定レジスタおよび比較器
２０９よりデータ一致信号を，ＩＮＴＥＲＲＵＰＴ発生
回路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力し，
ＩＮＴＥＲＲＵＰＴ１の信号を発生させる。
説明する。上記第１の実施例において，特定データを受
信した場合にのみ，ＣＰＵ１０４の扱うデータ幅に満た
なくても，ＣＰＵ１０４にデータを受信したことを知ら
せる。具体的に説明すると，特殊データ設定レジスタお
よび比較器２０９にデータを設定し，常に，８ｂｉｔ・
ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａｔｃｈ
−２回路２０２のデータとを特殊データ設定レジスタお
よび比較器２０９にて比較する。その結果，一致した場
合は，奇数ｂｙｔｅ受信時においても，もう１ｂｙｔｅ
の受信を待たずにＩＮＴＥＲＲＵＰＴ１の信号を発生さ
せる。すなわち，特殊データ設定レジスタおよび比較器
２０９よりデータ一致信号を，ＩＮＴＥＲＲＵＰＴ発生
回路およびｔｉｍｅ・ｏｕｔカウンタ２０４に出力し，
ＩＮＴＥＲＲＵＰＴ１の信号を発生させる。
【００３５】プリンタにおいては，記録紙のフィードコ
マンドやプリントコマンドはすぐに受信したことを知る
必要があり，上記実施例によれば，特殊データ設定レジ
スタおよび比較器２０９にデータを設定し，常に，８ｂ
ｉｔ・ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａ
ｔｃｈ−２回路２０２のデータとを特殊データ設定レジ
スタおよび比較器２０９にて比較することにより，奇数
ｂｙｔｅ目に受信した場合であっても，すぐにデータを
ｒｅａｄすることができる。
マンドやプリントコマンドはすぐに受信したことを知る
必要があり，上記実施例によれば，特殊データ設定レジ
スタおよび比較器２０９にデータを設定し，常に，８ｂ
ｉｔ・ｌａｔｃｈ−１回路２０１および８ｂｉｔ・ｌａ
ｔｃｈ−２回路２０２のデータとを特殊データ設定レジ
スタおよび比較器２０９にて比較することにより，奇数
ｂｙｔｅ目に受信した場合であっても，すぐにデータを
ｒｅａｄすることができる。
【００３６】〔実施例６〕次に，第６の実施例について
説明する。本実施例では，上記第１の実施例において，
複数のＩＮＴＥＲＲＵＰＴ信号の中から１本を区別する
ことにより，そのステータスをｒｅａｄすることなく，
どのデータが有効であるかを知らせるものである。これ
を具体的に説明すると，実施例１において，ＣＰＵ１０
４に対して，偶数ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰ
Ｔ２の信号を区別して知らせ，一方，最後の奇数ｂｙｔ
ｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知らせる。
これにより，１６ｂｉｔ中８ｂｉｔが有効か，あるいは
１６ｂｉｔが有効であるかをステータスのｒｅａｄを実
行せずに知ることができる。
説明する。本実施例では，上記第１の実施例において，
複数のＩＮＴＥＲＲＵＰＴ信号の中から１本を区別する
ことにより，そのステータスをｒｅａｄすることなく，
どのデータが有効であるかを知らせるものである。これ
を具体的に説明すると，実施例１において，ＣＰＵ１０
４に対して，偶数ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰ
Ｔ２の信号を区別して知らせ，一方，最後の奇数ｂｙｔ
ｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知らせる。
これにより，１６ｂｉｔ中８ｂｉｔが有効か，あるいは
１６ｂｉｔが有効であるかをステータスのｒｅａｄを実
行せずに知ることができる。
【００３７】上記実施例によれば，第１の実施例におい
て，ＣＰＵ１０４に対して偶数ｂｙｔｅ受信時に，ＩＮ
ＴＥＲＲＵＰＴ２の信号を区別して知らせ，最後の奇数
ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知ら
せることにより，ＩＮＴＥＲＲＵＰＴルーチンを２種類
持たせることができる。また，ステータスをｒｅａｄ
し，判断する時間を節約することにより，より高速なデ
ータの受け渡しが実現する。
て，ＣＰＵ１０４に対して偶数ｂｙｔｅ受信時に，ＩＮ
ＴＥＲＲＵＰＴ２の信号を区別して知らせ，最後の奇数
ｂｙｔｅ受信時に，ＩＮＴＥＲＲＵＰＴ１の信号を知ら
せることにより，ＩＮＴＥＲＲＵＰＴルーチンを２種類
持たせることができる。また，ステータスをｒｅａｄ
し，判断する時間を節約することにより，より高速なデ
ータの受け渡しが実現する。
【００３８】
【発明の効果】以上説明したように，本発明によるデー
タ受信装置によれば，データを受信する度に，ＣＰＵに
対してインタラプト信号を出力せずに，ＣＰＵの扱うデ
ータ幅（ビット）分のデータが揃ってから，ＣＰＵに対
してインタラプト信号を出力するため，セントロニクス
仕様準拠のインタフェースを用いたパラレルデータ通信
方式において，ＣＰＵのデータ受信時におけるインタラ
プト処理回数が減少し，その処理の短縮化を図り，デー
タ受信後における処理効率を向上させることができる。
タ受信装置によれば，データを受信する度に，ＣＰＵに
対してインタラプト信号を出力せずに，ＣＰＵの扱うデ
ータ幅（ビット）分のデータが揃ってから，ＣＰＵに対
してインタラプト信号を出力するため，セントロニクス
仕様準拠のインタフェースを用いたパラレルデータ通信
方式において，ＣＰＵのデータ受信時におけるインタラ
プト処理回数が減少し，その処理の短縮化を図り，デー
タ受信後における処理効率を向上させることができる。
【図１】本発明を適用したセントロニクス仕様準拠のパ
ラレルＩ／Ｆのデータ受信装置における構成を示すブロ
ック図である。
ラレルＩ／Ｆのデータ受信装置における構成を示すブロ
ック図である。
【図２】図１に示したｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。
【図３】図１に示したｄａｔａ・ｌａｔｃｈおよびｃｏ
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。
ｎｔｒｏｌ回路の詳細な構成を示すブロック図である。
【図４】従来におけるセントロニクス仕様準拠のパラレ
ルＩ／Ｆのデータ受信装置における構成を示すブロック
図である。
ルＩ／Ｆのデータ受信装置における構成を示すブロック
図である。
１０１ 送信元 １０２ コントローラ １０３ ｄａｔａ・ｌａｔｃｈおよびｃｏｎｔｒｏｌ回
路 １０４ ＣＰＵ ２０１ ８ｂｉｔ ｌａｔｃｈ−１回路 ２０２ ８ｂｉｔ・ｌａｔｃｈ−２回路 ２０３ ＬＡＴＣＨ信号選択回路 ２０４ ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・
ｏｕｔカウンタ ２０５ ＡＣＫ発生回路 ２０６ コマンドレジスタ ２０７ ｔｉｍｅ・ｏｕｔ時間設定レジスタ ２０８ データ量設定レジスおよびカウンタ ２０９ 特殊データ設定レジスタおよび比較器
路 １０４ ＣＰＵ ２０１ ８ｂｉｔ ｌａｔｃｈ−１回路 ２０２ ８ｂｉｔ・ｌａｔｃｈ−２回路 ２０３ ＬＡＴＣＨ信号選択回路 ２０４ ＩＮＴＥＲＲＵＰＴ発生回路およびｔｉｍｅ・
ｏｕｔカウンタ ２０５ ＡＣＫ発生回路 ２０６ コマンドレジスタ ２０７ ｔｉｍｅ・ｏｕｔ時間設定レジスタ ２０８ データ量設定レジスおよびカウンタ ２０９ 特殊データ設定レジスタおよび比較器
Claims (6)
- 【請求項１】 セントロニクス仕様のパラレルデータ通
信方式を用いたデータ受信装置において，ＣＰＵの扱う
データ幅分の受信データが揃ってから，該ＣＰＵに対し
てインタラプト信号を出力するデータ制御手段を具備す
ることを特徴とするデータ受信装置。 - 【請求項２】 前記データ制御手段は，決められたコー
ドを受信することにより，最後のデータを受信してから
ＣＰＵの扱うデータ幅に満たないデータを取り込むまで
の時間を設定することを特徴とする請求項１記載のデー
タ受信装置。 - 【請求項３】 前記データ制御手段は，データ受信前に
決められたコードを受信することにより，送られてくる
データ量を予め知り，該データ量に基づいて処理を実行
することを特徴とする請求項１記載のデータ受信装置。 - 【請求項４】 前記データ制御手段は，受信データの並
びをｌｉｔｔｌｅｅｎｄｉａｎ，あるいは，ｂｉｇ ｅ
ｎｄｉａｎに指定することを特徴とする請求項１記載の
データ受信装置。 - 【請求項５】 前記データ制御手段は，特定データを受
信した場合にのみ，ＣＰＵの扱うデータ幅に満たなくて
もＣＰＵにデータを受信したことを知らせることを特徴
とする請求項１記載のデータ受信装置。 - 【請求項６】 前記データ制御手段は，複数のインタラ
プト信号の中から１本を区別して出力することによりス
テータスを読むことなく，データの有効性を確認できる
ことを特徴とする請求項１記載のデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18557393A JPH0721119A (ja) | 1993-06-29 | 1993-06-29 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18557393A JPH0721119A (ja) | 1993-06-29 | 1993-06-29 | データ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721119A true JPH0721119A (ja) | 1995-01-24 |
Family
ID=16173179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18557393A Pending JPH0721119A (ja) | 1993-06-29 | 1993-06-29 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721119A (ja) |
-
1993
- 1993-06-29 JP JP18557393A patent/JPH0721119A/ja active Pending
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