JPH07193253A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07193253A JPH07193253A JP34884493A JP34884493A JPH07193253A JP H07193253 A JPH07193253 A JP H07193253A JP 34884493 A JP34884493 A JP 34884493A JP 34884493 A JP34884493 A JP 34884493A JP H07193253 A JPH07193253 A JP H07193253A
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- JP
- Japan
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- film
- insulating film
- gate insulating
- layer
- tft
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】薄膜トランジスタ製造時のゲート絶縁膜のダメ
ージを抑制し、ゲート絶縁膜に圧縮応力が残留するのを
抑止し、ゲート絶縁膜とゲート電極との密着性を改善
し、ＴＦＴ特性の改善、向上を図る。 【構成】スタガード形或は逆スタガード形の薄膜トラン
ジスタの構成要素であるゲート絶縁膜に於いて、該ゲー
ト絶縁膜が少なくとも２層構造を成していることを特徴
とし、又機能膜であるアモルファスシリコン膜側の絶縁
膜層を除く絶縁膜層の内部応力が引張応力であり、且、
ゲート絶縁膜全体の内部応力が±２００MPa 以下である
ことを特徴とし、更にスタガード形或は逆スタガード形
の薄膜トランジスタの構成要素であるゲート絶縁膜に於
いて、ゲート絶縁膜を高周波電力密度を連続的に可変す
ることにより成膜することを特徴とするものである。
ージを抑制し、ゲート絶縁膜に圧縮応力が残留するのを
抑止し、ゲート絶縁膜とゲート電極との密着性を改善
し、ＴＦＴ特性の改善、向上を図る。 【構成】スタガード形或は逆スタガード形の薄膜トラン
ジスタの構成要素であるゲート絶縁膜に於いて、該ゲー
ト絶縁膜が少なくとも２層構造を成していることを特徴
とし、又機能膜であるアモルファスシリコン膜側の絶縁
膜層を除く絶縁膜層の内部応力が引張応力であり、且、
ゲート絶縁膜全体の内部応力が±２００MPa 以下である
ことを特徴とし、更にスタガード形或は逆スタガード形
の薄膜トランジスタの構成要素であるゲート絶縁膜に於
いて、ゲート絶縁膜を高周波電力密度を連続的に可変す
ることにより成膜することを特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ及び
その製造方法に関し、特にゲート絶縁膜の改良に関する
ものである。
その製造方法に関し、特にゲート絶縁膜の改良に関する
ものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、アクテ
ィブマトリックス形の液晶表示パネルやイメージセンサ
の駆動回路に於けるスイッチング素子として利用されて
おり、その形には、大別してスタガード形、逆スタガー
ド形がある。
ィブマトリックス形の液晶表示パネルやイメージセンサ
の駆動回路に於けるスイッチング素子として利用されて
おり、その形には、大別してスタガード形、逆スタガー
ド形がある。
【０００３】ＴＦＴの構造及び製造過程を、逆スタガー
ド形について図２を参照して説明する。先ずガラス１等
の絶縁基板上にＡｌ、Ｃｒ等の金属薄膜及びＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明電極膜を形
成し、フォトマスク等を用いてパターニングを行い、ゲ
ート電極２を作製する。次いで、ゲート絶縁膜３として
の窒化シリコン膜（ＳｉＮx 膜）等を、プラズマ気相成
長法（Ｐ−ＣＶＤ法）により成膜する。更に、機能膜
（トランジスタとしてスイッチング機能を有する膜）で
あるアモルファスシリコン膜（ａ−Ｓｉ膜）５を同様の
Ｐ−ＣＶＤ法により成膜する。その後連続してＰＨ3 を
不純物混入したオーミックコンタクトアモルファスシリ
コン膜（ａ−Ｓｉ（ｎ+ ）膜）６を形成し、フォトマス
クでパターニングして、オーミックコンタクトアモルフ
ァスシリコン膜６及びアモルファスシリコン膜５にウェ
ット又はドライエッチングを施した後、ソース電極７及
びドレイン電極膜８としてＡｌ等を真空蒸着法等により
形成する。最後に、ソース電極７及びドレイン電極８を
ウェット又はドライエッチングによりパターニングし、
パッシベーション膜（保護膜）９としてＳｉＮx 膜或は
ＳｉＯ2 膜を形成して、ＴＦＴが完成する。
ド形について図２を参照して説明する。先ずガラス１等
の絶縁基板上にＡｌ、Ｃｒ等の金属薄膜及びＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明電極膜を形
成し、フォトマスク等を用いてパターニングを行い、ゲ
ート電極２を作製する。次いで、ゲート絶縁膜３として
の窒化シリコン膜（ＳｉＮx 膜）等を、プラズマ気相成
長法（Ｐ−ＣＶＤ法）により成膜する。更に、機能膜
（トランジスタとしてスイッチング機能を有する膜）で
あるアモルファスシリコン膜（ａ−Ｓｉ膜）５を同様の
Ｐ−ＣＶＤ法により成膜する。その後連続してＰＨ3 を
不純物混入したオーミックコンタクトアモルファスシリ
コン膜（ａ−Ｓｉ（ｎ+ ）膜）６を形成し、フォトマス
クでパターニングして、オーミックコンタクトアモルフ
ァスシリコン膜６及びアモルファスシリコン膜５にウェ
ット又はドライエッチングを施した後、ソース電極７及
びドレイン電極膜８としてＡｌ等を真空蒸着法等により
形成する。最後に、ソース電極７及びドレイン電極８を
ウェット又はドライエッチングによりパターニングし、
パッシベーション膜（保護膜）９としてＳｉＮx 膜或は
ＳｉＯ2 膜を形成して、ＴＦＴが完成する。
【０００４】ＴＦＴに於いて、ゲート電極２とソース電
極７に電圧を印加すると、あるしきい値電圧（Ｖth）
（Ｖ）以上に於いて、ゲート絶縁膜３と接するアモルフ
ァスシリコン膜の中にチャネルが誘起され、これによ
り、ソース電極７とドレイン電極８の間に電流が流れ
る。このチャネルを通る電子の動き易さを電界効果移動
度μ（cm2 ／Ｖｓ）という。ＴＦＴの特性はこのμの大
きさで、又ＴＦＴの経時安定性はＶthのシフト量（ΔＶ
th) で評価される。
極７に電圧を印加すると、あるしきい値電圧（Ｖth）
（Ｖ）以上に於いて、ゲート絶縁膜３と接するアモルフ
ァスシリコン膜の中にチャネルが誘起され、これによ
り、ソース電極７とドレイン電極８の間に電流が流れ
る。このチャネルを通る電子の動き易さを電界効果移動
度μ（cm2 ／Ｖｓ）という。ＴＦＴの特性はこのμの大
きさで、又ＴＦＴの経時安定性はＶthのシフト量（ΔＶ
th) で評価される。
【０００５】ここでＴＦＴの生産設備に着目すると、近
年その形式が、基板の多数枚チャージのバッチ式から、
一枚の基板を連続処理する枚葉式へと移行しつつある。
これは、枚葉式装置がバッチ式装置に比べ、パーティ
クルの発生が抑制できる、メインテナンスが容易であ
る、高歩留まりが期待できる、という点で有利なこと
に起因する。然し、従来のバッチ式装置以上に生産効率
を高める為には、成膜速度の高速化が必須となってく
る。
年その形式が、基板の多数枚チャージのバッチ式から、
一枚の基板を連続処理する枚葉式へと移行しつつある。
これは、枚葉式装置がバッチ式装置に比べ、パーティ
クルの発生が抑制できる、メインテナンスが容易であ
る、高歩留まりが期待できる、という点で有利なこと
に起因する。然し、従来のバッチ式装置以上に生産効率
を高める為には、成膜速度の高速化が必須となってく
る。
【０００６】枚葉式のＰ−ＣＶＤ装置により成膜の高速
化を実現するには、高周波電力の印加や電極の狭間隔化
等によるプラズマの高密度化或は、反応ガスの高濃度化
等が考えられる。然し、これらの条件は成膜する膜の密
度や内部応力等に影響を及ぼし、膜質に大きく関係し、
更にはＴＦＴ特性やＴＦＴ特性の安定性に影響を与え
る。
化を実現するには、高周波電力の印加や電極の狭間隔化
等によるプラズマの高密度化或は、反応ガスの高濃度化
等が考えられる。然し、これらの条件は成膜する膜の密
度や内部応力等に影響を及ぼし、膜質に大きく関係し、
更にはＴＦＴ特性やＴＦＴ特性の安定性に影響を与え
る。
【０００７】成膜高速化の１手段である反応ガスの高濃
度化の為に反応ガス流量を増すと、ガス利用効率の低下
を招き、反応生成物の浮遊、壁面への付着等により、パ
ーティクルが発生し易くなる為、結果として成膜環境を
悪化させることになる。
度化の為に反応ガス流量を増すと、ガス利用効率の低下
を招き、反応生成物の浮遊、壁面への付着等により、パ
ーティクルが発生し易くなる為、結果として成膜環境を
悪化させることになる。
【０００８】そこで最も有効な方法としては、高周波電
力の印加によるプラズマの高密度化が挙げられる。本方
法によれば、絶縁耐圧に優れた高密度膜が成膜でき、印
加高周波電力によりＳｉＮ膜のＳｉＨ，ＮＨ等の結合破
壊を防止し、ａ−Ｓｉ膜成膜時の高周波電力印加ダメー
ジを抑制できるので、ＴＦＴのμ特性の劣化を抑制でき
る。而も反応ガスの利用効率を高めることができる為、
パーティクル発生の抑制による成膜環境の清浄度維持に
も貢献できる。
力の印加によるプラズマの高密度化が挙げられる。本方
法によれば、絶縁耐圧に優れた高密度膜が成膜でき、印
加高周波電力によりＳｉＮ膜のＳｉＨ，ＮＨ等の結合破
壊を防止し、ａ−Ｓｉ膜成膜時の高周波電力印加ダメー
ジを抑制できるので、ＴＦＴのμ特性の劣化を抑制でき
る。而も反応ガスの利用効率を高めることができる為、
パーティクル発生の抑制による成膜環境の清浄度維持に
も貢献できる。
【０００９】
【発明が解決しようとする課題】然し乍ら、ゲート絶縁
膜に１０００Ｗ以上の高周波電力を印加すると、ゲート
絶縁膜の内部応力が従来の引張応力から圧縮応力に変容
することがわかっており、ゲート絶縁膜の残留応力が圧
縮応力になると、ゲート電極とゲート絶縁膜との密着性
が悪化し、ゲート絶縁膜の剥離を生じることがあり、Ｔ
ＦＴ特性劣化の要因となる。
膜に１０００Ｗ以上の高周波電力を印加すると、ゲート
絶縁膜の内部応力が従来の引張応力から圧縮応力に変容
することがわかっており、ゲート絶縁膜の残留応力が圧
縮応力になると、ゲート電極とゲート絶縁膜との密着性
が悪化し、ゲート絶縁膜の剥離を生じることがあり、Ｔ
ＦＴ特性劣化の要因となる。
【００１０】本発明は斯かる実情に鑑み、ＴＦＴ製造時
のゲート絶縁膜のダメージを抑制し、ゲート絶縁膜に圧
縮応力が残留するのを抑止し、ゲート絶縁膜とゲート電
極との密着性を改善し、ＴＦＴ特性の改善、向上を図る
ものである。
のゲート絶縁膜のダメージを抑制し、ゲート絶縁膜に圧
縮応力が残留するのを抑止し、ゲート絶縁膜とゲート電
極との密着性を改善し、ＴＦＴ特性の改善、向上を図る
ものである。
【００１１】
【課題を解決するための手段】本発明は、スタガード形
或は逆スタガード形の薄膜トランジスタの構成要素であ
るゲート絶縁膜に於いて、該ゲート絶縁膜が少なくとも
２層構造を成していることを特徴とし、又機能膜である
アモルファスシリコン膜側の絶縁膜層を除く絶縁膜層の
内部応力が引張応力であり、且、ゲート絶縁膜全体の内
部応力が±２００MPa 以下であることを特徴とし、更に
スタガード形或は逆スタガード形の薄膜トランジスタの
構成要素であるゲート絶縁膜に於いて、ゲート絶縁膜を
高周波電力密度を連続的に可変することにより成膜する
ことを特徴とするものである。
或は逆スタガード形の薄膜トランジスタの構成要素であ
るゲート絶縁膜に於いて、該ゲート絶縁膜が少なくとも
２層構造を成していることを特徴とし、又機能膜である
アモルファスシリコン膜側の絶縁膜層を除く絶縁膜層の
内部応力が引張応力であり、且、ゲート絶縁膜全体の内
部応力が±２００MPa 以下であることを特徴とし、更に
スタガード形或は逆スタガード形の薄膜トランジスタの
構成要素であるゲート絶縁膜に於いて、ゲート絶縁膜を
高周波電力密度を連続的に可変することにより成膜する
ことを特徴とするものである。
【００１２】
【作用】ゲート絶縁膜を複数層構造とすることで内部応
力が減少し、ゲート絶縁膜とゲート電極との密着性が向
上し、又更に成膜時のダメージが下層のゲート絶縁膜層
に及ぶことがない様にし、ＴＦＴ特性を改善、向上させ
る。又、特に上層の膜層を成膜する場合に高周波電力密
度を高くすることで高密度の絶縁膜層を成膜できる。
力が減少し、ゲート絶縁膜とゲート電極との密着性が向
上し、又更に成膜時のダメージが下層のゲート絶縁膜層
に及ぶことがない様にし、ＴＦＴ特性を改善、向上させ
る。又、特に上層の膜層を成膜する場合に高周波電力密
度を高くすることで高密度の絶縁膜層を成膜できる。
【００１３】
【実施例】以下、図面を参照しつつ本発明の一実施例を
説明する。
説明する。
【００１４】図１中、図２中で示したものと同一のもの
には同符号を付してある。
には同符号を付してある。
【００１５】本実施例では、上記従来例で示したゲート
絶縁膜３を第１層とし、該第１層ゲート絶縁膜層３上に
更に第２層ゲート絶縁膜層４を成膜し、ゲート絶縁膜を
２層構造としたものである。又、２層のゲート絶縁膜の
内、機能膜であるａ−Ｓｉ膜５側の第２層絶縁膜４を高
密度膜、膜厚１０００オングストローム以上とすること
により、ａ−Ｓｉ膜５成膜時の絶縁膜の高周波電力印加
ダメージを極力抑制し、ＴＦＴの高μ特性、μ≧０．７
cm2 ／Ｖs を達成する。而も、第２層絶縁膜４を除く第
１層絶縁膜３は内部応力が引張応力となる様に成膜し、
ゲート絶縁膜３，４全体としては、±２００MPa 以下
（＋：引張応力、−：圧縮応力）とすることにより、ゲ
ート電極２との密着性を改善し、ＴＦＴ特性及びＴＦＴ
特性の安定性を改善する。又、絶縁膜の２層構造の形成
方法は、高周波電力を連続可変して行う。これは高周波
電力を段階的に変化させ膜を生成すると、境界が形成さ
れるため、ＴＦＴ特性の安定性を阻害するからである。
絶縁膜３を第１層とし、該第１層ゲート絶縁膜層３上に
更に第２層ゲート絶縁膜層４を成膜し、ゲート絶縁膜を
２層構造としたものである。又、２層のゲート絶縁膜の
内、機能膜であるａ−Ｓｉ膜５側の第２層絶縁膜４を高
密度膜、膜厚１０００オングストローム以上とすること
により、ａ−Ｓｉ膜５成膜時の絶縁膜の高周波電力印加
ダメージを極力抑制し、ＴＦＴの高μ特性、μ≧０．７
cm2 ／Ｖs を達成する。而も、第２層絶縁膜４を除く第
１層絶縁膜３は内部応力が引張応力となる様に成膜し、
ゲート絶縁膜３，４全体としては、±２００MPa 以下
（＋：引張応力、−：圧縮応力）とすることにより、ゲ
ート電極２との密着性を改善し、ＴＦＴ特性及びＴＦＴ
特性の安定性を改善する。又、絶縁膜の２層構造の形成
方法は、高周波電力を連続可変して行う。これは高周波
電力を段階的に変化させ膜を生成すると、境界が形成さ
れるため、ＴＦＴ特性の安定性を阻害するからである。
【００１６】次に、具体的実施例を説明する。
【００１７】＜実施例１＞真空雰囲気でガラス基板１上
にスパッタリングで膜厚１０００オングストロームのＣ
ｒ電極を全面に形成した後、フォトレジストでパターニ
ングを行い、ウェットエッチングによりゲート電極２を
形成した。Ｐ−ＣＶＤ成膜室にＳｉＨ4 ，ＮＨ3 ガスを
供給して、第１層絶縁膜３を基板温度３００℃下、高周
波電力８００Ｗ、成膜速度１１８０オングストローム／
min 、層厚２５００オングストロームで成膜後、第２層
絶縁膜４を高周波電力１６００Ｗまで連続的に上昇さ
せ、全膜厚を４０００オングストロームとした。
にスパッタリングで膜厚１０００オングストロームのＣ
ｒ電極を全面に形成した後、フォトレジストでパターニ
ングを行い、ウェットエッチングによりゲート電極２を
形成した。Ｐ−ＣＶＤ成膜室にＳｉＨ4 ，ＮＨ3 ガスを
供給して、第１層絶縁膜３を基板温度３００℃下、高周
波電力８００Ｗ、成膜速度１１８０オングストローム／
min 、層厚２５００オングストロームで成膜後、第２層
絶縁膜４を高周波電力１６００Ｗまで連続的に上昇さ
せ、全膜厚を４０００オングストロームとした。
【００１８】次いで、真空状態を維持したまま別の成膜
室にガラス基板１を移送した。移送後、ＳｉＨ4 、Ｈ2
ガスを供給し、アモルファスシリコン膜５を基板温度３
００℃、成膜速度１０００オングストローム／min で成
膜し、膜厚２４００オングストロームとした。更に、真
空状態を維持しながらガラス基板１を別の成膜室に移送
し、ＰＨ3 をドーピングガスとして、ＳｉＨ4 、Ｈ2 ガ
スを供給し、基板温度３００℃、成膜速度２５０オング
ストローム／min で膜厚５００オングストロームのａ−
Ｓｉ（ｎ+ ）膜６を成膜した。次に、真空蒸着法により
Ａｌ膜を膜厚２０００オングストロームで基板全体に形
成した後、フォトレジストの塗布、パターニングを行
い、ソース電極７及びドレイン電極８を成膜した。ＴＦ
Ｔデバイスのチャネル幅、チャネル長はそれぞれ１００
０μｍ、１００μｍとした。
室にガラス基板１を移送した。移送後、ＳｉＨ4 、Ｈ2
ガスを供給し、アモルファスシリコン膜５を基板温度３
００℃、成膜速度１０００オングストローム／min で成
膜し、膜厚２４００オングストロームとした。更に、真
空状態を維持しながらガラス基板１を別の成膜室に移送
し、ＰＨ3 をドーピングガスとして、ＳｉＨ4 、Ｈ2 ガ
スを供給し、基板温度３００℃、成膜速度２５０オング
ストローム／min で膜厚５００オングストロームのａ−
Ｓｉ（ｎ+ ）膜６を成膜した。次に、真空蒸着法により
Ａｌ膜を膜厚２０００オングストロームで基板全体に形
成した後、フォトレジストの塗布、パターニングを行
い、ソース電極７及びドレイン電極８を成膜した。ＴＦ
Ｔデバイスのチャネル幅、チャネル長はそれぞれ１００
０μｍ、１００μｍとした。
【００１９】＜実施例２＞前記絶縁膜第１層３を層厚２
０００オングストロームに成膜した。その他は実施例１
と同様にしてＴＦＴを作成した。
０００オングストロームに成膜した。その他は実施例１
と同様にしてＴＦＴを作成した。
【００２０】＜比較例１＞前記絶縁膜第１層３を層厚４
０００オングストロームに形成した。その他は実施例１
と同様にしてＴＦＴを作成した。
０００オングストロームに形成した。その他は実施例１
と同様にしてＴＦＴを作成した。
【００２１】＜比較例２＞前記絶縁膜第１層３を層厚３
２００オングストロームに形成した。その他は実施例１
と同様にしてＴＦＴを作成した。
２００オングストロームに形成した。その他は実施例１
と同様にしてＴＦＴを作成した。
【００２２】＜比較例３＞前記絶縁膜第１層成膜時の高
周波電力を１０００Ｗ、成膜速度１２８０オングストロ
ーム／min とした。その他は、実施例１と同様にしてＴ
ＦＴを作成した。
周波電力を１０００Ｗ、成膜速度１２８０オングストロ
ーム／min とした。その他は、実施例１と同様にしてＴ
ＦＴを作成した。
【００２３】実施例１，２、比較例１〜３で、それぞれ
作成したＴＦＴデバイスについて、電界効果移動度μ、
しきい値電圧Ｖth及び、ゲート電極とソース・ドレイン
電極間に＋２０Ｖを１０００秒印加した後のＶthのシフ
ト量（ΔＶth）を測定した。尚、絶縁膜第１層及び絶縁
膜全層の物性は、それぞれ単層膜を成膜してその内部応
力を基板上に載せたＳｉウェーハの歪み量を測定するこ
とにより求めた。
作成したＴＦＴデバイスについて、電界効果移動度μ、
しきい値電圧Ｖth及び、ゲート電極とソース・ドレイン
電極間に＋２０Ｖを１０００秒印加した後のＶthのシフ
ト量（ΔＶth）を測定した。尚、絶縁膜第１層及び絶縁
膜全層の物性は、それぞれ単層膜を成膜してその内部応
力を基板上に載せたＳｉウェーハの歪み量を測定するこ
とにより求めた。
【００２４】ＴＦＴデバイスの諸特性及びＳｉＮx 膜の
物性を表１に示す。表１から明らかな様に、ゲート絶縁
膜を少なくとも２層構造とし、機能膜であるａ−Ｓｉ膜
側の第２層絶縁膜４を高密度膜、膜厚１０００オングス
トローム以上とすることにより、ａ−Ｓｉ膜成膜時の高
周波電力印加ダメージを極力抑制し、ＴＦＴの高μ特性
を達成できることが分る。而も、ゲート絶縁膜のａ−Ｓ
ｉ膜側の膜を除く膜は内部応力が引張応力となる様に成
膜され、ゲート絶縁膜全体としては、内部応力が±２０
０MPa 以下（＋：引張応力、−：圧縮応力）となる。従
って、ゲート電極との密着性が改善され、ＴＦＴ特性及
びＴＦＴ特性の安定性が改善される。
物性を表１に示す。表１から明らかな様に、ゲート絶縁
膜を少なくとも２層構造とし、機能膜であるａ−Ｓｉ膜
側の第２層絶縁膜４を高密度膜、膜厚１０００オングス
トローム以上とすることにより、ａ−Ｓｉ膜成膜時の高
周波電力印加ダメージを極力抑制し、ＴＦＴの高μ特性
を達成できることが分る。而も、ゲート絶縁膜のａ−Ｓ
ｉ膜側の膜を除く膜は内部応力が引張応力となる様に成
膜され、ゲート絶縁膜全体としては、内部応力が±２０
０MPa 以下（＋：引張応力、−：圧縮応力）となる。従
って、ゲート電極との密着性が改善され、ＴＦＴ特性及
びＴＦＴ特性の安定性が改善される。
【００２５】
【表１】
【００２６】尚、ゲート絶縁膜は３層以上としてもよ
く、要は最上層のゲート絶縁膜が高密度膜で而もゲート
絶縁膜全体として内部残留応力が±２００MPa であれば
よい。
く、要は最上層のゲート絶縁膜が高密度膜で而もゲート
絶縁膜全体として内部残留応力が±２００MPa であれば
よい。
【００２７】
【発明の効果】以上述べた如く本発明によれば、ゲート
絶縁膜が２層構造を有することから、ゲート膜上に他の
膜を成膜する際の高周波電力印加ダメージが抑制され、
ゲート絶縁膜の残留応力が軽減されゲート絶縁膜と下層
との密着性が向上し、ＴＦＴ特性、又ＴＦＴ特性の安定
性が向上する。
絶縁膜が２層構造を有することから、ゲート膜上に他の
膜を成膜する際の高周波電力印加ダメージが抑制され、
ゲート絶縁膜の残留応力が軽減されゲート絶縁膜と下層
との密着性が向上し、ＴＦＴ特性、又ＴＦＴ特性の安定
性が向上する。
【図１】本発明の一実施例を示すＴＦＴの構造図であ
る。
る。
【図２】従来例を示すＴＦＴの構造図である。
１ ガラス基板 ２ ゲート電極 ３ 第１層絶縁膜 ４ 第２層絶縁膜 ５ アモルファスシリコン膜 ６ アモルファスシリコン膜（オーミックコンタク
ト） ７ ソース電極 ８ ドレイン電極 ９ パッシベーション膜
ト） ７ ソース電極 ８ ドレイン電極 ９ パッシベーション膜
Claims (5)
- 【請求項１】 スタガード形或は逆スタガード形の薄膜
トランジスタの構成要素であるゲート絶縁膜に於いて、
該ゲート絶縁膜が少なくとも２層構造を成していること
を特徴とする薄膜トランジスタ。 - 【請求項２】 機能膜であるアモルファスシリコン膜側
絶縁膜層が高密度膜層である請求項１の薄膜トランジス
タ。 - 【請求項３】 機能膜であるアモルファスシリコン膜側
絶縁膜層の層厚が１０００オングストローム以上である
請求項１の薄膜トランジスタ。 - 【請求項４】 機能膜であるアモルファスシリコン膜側
の絶縁膜層を除く絶縁膜層の内部応力が引張応力であ
り、且、ゲート絶縁膜全体の内部応力が±２００MPa 以
下である請求項１の薄膜トランジスタ。 - 【請求項５】 ゲート絶縁膜を高周波電力密度を連続的
に可変することにより成膜することを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34884493A JPH07193253A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34884493A JPH07193253A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193253A true JPH07193253A (ja) | 1995-07-28 |
Family
ID=18399766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34884493A Pending JPH07193253A (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998052227A1 (fr) * | 1997-05-13 | 1998-11-19 | Mitsubishi Denki Kabushiki Kaisha | Element a couche mince dielectrique et son procede de fabrication |
-
1993
- 1993-12-27 JP JP34884493A patent/JPH07193253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998052227A1 (fr) * | 1997-05-13 | 1998-11-19 | Mitsubishi Denki Kabushiki Kaisha | Element a couche mince dielectrique et son procede de fabrication |
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