JPH07193231A - Mis type semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 210000000746 body region Anatomy 0.000 claims abstract description 47
- 239000000463 material Substances 0.000 claims abstract description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 description 13
- 239000000969 carrier Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005036 potential barrier Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置に
関し、微細化を図るとともに寄生バイポーラトランジス
タのターンオンを抑制するようにしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MIS type semiconductor device, which is miniaturized and suppresses turn-on of a parasitic bipolar transistor.
【０００２】[0002]
【従来の技術】従来のＭＩＳ型半導体装置を、二重拡散
法を用いて形成した縦型パワーＭＯＳＦＥＴを例にとり
図５を用いて説明する。高濃度のＮ型基板１上には実質
的にドレイン領域として機能する低濃度のＮ型ドリフト
領域２が形成され、Ｎ型ドリフト領域２の表面側の所定
箇所にＰ型ボディ領域３が形成され、さらにＰ型ボディ
領域３の表面側の所定箇所に高濃度のＮ型ソース領域４
が形成されている。またＮ型ソース領域４とＮ型ドリフ
ト領域２の間におけるＰ型ボディ領域３上にゲート絶縁
膜５を介してゲート電極６が形成されている。８は層間
絶縁膜、９はソース電極である。このような縦型ＭＯＳ
ＦＥＴには高濃度のＮ型ソース領域４、Ｐ型ボディ領域
３及び低濃度のＮ型ドリフト領域２によりＮ+ ，Ｐ，Ｎ
- の積層構造があるため、Ｎ型ソース領域４をエミッ
タ、Ｐ型ボディ領域３をベース、Ｎ型ドリフト領域２を
コレクタとしたＮＰＮ型のバイポーラトランジスタが寄
生的に形成される。従来は、この寄生バイポーラトラン
ジスタのベース抵抗を低減してターンオンしにくくする
ためにＰ型ボディ領域３の一部に高濃度のＰ型コンタク
ト領域７を形成し、このＰ型コンタクト領域７をＮ型ソ
ース領域４とともにソース電極９に接続している。2. Description of the Related Art A conventional MIS type semiconductor device will be described with reference to FIG. 5 by taking a vertical power MOSFET formed by a double diffusion method as an example. A low-concentration N-type drift region 2 that substantially functions as a drain region is formed on a high-concentration N-type substrate 1, and a P-type body region 3 is formed at a predetermined position on the surface side of the N-type drift region 2. In addition, a high-concentration N-type source region 4 is formed at a predetermined position on the surface side of the P-type body region 3.
Are formed. A gate electrode 6 is formed on the P-type body region 3 between the N-type source region 4 and the N-type drift region 2 with a gate insulating film 5 interposed therebetween. Reference numeral 8 is an interlayer insulating film, and 9 is a source electrode. Such vertical MOS
In the FET, a high concentration N type source region 4, a P type body region 3 and a low concentration N type drift region 2 form N + , P, N
Since there is a laminated structure of − , an NPN type bipolar transistor having the N type source region 4 as an emitter, the P type body region 3 as a base, and the N type drift region 2 as a collector is parasitically formed. Conventionally, a high-concentration P-type contact region 7 is formed in a part of the P-type body region 3 in order to reduce the base resistance of the parasitic bipolar transistor and make it difficult to turn on. It is connected to the source electrode 9 together with the source region 4.
【０００３】[0003]
【発明が解決しようとする課題】従来の縦型パワーＭＯ
ＳＦＥＴは高濃度のＰ型コンタクト領域が形成されてい
たため微細化することが難しく、その結果オン抵抗を十
分下げることができなかった。またＮ型ソース領域直下
のＰ型ボディ領域の抵抗Ｒが、なお寄生バイポーラトラ
ンジスタのベース抵抗として働き、Ｐ型ボディ領域を電
流が流れた場合に寄生バイポーラトランジスタがターン
オンして二次降伏等により装置破壊を招くおそれがある
という問題があった。[Problems to be Solved by the Invention] Conventional vertical power MO
Since the SFET has a high-concentration P-type contact region formed therein, it is difficult to miniaturize it, and as a result, the on-resistance cannot be sufficiently reduced. Further, the resistance R of the P-type body region immediately below the N-type source region still functions as the base resistance of the parasitic bipolar transistor, and when a current flows through the P-type body region, the parasitic bipolar transistor is turned on to cause a secondary breakdown or the like. There was a problem that it might cause destruction.
【０００４】本発明は、このような従来の問題に着目し
てなされたもので、装置を微細化することができてオン
抵抗を十分に小さくすることができ、また寄生バイポー
ラトランジスタやサイリスタのターンオンを抑えて二次
降伏等による装置破壊を防止することができるＭＩＳ型
半導体装置を提供することを目的とする。The present invention has been made by paying attention to such a conventional problem. The device can be miniaturized, the on-resistance can be sufficiently reduced, and the parasitic bipolar transistor and thyristor turn-on. It is an object of the present invention to provide a MIS type semiconductor device capable of suppressing the breakdown and preventing the device breakdown due to secondary breakdown and the like.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、第１導電型のボディ領域と、該
ボディ領域の表面側に形成された第２導電型のソース領
域と、前記ボディ領域を間において前記ソース領域から
離間して形成されたドレイン領域となる第２導電型領域
と、該第２導電型領域と前記ソース領域との間の前記ボ
ディ領域上にゲート絶縁膜を介して形成されたゲート電
極とを有するＭＩＳ型半導体装置において、前記ソース
領域の少なくとも一部を前記ボディ領域を形成している
半導体材料よりもバンドギャップの小さい半導体材料で
形成してなることを要旨とする。In order to solve the above-mentioned problems, according to the present invention, firstly, a body region of the first conductivity type and a source of the second conductivity type formed on the surface side of the body region. A region, a second conductivity type region serving as a drain region formed between the source region and the body region, and a gate on the body region between the second conductivity type region and the source region. In a MIS type semiconductor device having a gate electrode formed via an insulating film, at least a part of the source region is formed of a semiconductor material having a band gap smaller than that of the semiconductor material forming the body region. That is the summary.
【０００６】第２に、上記第１の構成において、前記ボ
ディ領域を形成している半導体材料はＳｉであり、前記
バンドギャップの小さい半導体材料はＳｉＧｅであり、
該ＳｉＧｅ以外の前記ソース領域の部分はＳｉであるこ
とを要旨とする。Secondly, in the first structure, the semiconductor material forming the body region is Si, and the semiconductor material having a small band gap is SiGe.
The gist is that the portion of the source region other than the SiGe is Si.
【０００７】[0007]
【作用】上記構成において、第１に、ソース領域の少な
くとも一部がボディ領域を形成している半導体材料より
もバンドギャップの小さい半導体材料で形成されること
により、ボディ領域の多数キャリアがソース領域に流れ
込む際のポテンシャルバリアを殆んど無くすことが可能
となる。この結果、ボディ領域の多数キャリアはフリー
にソース領域との間を行き来できるようになる。これに
より、ソース領域をエミッタ、ボディ領域をベース、第
２導電型領域をコレクタとした寄生バイポーラトランジ
スタがターンオンすることがなくなる。またソース領域
がボディコンタクト領域としての機能も持つようになる
のでボディコンタクト領域の形成が不要となって装置の
微細化が可能となる。In the above structure, first, at least a part of the source region is formed of a semiconductor material having a bandgap smaller than that of the semiconductor material forming the body region, so that the majority carriers in the body region are source regions. It is possible to almost eliminate the potential barrier when flowing into. As a result, majority carriers in the body region can freely move back and forth between the source region and the source region. This prevents the parasitic bipolar transistor having the source region as the emitter, the body region as the base, and the second conductivity type region as the collector from being turned on. Further, since the source region also has a function as a body contact region, it is not necessary to form the body contact region, and the device can be miniaturized.
【０００８】第２に、具体的には、ボディ領域を形成し
ている半導体材料はＳｉ、バンドギャップの小さい半導
体材料はＳｉＧｅとして、ＳｉＧｅ以外のソース領域の
部分はＳｉとすることにより、Ｓｉを基板材料としてソ
ース領域の部分に例えばＧｅのイオン注入を行うという
製法により、ソース領域のみをバンドギャップの小さい
半導体材料とするという構成を容易に実現することが可
能になる。Secondly, specifically, the semiconductor material forming the body region is Si, the semiconductor material having a small band gap is SiGe, and the source region other than SiGe is Si. A manufacturing method in which, for example, Ge ions are implanted into the source region as the substrate material makes it possible to easily realize a configuration in which only the source region is a semiconductor material having a small band gap.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す図である。本
実施例は縦型パワーＭＯＳＦＥＴに適用されている。な
お、図１において前記図５における部材及び部位と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。図１（ａ）に示すように、本実
施例では高濃度のボディコンタクト領域がなく、また高
濃度のＮ型ソース領域１０は少なくともソース電極９に
接している部分がＰ型ボディ領域３を形成している半導
体材料よりもバンドギャップの小さい半導体材料で形成
されている。具体的には、後述するようにＰ型ボディ領
域３等はＳｉで形成され、バンドギャップの小さい半導
体材料にはＧｅＳｉが用いられている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a first embodiment of the present invention. This embodiment is applied to a vertical power MOSFET. In FIG. 1, the same or equivalent members and parts as those in FIG. 5 are designated by the same reference numerals as those used above, and a duplicated description will be omitted. As shown in FIG. 1A, in this embodiment, there is no high-concentration body contact region, and in the high-concentration N-type source region 10, at least the portion in contact with the source electrode 9 forms the P-type body region 3. Formed of a semiconductor material having a band gap smaller than that of the existing semiconductor material. Specifically, as will be described later, the P-type body region 3 and the like are made of Si, and GeSi is used as a semiconductor material having a small band gap.
【００１０】図１（ｂ）は、同図（ａ）におけるＸ−Ｘ
部分のＮ型ソース領域１０とＰ型ボディ領域３のエネル
ギーバンド図である。Ｅf はフェルミ準位、Ｅc は伝導
帯、Ｅv は価電子帯である。Ｎ型ソース領域１０のバン
ドギャップを小さくし、Ｐ型ボディ領域３の不純物濃度
を低くすることによってＮ型ソース領域１０とＰ型ボデ
ィ領域３の価電子帯（ソース領域がＰ型の場合は伝導
帯）を等しくすることができる。このときパワーＭＯＳ
ＦＥＴの閾値を調整する必要があればＰ型ボディ領域３
の表面部分（図１（ａ）中の点線部分）のみの不純物濃
度を高くすればよい。FIG. 1B is a sectional view taken along line XX in FIG.
FIG. 3 is an energy band diagram of a partial N-type source region 10 and P-type body region 3. E f is a Fermi level, E c is a conduction band, and E v is a valence band. By reducing the band gap of the N-type source region 10 and lowering the impurity concentration of the P-type body region 3, the valence band of the N-type source region 10 and the P-type body region 3 (if the source region is P-type, conduction band Obi) can be made equal. At this time, power MOS
If it is necessary to adjust the threshold of the FET, the P-type body region 3
It suffices to increase the impurity concentration only in the surface portion (dotted line portion in FIG. 1A).
【００１１】次に、上述のように構成された縦型パワー
ＭＯＳＦＥＴの作用を説明する。本実施例では、図１
（ｂ）から分るように、Ｐ型ボディ領域３の多数キャリ
アである正孔がＮ型ソース領域１０に流れ込む際のポテ
ンシャルバリアを無くすことが可能となる。この結果、
Ｐ型ボディ領域３の多数キャリアはフリーにＮ型ソース
領域１０との間を行き来できるようになる。これによ
り、高濃度のＮ型ソース領域１０をエミッタ、Ｐ型ボデ
ィ領域３をベース、低濃度のＮ型ドリフト領域２をコレ
クタとした寄生バイポーラトランジスタがターンオンす
ることがなくなる。また、Ｎ型ソース領域１０が、図５
の従来例の場合のコンタクト領域としても働くのでコン
タクト領域の形成が不要となって装置の微細化が可能に
なる。したがってパワーＭＯＳＦＥＴのオン抵抗を十分
小さくすることが可能となる。さらに、本実施例の構造
には、前記図５に示したようなベース抵抗Ｒが存在しな
いので、このことによっても寄生バイポーラトランジス
タのターンオンを抑えることができる。このように寄生
バイポーラトランジスタがターンオンできないのでパワ
ーＭＯＳＦＥＴが二次降伏したり熱暴走したりすること
がない。Next, the operation of the vertical power MOSFET configured as described above will be described. In this embodiment, FIG.
As can be seen from (b), it is possible to eliminate the potential barrier when holes, which are majority carriers of the P-type body region 3, flow into the N-type source region 10. As a result,
The majority carriers in the P-type body region 3 can freely move back and forth between the N-type source region 10. This prevents the parasitic bipolar transistor having the high-concentration N-type source region 10 as the emitter, the P-type body region 3 as the base, and the low-concentration N-type drift region 2 as the collector from turning on. In addition, the N-type source region 10 is shown in FIG.
Since it also functions as a contact region in the case of the conventional example, it is not necessary to form a contact region and the device can be miniaturized. Therefore, the on-resistance of the power MOSFET can be made sufficiently small. Furthermore, since the base resistance R shown in FIG. 5 does not exist in the structure of the present embodiment, this also suppresses the turn-on of the parasitic bipolar transistor. As described above, since the parasitic bipolar transistor cannot be turned on, the power MOSFET does not cause secondary breakdown or thermal runaway.
【００１２】縦型パワーＭＯＳＦＥＴをＳｉ基板上に形
成した場合のソース領域１０におけるバンドギャップの
小さい半導体材料としては、ＳｉＧｅ合金がある。図２
は、この場合の縦型パワーＭＯＳＦＥＴの製造方法例を
示している。まず、高濃度のＮ型Ｓｉ基板１上に低濃度
のＮ型Ｓｉドリフト領域２、Ｐ型ボディ領域３、Ｎ型ソ
ース領域１０、ゲート絶縁膜５、ゲート電極６を形成す
る。次いで、Ｎ型ソース領域１０のバンドギャップを小
さくするためにＧｅのイオン注入を行い、Ｎ型ソース領
域１０をＳｉＧｅ合金とする（図２（ａ））。次に層間
絶縁膜８を形成し、最後にソース電極９を形成する（図
２（ｂ））。A SiGe alloy is a semiconductor material having a small band gap in the source region 10 when the vertical power MOSFET is formed on a Si substrate. Figure 2
Shows an example of a method of manufacturing the vertical power MOSFET in this case. First, the low-concentration N-type Si drift region 2, the P-type body region 3, the N-type source region 10, the gate insulating film 5, and the gate electrode 6 are formed on the high-concentration N-type Si substrate 1. Then, Ge ion implantation is performed to reduce the band gap of the N-type source region 10 to make the N-type source region 10 a SiGe alloy (FIG. 2A). Next, the interlayer insulating film 8 is formed, and finally the source electrode 9 is formed (FIG. 2B).
【００１３】図１（ｃ）は、本実施例におけるエネルギ
ーバンドの他の構成例を示す。同図に示すようにエネル
ギーバンドを調整しても、Ｐ型ボディ領域３の多数キャ
リアがＮ型ソース領域１０の前面でポテンシャルバリア
を感じることなく、フリーに行き来することができる。FIG. 1C shows another configuration example of the energy band in this embodiment. Even if the energy band is adjusted as shown in the figure, the majority carriers in the P-type body region 3 can freely come and go without feeling a potential barrier in front of the N-type source region 10.
【００１４】図３には、本発明の第２実施例を示す。本
実施例は、ＩＧＢＴに適用されている。ＩＧＢＴは、第
１実施例の縦型ＭＯＳＦＥＴに対して、その基板領域を
高濃度のＰ型基板１１に代えた構成になっている。ＩＧ
ＢＴに適用した場合には、前記第１実施例の作用、効果
以外に次のような作用効果を得ることができる。即ち、
ＩＧＢＴ構造の場合には、Ｐ型基板１１−Ｎ型ドリフト
領域２−Ｐ型ボディ領域３−Ｎ型ソース領域１０からな
るサイリスタが寄生的に形成される。この寄生サイリス
タがターンオンするとＩＧＢＴがラッチアップ状態にな
って制御不能になる。これに対しＮ型ソース領域１０の
バンドギャップを小さくした本実施例のＩＧＢＴの場合
は第１実施例で寄生バイポーラトランジスタがターンオ
ンできないのと同じ理由で寄生サイリスタもターンオン
することができず、したがってＩＧＢＴがラッチアップ
することはない。FIG. 3 shows a second embodiment of the present invention. This embodiment is applied to the IGBT. The IGBT has a structure in which the substrate region of the vertical MOSFET of the first embodiment is replaced with a high-concentration P-type substrate 11. IG
When applied to BT, the following operational effects can be obtained in addition to the operations and effects of the first embodiment. That is,
In the case of the IGBT structure, a thyristor composed of the P-type substrate 11-N-type drift region 2-P-type body region 3-N-type source region 10 is parasitically formed. When this parasitic thyristor is turned on, the IGBT is in a latch-up state and cannot be controlled. On the other hand, in the case of the IGBT of this embodiment in which the band gap of the N-type source region 10 is made small, the parasitic thyristor cannot be turned on for the same reason that the parasitic bipolar transistor cannot be turned on in the first embodiment, and therefore the IGBT is not turned on. Never latch up.
【００１５】図４には、本発明の第３実施例を示す。本
実施例は、ＣＭＯＳに適用されている。Ｐ型基板１２の
主面にＮ型ウェル領域１３が形成され、Ｎ型ウェル領域
１３内にＰ型ソース領域１４、Ｐ型ドレイン領域１５及
びゲート電極１６等からなるＰ型ＭＯＳＦＥＴが形成さ
れている。またＮ型ウェル領域１３以外のＰ型基板１２
の主面にＮ型ソース領域１７、Ｎ型ドレイン領域１８及
びゲート電極１９等からなるＮ型ＭＯＳＦＥＴが形成さ
れている。本実施例ではＮ型ＭＯＳＦＥＴにおけるＮ型
ソース領域１７の少なくとも一部がバンドギャップの小
さい半導体材料で形成されている。また、本実施例の構
造では、Ｐ型基板１２領域及びＮ型ウェル領域１３のそ
れぞれが、前記第１実施例におけるボディ領域に相当す
る。ＣＭＯＳ構造の場合、例えばＰ型ソース領域１４−
Ｎ型ウェル領域１３−Ｐ型基板１２−Ｎ型ソース領域１
７からなるサイリスタが寄生的に形成され、この寄生サ
イリスタがターンオンするとＣＭＯＳがラッチアップ状
態になって制御不能になる。これに対し、本実施例のＣ
ＭＯＳはＮ型ソース領域１７がバンドギャップの小さい
半導体材料で形成され、エネルギーバンドが前記図１の
（ｂ）又は（ｃ）のようになるように、Ｐ型基板１２の
不純物濃度が調整されている。その結果、第２実施例等
の場合と同様に、寄生サイリスタがターンオンすること
ができず、ＣＭＯＳが制御不能になることが防止され
る。FIG. 4 shows a third embodiment of the present invention. This embodiment is applied to CMOS. An N-type well region 13 is formed on the main surface of the P-type substrate 12, and a P-type MOSFET including a P-type source region 14, a P-type drain region 15 and a gate electrode 16 is formed in the N-type well region 13. . In addition, the P-type substrate 12 other than the N-type well region 13
An N-type MOSFET including an N-type source region 17, an N-type drain region 18, a gate electrode 19 and the like is formed on the main surface of the. In this embodiment, at least a part of the N-type source region 17 in the N-type MOSFET is made of a semiconductor material having a small band gap. In addition, in the structure of the present embodiment, each of the P-type substrate 12 region and the N-type well region 13 corresponds to the body region in the first embodiment. In the case of the CMOS structure, for example, the P-type source region 14-
N-type well region 13-P-type substrate 12-N-type source region 1
A thyristor composed of 7 is parasitically formed, and when this parasitic thyristor is turned on, the CMOS becomes a latch-up state and becomes uncontrollable. On the other hand, C of this embodiment
In the MOS, the N-type source region 17 is formed of a semiconductor material having a small band gap, and the impurity concentration of the P-type substrate 12 is adjusted so that the energy band is as shown in FIG. 1B or 1C. There is. As a result, as in the case of the second embodiment and the like, the parasitic thyristor cannot be turned on and the CMOS is prevented from becoming uncontrollable.
【００１６】[0016]
【発明の効果】以上説明したように、本発明によれば、
第１に、ボディ領域の表面側に形成されたソース領域の
少なくとも一部をそのボディ領域を形成している半導体
材料よりもバンドギャップの小さい半導体材料で形成し
たため、ボディ領域の多数キャリアがソース領域に流れ
込む際のポテンシャルバリアを殆んど無くすことが可能
となり、この結果、ボディ領域の多数キャリアがフリー
にソース領域との間を行き来できるようになって寄生バ
イポーラトランジスタやサイリスタがターンオンするこ
とがなくなり、二次降伏等による装置破壊を防止するこ
とができる。またソース領域がボディコンタクト領域と
しての機能も持つのでボディコンタクト領域の形成が不
要となって装置の微細化が可能となりオン抵抗を十分に
小さくすることができる。As described above, according to the present invention,
First, since at least a part of the source region formed on the surface side of the body region is formed of a semiconductor material having a bandgap smaller than that of the semiconductor material forming the body region, the majority carriers in the body region are It is possible to almost eliminate the potential barrier when flowing into the source region, and as a result, majority carriers in the body region can move back and forth between the source region and the source region, preventing parasitic bipolar transistors and thyristors from turning on. It is possible to prevent device breakdown due to secondary yielding or the like. Further, since the source region also has a function as a body contact region, it is not necessary to form the body contact region, the device can be miniaturized, and the on-resistance can be sufficiently reduced.
【００１７】第２に、ボディ領域を形成している半導体
材料はＳｉ、バンドギャップの小さい半導体材料はＳｉ
Ｇｅとして、ＳｉＧｅ以外のソース領域の部分はＳｉと
したため、Ｓｉを基板材料としてソース領域の部分に例
えばＧｅのイオン注入を行うことにより、ソース領域の
みをバンドギャップの小さい半導体材料とする構成を容
易に実現することができる。Second, the semiconductor material forming the body region is Si, and the semiconductor material having a small band gap is Si.
Since the source region other than SiGe is made of Si as Ge, it is possible to easily form a structure in which only the source region is made of a semiconductor material having a small band gap by implanting, for example, Ge ions into the source region using Si as a substrate material. Can be realized.
【図１】本発明に係るＭＩＳ型半導体装置の第１実施例
を示す縦断面図及びエネルギーバンド図である。FIG. 1 is a longitudinal sectional view and an energy band diagram showing a first embodiment of a MIS type semiconductor device according to the present invention.
【図２】上記第１実施例の製造工程の一例を示す工程図
である。FIG. 2 is a process drawing showing an example of a manufacturing process of the first embodiment.
【図３】本発明の第２実施例を示す縦断面図である。FIG. 3 is a vertical sectional view showing a second embodiment of the present invention.
【図４】本発明の第３実施例を示す縦断面図である。FIG. 4 is a vertical sectional view showing a third embodiment of the present invention.
【図５】従来の縦型パワーＭＯＳＦＥＴの縦断面図であ
る。FIG. 5 is a vertical sectional view of a conventional vertical power MOSFET.
２ ドリフト領域（第２導電型領域） ３ ボディ領域 ５ ゲート絶縁膜 ６ ゲート電極 １０，１７ ソース領域 2 drift region (second conductivity type region) 3 body region 5 gate insulating film 6 gate electrode 10, 17 source region
Claims (2)
域の表面側に形成された第２導電型のソース領域と、前
記ボディ領域を間において前記ソース領域から離間して
形成されたドレイン領域となる第２導電型領域と、該第
２導電型領域と前記ソース領域との間の前記ボディ領域
上にゲート絶縁膜を介して形成されたゲート電極とを有
するＭＩＳ型半導体装置において、前記ソース領域の少
なくとも一部を前記ボディ領域を形成している半導体材
料よりもバンドギャップの小さい半導体材料で形成して
なることを特徴とするＭＩＳ型半導体装置。1. A body region of a first conductivity type, a source region of a second conductivity type formed on the surface side of the body region, and a drain formed between the body region and the body region therebetween. A second conductivity type region serving as a region, and a gate electrode formed on the body region between the second conductivity type region and the source region via a gate insulating film, wherein A MIS type semiconductor device characterized in that at least a part of the source region is formed of a semiconductor material having a bandgap smaller than that of the semiconductor material forming the body region.
料はＳｉであり、前記バンドギャップの小さい半導体材
料はＳｉＧｅであり、該ＳｉＧｅ以外の前記ソース領域
の部分はＳｉであることを特徴とする請求項１記載のＭ
ＩＳ型半導体装置。2. The semiconductor material forming the body region is Si, the semiconductor material having a small band gap is SiGe, and the portion of the source region other than the SiGe is Si. M according to claim 1
IS type semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32938793A JP3211529B2 (en) | 1993-12-27 | 1993-12-27 | Vertical MIS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32938793A JP3211529B2 (en) | 1993-12-27 | 1993-12-27 | Vertical MIS transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193231A true JPH07193231A (en) | 1995-07-28 |
| JP3211529B2 JP3211529B2 (en) | 2001-09-25 |
Family
ID=18220875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32938793A Expired - Fee Related JP3211529B2 (en) | 1993-12-27 | 1993-12-27 | Vertical MIS transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211529B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1154490A2 (en) * | 2000-05-11 | 2001-11-14 | Infineon Technologies AG | Semiconductor device with reduced parasitic bipolar transistor |
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-
1993
- 1993-12-27 JP JP32938793A patent/JP3211529B2/en not_active Expired - Fee Related
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| US6765247B2 (en) | 2001-10-12 | 2004-07-20 | Intersil Americas, Inc. | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action |
| JP2005507164A (en) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | Integrated circuit having MOS structure with reduced parasitic bipolar transistor action. |
| JP2008516454A (en) * | 2004-10-07 | 2008-05-15 | フェアチャイルド・セミコンダクター・コーポレーション | MOS gate power transistor with improved band gap |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211529B2 (en) | 2001-09-25 |
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