JPH07176761A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH07176761A JPH07176761A JP32064893A JP32064893A JPH07176761A JP H07176761 A JPH07176761 A JP H07176761A JP 32064893 A JP32064893 A JP 32064893A JP 32064893 A JP32064893 A JP 32064893A JP H07176761 A JPH07176761 A JP H07176761A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- gate
- effect transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 高周波での動作時にドレイン電流の減少が無
く、高い飽和出力が得られる高出力増幅器用の電界効果
トランジスタを提供する。 【構成】 ソース電極３とゲート電極５およびゲート電
極５とドレイン電極４の間にショットキ性の第２ゲート
電極６があり、この第２ゲート電極６を正電圧にバイア
スする事により、表面空乏層８を打ち消し、ゲート下の
空乏層７によってのみドレイン電流の変調が行われるよ
うにする。この結果高周波で動作した際の、表面空乏層
の応答の遅れによるドレイン電流の減少をなくすことが
でき、高い飽和出力を得ることができる。
く、高い飽和出力が得られる高出力増幅器用の電界効果
トランジスタを提供する。 【構成】 ソース電極３とゲート電極５およびゲート電
極５とドレイン電極４の間にショットキ性の第２ゲート
電極６があり、この第２ゲート電極６を正電圧にバイア
スする事により、表面空乏層８を打ち消し、ゲート下の
空乏層７によってのみドレイン電流の変調が行われるよ
うにする。この結果高周波で動作した際の、表面空乏層
の応答の遅れによるドレイン電流の減少をなくすことが
でき、高い飽和出力を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は高周波において増幅器と
して用いる電界効果トランジスタに関するものである。
して用いる電界効果トランジスタに関するものである。
【０００２】
【従来の技術】砒化ガリウム（ＧａＡｓ）等の化合物半
導体材料を用いた電界効果トランジスタにおいては、素
子表面に表面準位が存在し、ゲート直下の空乏層以外に
ソース電極−ゲート電極間およびゲート電極−ドレイン
電極間にも表面準位に起因する空乏層（表面空乏層）が
存在する。表面空乏層はＧａＡｓチャネルを狭窄し、ソ
ース抵抗、ドレイン抵抗を増大させる。また、表面準位
はゲート電圧の変化に応答して充放電し、表面空乏層厚
を変化させるが、動作周波数が高くなると表面準位の充
放電がゲート電圧の変化に追いつけないため、高周波下
でのドレイン電流が直流動作時のドレイン電流と比べて
低減するという、ドレイン電流周波数分散の問題があ
る。
導体材料を用いた電界効果トランジスタにおいては、素
子表面に表面準位が存在し、ゲート直下の空乏層以外に
ソース電極−ゲート電極間およびゲート電極−ドレイン
電極間にも表面準位に起因する空乏層（表面空乏層）が
存在する。表面空乏層はＧａＡｓチャネルを狭窄し、ソ
ース抵抗、ドレイン抵抗を増大させる。また、表面準位
はゲート電圧の変化に応答して充放電し、表面空乏層厚
を変化させるが、動作周波数が高くなると表面準位の充
放電がゲート電圧の変化に追いつけないため、高周波下
でのドレイン電流が直流動作時のドレイン電流と比べて
低減するという、ドレイン電流周波数分散の問題があ
る。
【０００３】従来、ソース抵抗、ドレイン抵抗を減らす
ために、ソース電極−ドレイン電極間を短くする、ある
いは表面空乏層の影響を小さくするためゲートをリセス
するといった方法が採られているが、表面空乏層の影響
を完全に除くことはできなかった。
ために、ソース電極−ドレイン電極間を短くする、ある
いは表面空乏層の影響を小さくするためゲートをリセス
するといった方法が採られているが、表面空乏層の影響
を完全に除くことはできなかった。
【０００４】一方、近年表面空乏層を取り除くように構
成したものとして特公平２−１２０１６号公報の「電界
効果トランジスタ」が知られている。この電界効果トラ
ンジスタの構成を図３に示す。即ち、ソース電極１１、
ゲート電極１３、ドレイン電極１２の３電極からなる電
界効果トランジスタの、ソース電極１１とドレイン電極
１２との間の動作層１４上に、ゲート電極１３も含めて
覆う絶縁膜１５を設け、この絶縁膜上に前記動作層全体
を覆う絶縁された第２のゲート電極１６を設けている。
この構造においては、第２ゲート電極１６を正電圧にバ
イアスする事により、チャネル表面に生じた空乏層を打
ち消すことができる。
成したものとして特公平２−１２０１６号公報の「電界
効果トランジスタ」が知られている。この電界効果トラ
ンジスタの構成を図３に示す。即ち、ソース電極１１、
ゲート電極１３、ドレイン電極１２の３電極からなる電
界効果トランジスタの、ソース電極１１とドレイン電極
１２との間の動作層１４上に、ゲート電極１３も含めて
覆う絶縁膜１５を設け、この絶縁膜上に前記動作層全体
を覆う絶縁された第２のゲート電極１６を設けている。
この構造においては、第２ゲート電極１６を正電圧にバ
イアスする事により、チャネル表面に生じた空乏層を打
ち消すことができる。
【０００５】
【発明が解決しようとする課題】以上述べた構造におい
ては、表面空乏層を打ち消し、ソース抵抗、ドレイン抵
抗を低減し、周波数分散が抑制できる等、従来の構造と
比べて改善されているものの、ゲート上の絶縁膜および
電極金属のストレスによるドレイン電流の劣化、あるい
は第２ゲート電極とゲート間の寄生容量による高周波特
性の劣化等新たな問題が生じる。さらには、第２絶縁ゲ
ート形成のための工程が必要になる等の課題があった。
ては、表面空乏層を打ち消し、ソース抵抗、ドレイン抵
抗を低減し、周波数分散が抑制できる等、従来の構造と
比べて改善されているものの、ゲート上の絶縁膜および
電極金属のストレスによるドレイン電流の劣化、あるい
は第２ゲート電極とゲート間の寄生容量による高周波特
性の劣化等新たな問題が生じる。さらには、第２絶縁ゲ
ート形成のための工程が必要になる等の課題があった。
【０００６】本発明の目的は、このような従来の欠点を
除去して、表面空乏層を打ち消すことができ、かつスト
レスあるいは寄生容量等の新たな問題もなく、通常の工
程で作製が可能な電界効果トランジスタを提供すること
にある。
除去して、表面空乏層を打ち消すことができ、かつスト
レスあるいは寄生容量等の新たな問題もなく、通常の工
程で作製が可能な電界効果トランジスタを提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、ソース−ゲート電極間、ゲート−ドレイン電
極間のＧａＡｓ表面にショットキ性の第２ゲート電極を
設けたことを特徴とする。
ジスタは、ソース−ゲート電極間、ゲート−ドレイン電
極間のＧａＡｓ表面にショットキ性の第２ゲート電極を
設けたことを特徴とする。
【０００８】
【作用】本発明においては、電極間に設けたショットキ
性の第２ゲート電極を正電圧にバイアスすることによ
り、表面空乏層を打ち消した状態で固定し、ソース抵抗
およびドレイン抵抗を低減し、またドレイン電流周波数
分散の問題も解決できる。
性の第２ゲート電極を正電圧にバイアスすることによ
り、表面空乏層を打ち消した状態で固定し、ソース抵抗
およびドレイン抵抗を低減し、またドレイン電流周波数
分散の問題も解決できる。
【０００９】さらに、この第２ゲート電極は、ゲート電
極と同時に形成できるため、通常のプロセスを変更する
ことなく作製が可能である。
極と同時に形成できるため、通常のプロセスを変更する
ことなく作製が可能である。
【００１０】
【実施例】次に図１および図２を参照して本発明の実施
例について説明する。図１は本発明の一実施例であり、
（ａ）は断面図、（ｂ）は平面図である。図１（ａ）に
おいて、ＧａＡｓ基板１の上に活性層２があり、その上
にオーミック性のソース電極３およびドレイン電極４が
あり、ソース電極とドレイン電極の間にショットキ性の
ゲート電極５があり、ソース電極−ゲート電極間および
ゲート電極−ドレイン電極間にショットキ性の第２ゲー
ト電極６がある。７はゲート下の空乏層、８は第２ゲー
トが存在しない場合の表面空乏層である。図１（ｂ）に
おいて、９はゲート電極パッド、１０は第２ゲート電極
のパッドである。
例について説明する。図１は本発明の一実施例であり、
（ａ）は断面図、（ｂ）は平面図である。図１（ａ）に
おいて、ＧａＡｓ基板１の上に活性層２があり、その上
にオーミック性のソース電極３およびドレイン電極４が
あり、ソース電極とドレイン電極の間にショットキ性の
ゲート電極５があり、ソース電極−ゲート電極間および
ゲート電極−ドレイン電極間にショットキ性の第２ゲー
ト電極６がある。７はゲート下の空乏層、８は第２ゲー
トが存在しない場合の表面空乏層である。図１（ｂ）に
おいて、９はゲート電極パッド、１０は第２ゲート電極
のパッドである。
【００１１】図２は本発明の電界効果トランジスタを用
いた増幅回路の回路図である。２１は本発明のトランジ
スタであり、２２はソース電極、２３はドレイン電極、
２４はゲート電極、２５は第２ゲート電極である。ゲー
ト電極２４と増幅器入力端子２６の間には直流阻止用の
キャパシタ２７があり、ゲートバイアス用直流電圧２８
が抵抗２９を通じてゲート電極２４に加えられている。
また、第２ゲート電極２５には、第２ゲートバイアス用
正電圧３０が加えられている。ソース電極２２は接地さ
れている。ドレイン電極２３と増幅器出力端子３１の間
は直流阻止用キャパシタ３２が設けられ、ドレイン電極
２３には負荷抵抗３３を通じてドレインバイアス用電圧
３４が加えられている。
いた増幅回路の回路図である。２１は本発明のトランジ
スタであり、２２はソース電極、２３はドレイン電極、
２４はゲート電極、２５は第２ゲート電極である。ゲー
ト電極２４と増幅器入力端子２６の間には直流阻止用の
キャパシタ２７があり、ゲートバイアス用直流電圧２８
が抵抗２９を通じてゲート電極２４に加えられている。
また、第２ゲート電極２５には、第２ゲートバイアス用
正電圧３０が加えられている。ソース電極２２は接地さ
れている。ドレイン電極２３と増幅器出力端子３１の間
は直流阻止用キャパシタ３２が設けられ、ドレイン電極
２３には負荷抵抗３３を通じてドレインバイアス用電圧
３４が加えられている。
【００１２】本発明の電界効果トランジスタにおいて、
第２ゲート電極を正にバイアスすることにより、チャネ
ル表面に生じた空乏層を打ち消すことができ、ソース抵
抗、ドレイン抵抗を低減でき、ドレイン電流の周波数分
散をなくすことができる。
第２ゲート電極を正にバイアスすることにより、チャネ
ル表面に生じた空乏層を打ち消すことができ、ソース抵
抗、ドレイン抵抗を低減でき、ドレイン電流の周波数分
散をなくすことができる。
【００１３】
【発明の効果】本発明によれば、ソース−ゲート電極
間、ゲート−ドレイン電極間に設けた第２ゲート電極を
正電圧にバイアスし、表面空乏層を打ち消すことによ
り、ソース抵抗およびドレイン抵抗を低減し、ドレイン
電流周波数分散をなくすことができる。その結果、高周
波帯における高出力動作時において、高い飽和出力を得
ることができる。
間、ゲート−ドレイン電極間に設けた第２ゲート電極を
正電圧にバイアスし、表面空乏層を打ち消すことによ
り、ソース抵抗およびドレイン抵抗を低減し、ドレイン
電流周波数分散をなくすことができる。その結果、高周
波帯における高出力動作時において、高い飽和出力を得
ることができる。
【図１】本発明の一実施例を示すための図で、（ａ）は
断面図、（ｂ）は平面図である。
断面図、（ｂ）は平面図である。
【図２】本発明の電界効果トランジスタを用いた増幅器
の回路図である。
の回路図である。
【図３】従来の電界効果トランジスタの断面図である。
１ ＧａＡｓ基板 ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ 第２ゲート電極 ７ 空乏層 ８ 表面空乏層 ９ ゲートパッド １０ 第２ゲートパッド １１ ソース電極 １２ ドレイン電極 １３ ゲート電極 １４ 活性層 １５ 絶縁膜 １６ 第２ゲート電極 ２１ 電界効果トランジスタ ２２ ソース電極 ２３ ドレイン電極 ２４ ゲート電極 ２５ 第２ゲート電極 ２６ 増幅器入力端 ２７ キャパシタ ２８ ゲートバイアス用直流電圧 ２９ 抵抗 ３０ 第２ゲートバイアス用直流電圧 ３１ 増幅器出力端 ３２ キャパシタ ３３ 抵抗 ３４ ドレインバイアス用直流電圧
Claims (3)
- 【請求項１】 化合物半導体基板上に、不純物ドーピン
グした活性層があり、その活性層の上にソース電極、ド
レイン電極、ゲート電極の３電極がある電界効果トラン
ジスタにおいて、ソース電極−ゲート電極およびゲート
電極−ドレイン電極の各電極間にショットキ性の第２の
ゲート電極を有することを特徴とする電界効果トランジ
スタ。 - 【請求項２】 基板の化合物半導体をＧａＡｓとするこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 活性層のドーピングをｎ型またはＰ型と
することを特徴とする請求項２記載の電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32064893A JPH07176761A (ja) | 1993-12-20 | 1993-12-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32064893A JPH07176761A (ja) | 1993-12-20 | 1993-12-20 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176761A true JPH07176761A (ja) | 1995-07-14 |
Family
ID=18123763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32064893A Pending JPH07176761A (ja) | 1993-12-20 | 1993-12-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH022179A (ja) * | 1988-06-13 | 1990-01-08 | Fujitsu Ltd | メタル・セミコンダクタ・ｆｅｔ |
| JPH04162433A (ja) * | 1990-10-26 | 1992-06-05 | Motorola Inc | 電気的長さを制御できる電界効果減衰器デバイス |
-
1993
- 1993-12-20 JP JP32064893A patent/JPH07176761A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH022179A (ja) * | 1988-06-13 | 1990-01-08 | Fujitsu Ltd | メタル・セミコンダクタ・ｆｅｔ |
| JPH04162433A (ja) * | 1990-10-26 | 1992-06-05 | Motorola Inc | 電気的長さを制御できる電界効果減衰器デバイス |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |