JPH07176737A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH07176737A JPH07176737A JP31869293A JP31869293A JPH07176737A JP H07176737 A JPH07176737 A JP H07176737A JP 31869293 A JP31869293 A JP 31869293A JP 31869293 A JP31869293 A JP 31869293A JP H07176737 A JPH07176737 A JP H07176737A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- polycrystalline silicon
- photoresist
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳトランジスタのゲート電極の形成方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode of a MOS transistor.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタを含む半導体装置で
は、ゲート電極の下地をなす絶縁膜は、フィールド絶縁
膜およびゲート絶縁膜からなる。フィールド絶縁膜およ
びゲート絶縁膜の上面はなだらかに接続されてはいる
が、極めて特殊な製法による場合を除いて、フィールド
絶縁膜の上面とゲート絶縁膜の上面とには段差がある。
例えばフィールド絶縁膜がＬＯＣＯＳ型のフィールド酸
化膜からなる場合、この段差は、概ねこのフィールド酸
化膜の膜厚の１／２程度となる。なお、ゲート電極を除
いた配線では、接続孔（およびその周辺）以外での下地
絶縁膜の上面を平坦化することは容易である。2. Description of the Related Art In a semiconductor device including a MOS transistor, an insulating film underlying a gate electrode is composed of a field insulating film and a gate insulating film. Although the upper surfaces of the field insulating film and the gate insulating film are gently connected, there is a step between the upper surface of the field insulating film and the upper surface of the gate insulating film except when a very special manufacturing method is used.
For example, when the field insulating film is formed of a LOCOS type field oxide film, this step is about 1/2 of the film thickness of this field oxide film. It should be noted that in the wiring excluding the gate electrode, it is easy to flatten the upper surface of the base insulating film except for the connection hole (and its periphery).
【０００３】このようにゲート絶縁膜がＬＯＣＯＳ型の
フィールド酸化膜からなり、さらに、ゲート絶縁膜がゲ
ート酸化膜からなる場合、従来のゲート電極の形成方法
の概略は、以下のようになっている。まず、素子分離領
域となるシリコン基板の表面に、選択酸化法により、数
百ｎｍ程度の膜厚を有したフィールド酸化膜が形成され
る。続いて、このフィールド酸化膜により区画された素
子形成領域のなるシリコン基板の表面に、例えば熱酸化
法により、１０〜２０ｎｍ程度の膜厚を有したゲート酸
化膜が形成される。全面に例えば所定膜厚の多結晶シリ
コン膜等が形成され、この多結晶シリコン膜等の表面を
覆うフォトレジスト膜が回転塗布法により形成される。
ゲート電極のパターンに対応するフォトレジストパター
ンがこのフォトレジスト膜に形成された後、このフォト
レジストパターンをマスクにして多結晶シリコン膜等が
エッチングされ、ゲート電極が形成される。このゲート
電極はゲート酸化膜上のみに局在するのではなく、フィ
ールド酸化膜上にも延在している。When the gate insulating film is made of a LOCOS type field oxide film and the gate insulating film is made of a gate oxide film as described above, the outline of the conventional method of forming the gate electrode is as follows. . First, a field oxide film having a film thickness of several hundreds nm is formed on the surface of a silicon substrate to be an element isolation region by a selective oxidation method. Then, a gate oxide film having a film thickness of about 10 to 20 nm is formed on the surface of the silicon substrate, which is an element forming region partitioned by the field oxide film, by, for example, a thermal oxidation method. A polycrystalline silicon film or the like having a predetermined thickness is formed on the entire surface, and a photoresist film covering the surface of the polycrystalline silicon film or the like is formed by spin coating.
After a photoresist pattern corresponding to the pattern of the gate electrode is formed on this photoresist film, the polycrystalline silicon film or the like is etched by using this photoresist pattern as a mask to form a gate electrode. This gate electrode extends not only on the gate oxide film but also on the field oxide film.
【０００４】[0004]
【発明が解決しようとする課題】従来のゲート電極の形
成方法では、（フォトマスク等の）設計上ではフィール
ド酸化膜上（素子分離領域上），ゲート酸化膜上（素子
形成領域上），およびゲート酸化膜とフィールド酸化膜
との境界領域上（この場合の境界領域は、フィールド酸
化膜の上面が傾斜している部分とこれに隣接したゲート
酸化膜の部分とからなる）のゲート電極の幅を同一にし
ておいても、フィールド酸化膜上，ゲート酸化膜上，お
よび上記境界領域上のフォトレジストパターンの幅が全
て同一にすることは、困難である。この原因は、それぞ
れの領域上のフォトレジストパターンの膜厚が異なるた
め、フォトレジスト膜上面とこれらそれぞれの領域上の
例えば多結晶シリコン膜上面との間の光路差の違いから
生じる多重反射による干渉の差による。In the conventional method of forming a gate electrode, in design (such as a photomask), on the field oxide film (on the element isolation region), on the gate oxide film (on the element formation region), and The width of the gate electrode on the boundary region between the gate oxide film and the field oxide film (the boundary region in this case is composed of the sloped portion of the upper surface of the field oxide film and the adjacent gate oxide film portion). However, it is difficult to make the widths of the photoresist patterns on the field oxide film, the gate oxide film, and the boundary region all the same even if they are the same. This is because the thickness of the photoresist pattern on each region is different, and therefore interference due to multiple reflection caused by the difference in optical path difference between the upper surface of the photoresist film and the upper surface of, for example, a polycrystalline silicon film on these regions. Due to the difference.
【０００５】ＭＯＳトランジスタを含んでなる半導体装
置にとって最も重要なのは、素子形成領域上に形成され
たゲート電極の幅（ゲート長）が目標とする値（設計
値）であり，さらにこの領域上で均一になっていること
である。この領域上でのゲート長が設計値より広い場
合、ここでのトタンジスタは、オン抵抗が増大する。逆
に、この領域上でのゲート長が設計値より狭い場合、こ
こでのトランジスタは、ショートチャネル効果が顕在化
する。What is most important for a semiconductor device including a MOS transistor is a target value (design value) of the width (gate length) of the gate electrode formed on the element formation region, and further, it is uniform on this region. That is. If the gate length in this region is wider than the designed value, the on-resistance of the transistor here increases. On the contrary, when the gate length in this region is narrower than the designed value, the transistor here has a short-channel effect manifested.
【０００６】上記半導体装置では、上記境界領域上での
ゲート電極の幅についても重要である。この部分でのゲ
ート電極の幅が設計値より広い場合、この部分に隣接し
たトランジスタのゲート幅が実効的に狭くなり、このト
ランジスタのオン抵抗は増大する。逆に、この部分での
ゲート電極の幅が設計値より狭い場合、この部分に隣接
したトランジスタは、静電耐圧特性が劣化する。In the above semiconductor device, the width of the gate electrode on the boundary region is also important. When the width of the gate electrode in this portion is wider than the designed value, the gate width of the transistor adjacent to this portion is effectively narrowed, and the on-resistance of this transistor increases. On the contrary, when the width of the gate electrode in this portion is narrower than the design value, the electrostatic breakdown voltage characteristics of the transistors adjacent to this portion deteriorate.
【０００７】この半導体装置がメモリである場合、メモ
リセルの微細化の１つの手段として、配線密度を高める
ことが要求される。ゲート電極の配線密度が最も高いも
のとして、マスクＲＯＭがある。マスクＲＯＭでは、ゲ
ート電極の幅および間隔をそれぞれ最小にすることによ
り、高密度化が達せられる。したがって、マスクＲＯＭ
では、上記３つの領域上のいずれかでゲート電極の幅が
広くなることがあるならば、その部分でのゲート電極の
間隔が最小値になるように設定することが必要となり、
このような現象は高密度化を抑制する要因となる。When this semiconductor device is a memory, it is required to increase the wiring density as one means for miniaturizing the memory cell. A mask ROM has the highest wiring density of the gate electrode. In the mask ROM, the densification can be achieved by minimizing the width and spacing of the gate electrodes. Therefore, the mask ROM
Then, if the width of the gate electrode may become wider in any of the above three regions, it is necessary to set the distance between the gate electrodes in that portion to the minimum value.
Such a phenomenon becomes a factor to suppress the increase in density.
【０００８】次に、上述したゲート電極（それを形成す
るためのフォトレジストパターン）の幅に関して、図面
を参照し、場合分けし，かつモデル化して説明する 説明に用いる半導体装置はマスクＲＯＭであり、フォト
レジスト膜は屈折率ｎ＝１．６８のポジ型のフォトレジ
スト膜であり、露光は波長λ＝３６５ｎｍのｉ線で行な
う。フィールド酸化膜の上面はゲート酸化膜の上面より
高い位置にあるものとし、両酸化膜の段差をｔ1 とす
る。フィールド酸化膜上でのフォトレジスト膜の膜厚を
ｔ2 とする。ゲート電極は多結晶シリコン膜のみから構
成されるものとする。Next, the width of the gate electrode (photoresist pattern for forming the gate electrode) described above will be described with reference to the drawings, divided into cases, and modeled. A semiconductor device used in the description is a mask ROM. The photoresist film is a positive type photoresist film having a refractive index n = 1.68, and the exposure is performed with an i-line having a wavelength λ = 365 nm. It is assumed that the upper surface of the field oxide film is higher than the upper surface of the gate oxide film, and the step between both oxide films is t 1 . The thickness of the photoresist film on the field oxide film is t 2 . The gate electrode is assumed to be composed of only a polycrystalline silicon film.
【０００９】まず、以上の条件のもとで、（上記境界領
域を除いて）素子分離領域上と素子形成領域上とでのゲ
ート電極の幅を等しくするには、ｔ1 ＝（λ／４ｎ）×
（２ｍ−１）（ｍは自然数）であればよい。ここで、λ
／４ｎ＝５４ｎｍとなる。このため、通常のＬＯＣＯＳ
型のフィールド酸化膜を用いたとき、ｔ1 が１５０ｎｍ
程度（から４００ｎｍ程度）であることから、両領域上
でのゲート電極の幅を等しくすることは困難である。改
良されたＬＯＣＯＳ型のフィールド酸化膜を用いるなる
ば、可能となる。First, under the above conditions, in order to make the width of the gate electrode on the element isolation region (excluding the boundary region) equal to that on the element formation region, t 1 = (λ / 4n ) ×
It may be (2m-1) (m is a natural number). Where λ
/ 4n = 54 nm. Therefore, normal LOCOS
Type field oxide film, t 1 is 150 nm
Since it is about (from about 400 nm), it is difficult to make the widths of the gate electrodes on both regions equal. This is possible if an improved LOCOS type field oxide film is used.
【００１０】半導体装置の製造の途中工程の模式的断面
図である図５と、半導体装置の模式的平面図である図６
（ａ）および図６（ａ）のＸＸ線での模式的断面図であ
る図６（ｂ）とを参照すると、（上記境界領域を除い
て）素子分離領域上および素子形成領域上でのゲート電
極の幅が等しくなる製造方法は、次のようになってい
る。FIG. 5 is a schematic cross-sectional view of a step in the middle of manufacturing the semiconductor device, and FIG. 6 is a schematic plan view of the semiconductor device.
Referring to (a) and FIG. 6B which is a schematic cross-sectional view taken along line XX of FIG. 6A, gates on the element isolation region and the element formation region (excluding the boundary region) are shown. The manufacturing method in which the electrodes have the same width is as follows.
【００１１】まず、素子分離領域となるＰ型シリコン基
板２０１の表面に第１の選択酸化により、ＬＯＣＯＳ型
の第１のフィールド酸化膜（図示せず）が形成される。
第１のフィールド酸化膜が除去された後、第２の選択酸
化により、同じ素子分離領域となるＰ型シリコン基板２
０１の表面に、（改良された）ＬＯＣＯＳ型の所定膜厚
を有した第２のフィールド酸化膜２１１が形成される。
フィールド酸化膜２１１に区画され，素子形成領域とな
るＰ型シリコン基板２０１の表面に、熱酸化法により、
所定膜厚を有したゲート酸化膜２２１が形成される。フ
ィールド酸化膜２１１の平坦部の上面とゲート酸化膜２
２１の上面との段差ｔ1 は、ｔ1 ≒５４ｎｍである。気
相成長法により、全面に所定膜厚の多結晶シリコン膜２
３１が形成される。回転塗布法により、全面にフォトレ
ジスト膜が形成される。上面が平坦な部分のフィールド
酸化膜２１１上でのこのフォトレジスト膜の膜厚は、ｔ
2である。なおこの場合、（多重反射による）露光量は
ｔ2 ＋δｔ（０＜δｔ＜５４ｎｍ）の方が少ない（この
条件はｔ2 の値に依存する）。このフォトレジスト膜
が、フォトマスク（図示せず）をマスクにして、ｉ線に
より露光され、さらに現像されてフォトレジストパター
ン２５２が形成される〔図５〕。First, a LOCOS-type first field oxide film (not shown) is formed on the surface of the P-type silicon substrate 201 serving as an element isolation region by the first selective oxidation.
After the first field oxide film is removed, the P-type silicon substrate 2 becomes the same element isolation region by the second selective oxidation.
A second field oxide film 211 having a predetermined (improved) LOCOS film thickness is formed on the surface of 01.
On the surface of the P-type silicon substrate 201 which is partitioned by the field oxide film 211 and serves as an element formation region, by a thermal oxidation method,
A gate oxide film 221 having a predetermined thickness is formed. The upper surface of the flat portion of the field oxide film 211 and the gate oxide film 2
The step difference t 1 from the upper surface of 21 is t 1 ≈54 nm. A polycrystalline silicon film 2 having a predetermined thickness is formed on the entire surface by a vapor phase growth method.
31 is formed. A photoresist film is formed on the entire surface by the spin coating method. The film thickness of this photoresist film on the field oxide film 211 having a flat upper surface is t
Is 2 . In this case, the exposure amount (due to multiple reflection) at t 2 + δt (0 <δt <54 nm) is smaller (this condition depends on the value of t 2 ). This photoresist film is exposed by i-line using a photomask (not shown) as a mask and further developed to form a photoresist pattern 252 [FIG. 5].
【００１２】このフォトレジストパターン２５２をマス
クにして多結晶シリコン膜２３１がエッチングされ、さ
らにこのフォトレジストパターン２５２が除去され、多
結晶シリコン膜２３１ａからなるゲート電極２６１が形
成される。ゲート電極２６１は、素子分離領域上のゲー
ト電極２６１Ａと、境界領域上のゲート電極２６１Ｂと
素子形成領域上のゲート電極２６１Ｃとからなる。ゲー
ト電極２６１Ａの幅とゲート電極２６１Ｃの幅とは等し
く、ゲート電極２６１Ｂの幅よりは狭くなっている。こ
れは、上記フォトレジスト膜に対する露光量が、境界領
域上は他の領域上より少ないためである〔図６（ａ），
（ｂ）〕。Using the photoresist pattern 252 as a mask, the polycrystalline silicon film 231 is etched, the photoresist pattern 252 is removed, and a gate electrode 261 made of the polycrystalline silicon film 231a is formed. The gate electrode 261 includes a gate electrode 261A on the element isolation region, a gate electrode 261B on the boundary region, and a gate electrode 261C on the element formation region. The width of the gate electrode 261A is equal to the width of the gate electrode 261C, and is narrower than the width of the gate electrode 261B. This is because the exposure amount on the photoresist film is smaller on the boundary region than on the other regions [FIG. 6 (a),
(B)].
【００１３】半導体装置の模式的平面図である図７を参
照すると、図５，６に示したと同様の方法により、多結
晶シリコン膜からなるゲート電極２６２が形成される。
このゲート電極２６２は、ゲート電極２６２Ａとゲート
電極２６２Ｂとゲート電極２６２Ｃとからなる。（改良
されたＬＯＣＯＳ型の所定膜厚を有した）フィールド酸
化膜２１１の平坦部の上面とゲート酸化膜２２１の上面
との段差ｔ1 も、ｔ1≒５４ｎｍである。ゲート電極２
６２を形成するためのフォトレジストパターン（図示せ
ず）をなすフォトレジスト膜の膜厚もフィールド酸化膜
２１１の平坦部上ではｔ2 となっているが、この場合、
（多重反射による）露光量はｔ2 ＋δｔ（０＜δｔ＜５
４ｎｍ）の方が多い（この条件もｔ2 の値に依存す
る）。この結果、ゲート電極２６２は、図５，６に示し
たと同様に、素子分離領域上，素子形成領域上でのゲー
ト電極２６２Ａ，２６２Ｃの幅が等しくなるが、上記境
界領域上でのゲート電極２６２Ｂの幅はゲート電極２６
２Ａ，２６２Ｃの幅より狭くなる。Referring to FIG. 7 which is a schematic plan view of the semiconductor device, a gate electrode 262 made of a polycrystalline silicon film is formed by the same method as shown in FIGS.
The gate electrode 262 includes a gate electrode 262A, a gate electrode 262B and a gate electrode 262C. The step t 1 between the upper surface of the flat portion of the field oxide film 211 (having an improved LOCOS type predetermined film thickness) and the upper surface of the gate oxide film 221 is also t 1 ≈54 nm. Gate electrode 2
The thickness of the photoresist film forming the photoresist pattern (not shown) for forming 62 is also t 2 on the flat portion of the field oxide film 211, but in this case,
The exposure amount (due to multiple reflection) is t 2 + δt (0 <δt <5
4 nm) (this condition also depends on the value of t 2 ). As a result, in the gate electrode 262, the widths of the gate electrodes 262A and 262C on the element isolation region and the element formation region become equal to each other, but the gate electrode 262B on the boundary region, as shown in FIGS. Width of the gate electrode 26
It becomes narrower than the width of 2A and 262C.
【００１４】次に、ｔ1 ＝（λ／４ｎ）×２ｍとなる極
端な場合について説明する。これは、上述の改良された
ＬＯＣＯＳ型のフィールド酸化膜２１１を採用するとき
には比較的容易に回避できるが、通常のＬＯＣＯＳ型の
フィールド酸化膜を用いたときに起ることがある。Next, an extreme case where t 1 = (λ / 4n) × 2m will be described. This can be relatively easily avoided when the above-mentioned improved LOCOS type field oxide film 211 is adopted, but it may occur when a normal LOCOS type field oxide film is used.
【００１５】半導体装置の模式的平面図である図８を参
照すると、ゲート電極２６３Ａ，２６３Ｂ，２６３Ｃか
らなるゲート電極２６３では、通常のＬＯＣＯＳ型のフ
ィールド酸化膜２１２上（素子分離領域上）でのゲート
電極２６３Ａの幅に比べて、ゲート酸化膜２１１上（素
子形成領域上）でのゲート電極２６３Ｃの幅が狭くなっ
ている。これは、多重反射による干渉のため、膜厚ｔ2
の部分（素子分離領域上）でのフォトレジスト膜の露光
量に比べて、膜厚ｔ1 ＋ｔ2 の部分（素子形成領域上）
でのフォトレジスト膜の露光量が多くなる場合に起る。
なお、この場合、境界領域上でのゲート電極の幅は、な
だらかに変化している。モデル的にはこの領域では位置
の変化にしたがって露光量が（複数回の最大，最小の繰
り返しを伴なって）激しく変化するか、実際にはそれら
が平均化されるためである。Referring to FIG. 8 which is a schematic plan view of the semiconductor device, in the gate electrode 263 composed of the gate electrodes 263A, 263B and 263C, on the normal LOCOS type field oxide film 212 (on the element isolation region). The width of the gate electrode 263C on the gate oxide film 211 (on the element formation region) is narrower than that of the gate electrode 263A. This is due to interference due to multiple reflections, and therefore the film thickness t 2
Of the film thickness t 1 + t 2 (on the element formation region) as compared with the exposure amount of the photoresist film in the portion (on the element isolation region)
Occurs when the amount of exposure of the photoresist film in step 1 is increased.
In this case, the width of the gate electrode on the boundary region changes gently. This is because, in a model, the exposure dose changes drastically (with a plurality of maximum and minimum repetitions) according to the change in position in this region, or they are actually averaged.
【００１６】半導体装置の模式的平面図である図９を参
照すると、ゲート電極２６４Ａ，２６４Ｂ，２６４Ｃか
らなるゲート電極２６４では、通常のＬＯＣＯＳ型のフ
ィールド酸化膜２１２上（素子分離領域上）でのゲート
電極２６４Ａの幅に比べて、ゲート酸化膜２１１上（素
子形成領域上）でのゲート電極２６４Ｃの幅が広くなっ
ている。これは、多重反射による干渉のため、膜厚ｔ2
の部分（素子分離領域上）でのフォトレジスト膜の露光
量に比べて、膜厚ｔ1 ＋ｔ2 の部分（素子形成領域上）
でのフォトレジスト膜の露光量が少なくなる場合に起
る。Referring to FIG. 9 which is a schematic plan view of the semiconductor device, in the gate electrode 264 composed of the gate electrodes 264A, 264B and 264C, the usual LOCOS type field oxide film 212 (on the element isolation region) is formed. The width of the gate electrode 264C on the gate oxide film 211 (on the element formation region) is wider than that of the gate electrode 264A. This is due to interference due to multiple reflections, and therefore the film thickness t 2
Of the film thickness t 1 + t 2 (on the element formation region) as compared with the exposure amount of the photoresist film in the portion (on the element isolation region)
This occurs when the exposure amount of the photoresist film in step 1 is reduced.
【００１７】なお、通常のＬＯＣＯＳ型のフィールド酸
化膜２１２を採用したとき、常に図８，もしくは図９に
示したことが発生するのではない。このときには、ｔ1
は（λ／４ｎ）×（２ｍ−１）≦ｔ1 ≦（λ／４ｎ）×
２ｍの範囲であるが、所望の値（例えば、ｔ1 ＝（λ／
４ｎ）×（２ｍ−１））にすることが容易でない。もし
ｔ1 ＝（λ／４ｎ）×（２ｍ−１）であるならば、境界
領域上でのゲート電極の幅は図６，もしくは図７に示し
なように極端に広がることも狭くなることもなく、ほぼ
素子分離領域上および素子形成領域上での幅と等しくな
る。When the normal LOCOS type field oxide film 212 is adopted, the phenomenon shown in FIG. 8 or 9 does not always occur. At this time, t 1
Is (λ / 4n) × (2m−1) ≦ t 1 ≦ (λ / 4n) ×
Within a range of 2 m, a desired value (for example, t 1 = (λ /
4n) × (2m−1)) is not easy. If t 1 = (λ / 4n) × (2m−1), the width of the gate electrode on the boundary region may be extremely widened or narrowed as shown in FIG. 6 or 7. However, the width is almost equal to the width on the element isolation region and the element formation region.
【００１８】本発明の目的は、ＭＯＳトランジスタを含
んでなる半導体装置において、オン抵抗の増大やショー
トチャネル効果の顕在化，さらには静電耐圧の低下等の
トランジスタ特性の劣化を抑止し、高密度化に適したゲ
ート電極の製造方法を提供することにある。さらに具体
的には、ゲート電極の下地絶縁膜の形状に依存せずに、
任意の場所におけるゲート電極の幅が所望の幅となるゲ
ート電極の形成方法を提供することにある。An object of the present invention is to suppress the deterioration of transistor characteristics such as increase in on-resistance, manifestation of short channel effect, and decrease in electrostatic withstand voltage in a semiconductor device including a MOS transistor, and to realize high density. Another object of the present invention is to provide a method for manufacturing a gate electrode that is suitable for use in manufacturing. More specifically, without depending on the shape of the base insulating film of the gate electrode,
It is an object of the present invention to provide a method for forming a gate electrode in which the width of the gate electrode at a desired location becomes a desired width.
【００１９】[0019]
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、シリコン基板の表面に所定膜厚
のフィールド酸化膜を形成し、所定膜厚のゲート酸化膜
を形成する工程と、上記フィールド酸化膜と上記ゲート
酸化膜との段差より厚い膜厚の多結晶シリコン膜を全面
に形成し、この多結晶シリコン膜の表面を覆う第１のフ
ォトレジスト膜を形成し、このフィールド酸化膜の表面
が露出するまでこの第１のフォトレジスト膜およびこの
多結晶シリコン膜をエッチバックする工程と、全面に高
融点金属シリサイド膜を形成する工程と、上記高融点金
属シリサイド膜の表面に第２のフォトレジスト膜からな
る所望の形状を有するフォトレジストパターンを形成
し、このフォトレジストパターンをマスクにしたこの高
融点金属シリサイド膜および上記多結晶シリコン膜のエ
ッチングによりゲート電極を形成する工程とを有する。According to a first aspect of a method of manufacturing a semiconductor device of the present invention, a field oxide film having a predetermined thickness is formed on a surface of a silicon substrate, and a gate oxide film having a predetermined thickness is formed. Steps, a polycrystalline silicon film having a film thickness thicker than the step between the field oxide film and the gate oxide film is formed on the entire surface, and a first photoresist film covering the surface of the polycrystalline silicon film is formed. The step of etching back the first photoresist film and the polycrystalline silicon film until the surface of the field oxide film is exposed, the step of forming a refractory metal silicide film on the entire surface, and the surface of the refractory metal silicide film. A photoresist pattern having a desired shape made of a second photoresist film is formed on the photoresist film, and the refractory metal silicide is masked with the photoresist pattern. And a step of forming a gate electrode by etching the polycrystalline silicon film.
【００２０】本発明の半導体装置の製造方法の第２の態
様は、シリコン基板の表面に所定膜厚のフィールド酸化
膜を形成し、所定膜厚のゲート酸化膜を形成する工程
と、全面に多結晶シリコン膜を形成し、上記フィールド
酸化膜と上記ゲート酸化膜との段差より厚い膜厚の第１
の高融点金属シリサイド膜を全面に形成し、この第１の
高融点金属シリサイド膜の表面を覆う第１のフォトレジ
スト膜を形成し、このフィールド酸化膜上のこの多結晶
シリコン膜の表面が露出するまでこの第１のフォトレジ
スト膜およびこの第１の高融点金属シリサイド膜をエッ
チバックする工程と、全面に第２の高融点金属シリサイ
ド膜を形成する工程と、上記第２の高融点金属シリサイ
ド膜の表面に第２のフォトレジスト膜からなる所望の形
状を有するフォトレジストパターンを形成し、このフォ
トレジストパターンをマスクにしたこの第２の高融点金
属シリサイド膜，上記第１の高融点金属シリサイド膜お
よび上記多結晶シリコン膜のエッチングによりゲート電
極を形成する工程とを有する。A second aspect of the method of manufacturing a semiconductor device of the present invention comprises a step of forming a field oxide film of a predetermined thickness on the surface of a silicon substrate and a gate oxide film of a predetermined thickness, and a multistep process over the entire surface. A first crystalline silicon film is formed and has a film thickness thicker than a step between the field oxide film and the gate oxide film.
Forming a refractory metal silicide film over the entire surface, forming a first photoresist film covering the surface of the first refractory metal silicide film, and exposing the surface of the polycrystalline silicon film on the field oxide film. Until the first photoresist film and the first refractory metal silicide film are etched back, a step of forming a second refractory metal silicide film over the entire surface, and the second refractory metal silicide A photoresist pattern having a desired shape made of a second photoresist film is formed on the surface of the film, and the second refractory metal silicide film and the first refractory metal silicide are masked with the photoresist pattern. Forming a gate electrode by etching the film and the polycrystalline silicon film.
【００２１】本発明の半導体装置の製造方法の第３の態
様は、シリコン基板の表面に所定膜厚のフィールド酸化
膜を形成し、所定膜厚のゲート酸化膜を形成する工程
と、全面に第１の多結晶シリコン膜を形成し、この第１
の多結晶シリコン膜の表面に所要膜厚の酸素を含んだシ
リコン層を形成し、この酸素を含んだシリコン層の表面
に上記フィールド酸化膜と上記ゲート酸化膜との段差よ
り厚い膜厚の第２の多結晶シリコン膜を形成し、この第
２の多結晶シリコン膜の覆う第１のフォトレジスト膜を
形成し、このフィールド酸化膜上のこの酸素を含んだシ
リコン層の表面が露出するまでこの第１のフォトレジス
ト膜およびこの第１の高融点金属シリサイド膜をエッチ
バックし、少なくともこのフィールド酸化膜上のこのシ
リコン酸化膜をエッチング除去する工程と、全面に高融
点金属シリサイド膜を形成する工程と、上記高融点金属
シリサイド膜の表面に第２のフォトレジスト膜からなる
所望の形状を有するフォトレジストパターンを形成し、
このフォトレジストパターンをマスクにしたこの高融点
金属シリサイド膜，上記第２の多結晶シリコン膜，上記
酸素を含んだシリコン層および上記第１の多結晶シリコ
ン膜のエッチングによりゲート電極を形成する工程とを
有する。A third aspect of the method for manufacturing a semiconductor device of the present invention is a step of forming a field oxide film having a predetermined thickness on the surface of a silicon substrate and forming a gate oxide film having a predetermined thickness, and a second step on the entire surface. To form a first polycrystalline silicon film,
A silicon layer containing oxygen of a required thickness is formed on the surface of the polycrystalline silicon film, and a first layer having a thickness larger than the step between the field oxide film and the gate oxide film is formed on the surface of the silicon layer containing oxygen. Forming a second polycrystalline silicon film, forming a first photoresist film covering the second polycrystalline silicon film, and exposing the surface of the oxygen-containing silicon layer on the field oxide film until exposed. A step of etching back the first photoresist film and the first refractory metal silicide film to etch away at least the silicon oxide film on the field oxide film, and a step of forming a refractory metal silicide film on the entire surface. And forming a photoresist pattern having a desired shape made of a second photoresist film on the surface of the refractory metal silicide film,
Forming a gate electrode by etching the refractory metal silicide film, the second polycrystalline silicon film, the oxygen-containing silicon layer and the first polycrystalline silicon film using the photoresist pattern as a mask; Have.
【００２２】[0022]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００２３】半導体装置の製造の途中工程の模式的断面
図である図１と、半導体装置の模式的平面図である図２
（ａ）および図２（ａ）のＸＸ線での模式的断面図であ
る図２（ｂ）とを参照すると、本発明の第１の実施例
は、次のようになる。FIG. 1 is a schematic cross-sectional view of a step in the middle of manufacturing the semiconductor device, and FIG. 2 is a schematic plan view of the semiconductor device.
Referring to (a) and FIG. 2 (b) which is a schematic sectional view taken along line XX of FIG. 2 (a), the first embodiment of the present invention is as follows.
【００２４】まず、素子分離領域となるＰ型シリコン基
板１０１表面に、選択酸化法により３５０ｎｍ程度の膜
厚を有する（通常の）ＬＯＣＯＳ型のフィールド酸化膜
１１１が形成される。素子形成領域となるＰ型シリコン
基板１０１表面に、熱酸化法により、２０ｎｍ程度の膜
厚を有するゲート酸化膜１２１が形成される。フィール
ド酸化膜１１１とゲート酸化膜１２１との段差は、２０
０ｎｍより少ない。（素子形成領域の所定の部分に所定
のイオン注入が行なわれた後）ＣＶＤ法等により、全面
に２００ｎｍ程度の膜厚（すなわち、上記段差より厚い
膜厚）を有する多結晶シリコン膜１３１が形成される。
この多結晶シリコン膜１３１は、燐等がドープされたＮ
型の多結晶シリコン膜である。続いて、回転塗布法によ
り、多結晶シリコン膜１３１の全面を覆う第１のフォト
レジスト膜１５１が形成される〔図１（ａ）〕。First, a (normal) LOCOS type field oxide film 111 having a film thickness of about 350 nm is formed on the surface of the P type silicon substrate 101 to be an element isolation region by a selective oxidation method. A gate oxide film 121 having a film thickness of about 20 nm is formed on the surface of the P-type silicon substrate 101 which will be an element formation region by a thermal oxidation method. The step difference between the field oxide film 111 and the gate oxide film 121 is 20
Less than 0 nm. A polycrystalline silicon film 131 having a film thickness of about 200 nm (that is, a film thickness larger than the above step) is formed on the entire surface by a CVD method or the like (after predetermined ion implantation is performed on a predetermined portion of the element formation region). To be done.
The polycrystalline silicon film 131 is made of N doped with phosphorus or the like.
Type polycrystalline silicon film. Then, a first photoresist film 151 that covers the entire surface of the polycrystalline silicon film 131 is formed by spin coating [FIG. 1 (a)].
【００２５】次に、弗素系ガス（例えばＣＦ4 ）と酸素
ガス（Ｏ2 ）とからなるエッチャントガスを用いたプラ
ズマエッチングにより、（上面が平坦な部分での）フィ
ールド酸化膜１１１の上面が露出するまで、フォトレジ
スト膜１５１および多結晶シリコン膜１３１がエッチバ
ックされる。このエッチンバックの終点検出は、ガス分
析もしくは（フィールド酸化膜１１１等が積層されたＰ
型シリコン基板１０１の）表面測定による。このエッチ
バックにより残置された多結晶シリコン膜１３１ａの上
面とフィールド酸化膜１１１の上面とは、ほぼ同一の平
面をなす。続いて、スパッタリングにより、全面に所定
膜厚のタングステンシリサイド膜１４１が形成される。
このタングステンシリサイド膜１４１の組成は、ＷＳｉ
2+α （α〉０）である〔図１（ｂ）〕。Next, the upper surface of the field oxide film 111 (at the flat upper surface) is exposed by plasma etching using an etchant gas composed of a fluorine-based gas (eg, CF 4 ) and oxygen gas (O 2 ). Until then, the photoresist film 151 and the polycrystalline silicon film 131 are etched back. The end point of this etch back is detected by gas analysis or (P on which the field oxide film 111 or the like is laminated).
Surface measurement (of the silicon substrate 101). The upper surface of the polycrystalline silicon film 131a and the upper surface of the field oxide film 111 left by this etch back form substantially the same plane. Then, a tungsten silicide film 141 having a predetermined thickness is formed on the entire surface by sputtering.
The composition of the tungsten silicide film 141 is WSi.
2 + α (α> 0) [FIG. 1 (b)].
【００２６】次に、全面にポジ型の第２のフォトレジス
ト膜（図示せず）を形成する。この第２のフォトレジス
ト膜に対して（ゲート電極形成のための）フォトマスク
（図示せず）をマスクにしたｉ線による露光と現像とが
行なわれ、第２のフォトレジスト膜からなるフォトレジ
ストパターン１５２が形成される。第２のフォトレジス
ト膜の膜厚が場所によらず均一になっているため、フォ
トレジストパターン１５２の幅は、上面が平坦な部分で
のフィールド酸化膜１１１上（便宜上、素子分離領域上
と称す），上面が傾斜した部分でのフィールド酸化膜１
１１上（便宜上、境界領域上と称す）およびゲート酸化
膜１２１上（素子形成領域上）で全て同じになっている
〔図２（ｃ）〕。Next, a positive type second photoresist film (not shown) is formed on the entire surface. This second photoresist film is exposed and developed by i-line using a photomask (not shown) (for forming a gate electrode) as a mask, and the photoresist composed of the second photoresist film is formed. The pattern 152 is formed. Since the film thickness of the second photoresist film is uniform regardless of the location, the width of the photoresist pattern 152 is on the field oxide film 111 at the portion where the upper surface is flat (for convenience, referred to as the element isolation region). ), Field oxide film 1 on the sloped surface
11 (referred to as a boundary region for convenience) and the gate oxide film 121 (device formation region) are all the same [FIG. 2 (c)].
【００２７】次に、このフォトレジストパターン１５２
をマスクにして、塩素ガス（Ｃｌ2）と酸素ガス
（Ｏ2 ）とからなるエッチャントガスを用いて、タング
ステンシリサイド膜１４１および多結晶シリコン膜１３
１ａが順次異方性エッチングされる。続いて、フォトレ
ジストパターン１５２が剥離される。これら一連の工程
により、残置されたタングステンシリサイド膜１４１ａ
および多結晶シリコン膜１３１ａａからなるゲート電極
１６１が形成される。このゲート電極１６１は、素子分
離領域上のゲート電極１６１Ａ，境界領域上のゲート電
極１６１Ｂ，および素子形成領域上のゲート電極１６１
Ｃから構成される。ゲート電極１６１Ａはタングステン
シリサイド膜１４１ａのみからなるシリサイド配線であ
り、ゲート電極１６１Ｂとゲート電極１６１Ｃとはそれ
ぞれタングステンシリサイド膜１４１ａおよび多結晶シ
リコン膜１３１ａａからなるポリサイド配線である。ゲ
ート電極１６１Ａ，ゲート電極１６１Ｂおよびゲート電
極１６１Ｃの幅は、同一である〔図２（ａ），
（ｂ）〕。この後、ゲート電極１６１をマスクにした砒
素等のイオン注入によるＮ型拡散層の形成，層間絶縁膜
および接続孔等の形成，配線の形成等が行なわれ、本実
施例を採用した半導体装置が完成する。Next, this photoresist pattern 152
With the mask as a mask, an etchant gas composed of chlorine gas (Cl 2 ) and oxygen gas (O 2 ) is used to form the tungsten silicide film 141 and the polycrystalline silicon film 13.
1a is sequentially anisotropically etched. Then, the photoresist pattern 152 is peeled off. Through these series of steps, the remaining tungsten silicide film 141a
And the gate electrode 161 made of the polycrystalline silicon film 131aa is formed. The gate electrode 161 includes a gate electrode 161A on the element isolation region, a gate electrode 161B on the boundary region, and a gate electrode 161 on the element formation region.
Composed of C. The gate electrode 161A is a silicide wiring formed only of the tungsten silicide film 141a, and the gate electrodes 161B and 161C are polycide wiring formed of the tungsten silicide film 141a and the polycrystalline silicon film 131aa, respectively. The gate electrodes 161A, 161B, and 161C have the same width [FIG. 2 (a),
(B)]. After that, an N-type diffusion layer is formed by ion implantation of arsenic or the like using the gate electrode 161 as a mask, an interlayer insulating film and a connection hole are formed, and wiring is formed. Complete.
【００２８】上記第１の実施例によれば、素子分離領域
上および素子形成領域上（およびこれら両領域の境界近
傍上）でのゲート電極の幅を同一にすることが容易であ
る。この結果、オン抵抗の増大やショートチャネル効果
の顕在化，さらには静電耐圧の低下等のトランジスタ特
性の劣化は抑止され、ゲート電極の配線密度を高めるこ
とも容易になる。According to the first embodiment described above, it is easy to make the widths of the gate electrodes on the element isolation region and the element formation region (and near the boundary between these regions) the same. As a result, deterioration of transistor characteristics such as increase in on-resistance, manifestation of short channel effect, and decrease in electrostatic breakdown voltage are suppressed, and the wiring density of the gate electrode can be easily increased.
【００２９】なお、上記第１の実施例では、タングステ
ンシリサイド膜を採用したが、本実施例はこれに限定さ
れるものではなく、他の高融点金属シリサイド膜を用い
てもよい。Although the tungsten silicide film is used in the first embodiment, this embodiment is not limited to this, and another refractory metal silicide film may be used.
【００３０】半導体装置の製造工程の模式的断面図であ
る図３を参照すると、本発明の第２の実施例は、以下の
ようになっている。Referring to FIG. 3 which is a schematic cross-sectional view of the manufacturing process of the semiconductor device, the second embodiment of the present invention is as follows.
【００３１】まず、上記第１の実施例と同様に、３５０
ｎｍ程度の膜厚を有するフィールド酸化膜１１１と、２
０ｎｍ程度の膜厚を有するゲート酸化膜１２１とが形成
される。フィールド酸化膜１１１とゲート酸化膜１２１
との段差は、２００ｎｍより少ない。その後、全面に所
定膜厚のＮ型の多結晶シリコン膜１３２が形成され、さ
らに、スパッタリングにより全面に２００ｎｍ程度の膜
厚を有する第１のタングステンシリサイド膜１４２が形
成される。続いて、回転塗布法により、タングステンシ
リサイド膜１４２の全面を覆う第１のフォトレジスト膜
１５１が形成される〔図３（ａ）〕。First, like the first embodiment, 350
a field oxide film 111 having a film thickness of about nm and 2
A gate oxide film 121 having a film thickness of about 0 nm is formed. Field oxide film 111 and gate oxide film 121
The step difference between and is less than 200 nm. Then, an N-type polycrystalline silicon film 132 having a predetermined film thickness is formed on the entire surface, and a first tungsten silicide film 142 having a film thickness of about 200 nm is further formed on the entire surface by sputtering. Then, a first photoresist film 151 covering the entire surface of the tungsten silicide film 142 is formed by spin coating [FIG. 3 (a)].
【００３２】次に、弗素系ガスと酸素ガス（Ｏ2 ）とか
らなるエッチャントガスを用いたプラズマエッチングに
より、（上面が平坦な部分での）フィールド酸化膜１１
１上の多結晶シリコン膜１３２の上面が露出するまで、
フォトレジスト膜１５１およびタングステンシリサイド
膜１４２がエッチバックされる。このエッチバックによ
り残置されたタングステンシリサイド膜１４２ａの上面
と上記部分の多結晶シリコン膜１３２の上面とは、ほぼ
同一の平面をなす〔図３（ｂ）〕。Next, the field oxide film 11 (at the flat upper surface) is formed by plasma etching using an etchant gas consisting of a fluorine-based gas and oxygen gas (O 2 ).
Until the upper surface of the polycrystalline silicon film 132 on 1 is exposed,
The photoresist film 151 and the tungsten silicide film 142 are etched back. The upper surface of the tungsten silicide film 142a left by this etching back and the upper surface of the polycrystalline silicon film 132 in the above-mentioned portion form substantially the same plane [FIG. 3 (b)].
【００３３】続いて、スパッタリングにより、全面に所
定膜厚の第２のタングステンシリサイド膜（図示せず）
が形成される。その後、上記第１の実施例と同様に第２
のフォトレジスト膜からなるフォトレジストパターン
（図示せず）が形成される。さらに、このフォトレジス
トパターンをマスクにした塩素ガス（Ｃｌ2 ）と酸素ガ
ス（Ｏ2 ）とからなるエッチャントガスを用いた異方性
エッチングにより、第２のタングステンシリサイド膜，
タングステンシリサイド膜１４２ａおよび多結晶シリコ
ン膜１３２が順次エッチングされ、残置された第２のタ
ングステンシリサイド膜１４３，第１のタングステンシ
リサイド膜１４２ａａおよび多結晶シリコン膜１３２ａ
からなるゲート電極１６２が形成される。このゲート電
極１６２は、素子分離領域上のゲート電極１６２Ａ，境
界領域上のゲート電極１６２Ｂ，および素子形成領域上
のゲート電極１６２Ｃから構成される。ゲート電極１６
２Ａはタングステンシリサイド膜１４３と多結晶シリコ
ン膜１３２ａとからなるポリサイド配線であり、ゲート
電極１６２Ｂとゲート電極１６２Ｃとはそれぞれタング
ステンシリサイド膜１４３，１４２ａａおよび多結晶シ
リコン膜１３２ａからなるポリサイド配線である。ゲー
ト電極１６２Ａ，ゲート電極１６２Ｂおよびゲート電極
１６２Ｃの幅は、同一である〔図３（ｃ）〕。その後、
上記第１の実施例と同様に、Ｎ型拡散層，層間絶縁膜，
接続孔，配線等が形成される。Then, a second tungsten silicide film (not shown) having a predetermined thickness is formed on the entire surface by sputtering.
Is formed. After that, as in the first embodiment, the second
A photoresist pattern (not shown) made of the photoresist film of is formed. Further, by anisotropic etching using an etchant gas composed of chlorine gas (Cl 2 ) and oxygen gas (O 2 ) using this photoresist pattern as a mask, a second tungsten silicide film,
The tungsten silicide film 142a and the polycrystalline silicon film 132 are sequentially etched, and the remaining second tungsten silicide film 143, the first tungsten silicide film 142aa, and the polycrystalline silicon film 132a are left.
A gate electrode 162 made of is formed. The gate electrode 162 is composed of a gate electrode 162A on the element isolation region, a gate electrode 162B on the boundary region, and a gate electrode 162C on the element formation region. Gate electrode 16
2A is a polycide wiring composed of a tungsten silicide film 143 and a polycrystalline silicon film 132a, and gate electrodes 162B and 162C are polycide wiring composed of a tungsten silicide film 143, 142aa and a polycrystalline silicon film 132a, respectively. The widths of the gate electrode 162A, the gate electrode 162B, and the gate electrode 162C are the same [FIG. 3 (c)]. afterwards,
Similar to the first embodiment, the N type diffusion layer, the interlayer insulating film,
Connection holes, wiring, etc. are formed.
【００３４】上記第２の実施例は、上記第１の実施例の
有する効果を有する。さらに本実施例は、上記第１の実
施例にない効果を有する。加工形成された段階でのタン
グステンシリサイド膜１４３，１４２ａａのそれぞれの
組成は、それぞれＷＳｉ2+α（α〉０）である。ＷＳｉ
2+α の組成のタングステンシリサイド膜が酸化雰囲気
（もしくは酸素雰囲気）での熱処理に晒されると、タン
グステンシリサイド膜中のシリコンが酸化するため、そ
の組成がＷＳｉ2-β （β＞０）となる。このタングス
テンシリサイド膜がシリコン酸化膜もしくは多結晶シリ
コン膜に接しているとき、それらの膜中からシリコンを
吸収し、β≒０になろうとする。上記第１の実施例では
この反応がゲート電極１６１の素子形成領域上で局在化
して起り、信頼性の劣化が生じる危険性がある。それに
対して本実施例では、ゲート電極１６２の全域で起るこ
とから信頼性の劣化が低減される。The second embodiment has the effects of the first embodiment. Further, this embodiment has an effect which is not provided by the first embodiment. The composition of each of the tungsten silicide films 143 and 142aa at the stage of being processed and formed is WSi 2+ α (α> 0). WSi
When a tungsten silicide film having a composition of 2 + α is exposed to a heat treatment in an oxidizing atmosphere (or an oxygen atmosphere), silicon in the tungsten silicide film is oxidized, so that the composition becomes WSi 2-β (β> 0). . When this tungsten silicide film is in contact with the silicon oxide film or the polycrystalline silicon film, silicon is absorbed from these films, and it tends to be β≈0. In the first embodiment described above, this reaction occurs locally on the element forming region of the gate electrode 161, and there is a risk that reliability may deteriorate. On the other hand, in the present embodiment, the deterioration of reliability is reduced because it occurs in the entire area of the gate electrode 162.
【００３５】なお、上記第２の実施例では、第１，およ
び第２のタングステンシリサイド膜が用いられている
が、これらの代りにそれぞれ異なる高融点金属シリサイ
ド膜を用いてもより。Although the first and second tungsten silicide films are used in the second embodiment, different refractory metal silicide films may be used instead of them.
【００３６】半導体装置の製造工程の模式的断面図であ
る図４を参照すると、本発明の第３の実施例は、以下の
ようになっている。Referring to FIG. 4 which is a schematic sectional view of the manufacturing process of the semiconductor device, the third embodiment of the present invention is as follows.
【００３７】まず、上記第１の実施例と同様に、３５０
ｎｍ程度の膜厚を有するフィールド酸化膜１１１と、２
０ｎｍ程度の膜厚を有するゲート酸化膜１２１とが形成
される。フィールド酸化膜１１１とゲート酸化膜１２１
との段差は、２００ｎｍより少ない。その後、全面に所
定膜厚のＮ型の第１の多結晶シリコン膜１３３が形成さ
れ、多結晶シリコン膜１３３表面に数ｎｍ程度の膜厚を
有するシリコン酸化膜１２２が形成され、さらに、２０
０ｎｍ程度の膜厚を有するＮ型の第２の多結晶シリコン
膜１３４が形成される。上記シリコン酸化膜１２２は、
熱酸化膜でもよく、あるいは自然酸化膜でもよい。さら
にシリコン酸化膜１２２を形成する代りに、上記多結晶
シリコン膜１３３，１３４を燐をドープしながらＬＰＣ
ＶＤ法により連続して形成する途中段階で、酸素をリー
クして数ｎｍの厚さの酸素リッチなシリコン層を形成し
てもよい。続いて、回転塗布法により、第２の多結晶シ
リコン膜１３４の全面を覆う第１のフォトレジスト膜１
５１が形成される〔図４（ａ）〕。First, like the first embodiment, 350
a field oxide film 111 having a film thickness of about nm and 2
A gate oxide film 121 having a film thickness of about 0 nm is formed. Field oxide film 111 and gate oxide film 121
The step difference between and is less than 200 nm. After that, an N-type first polycrystalline silicon film 133 having a predetermined film thickness is formed on the entire surface, and a silicon oxide film 122 having a film thickness of about several nm is formed on the surface of the polycrystalline silicon film 133.
An N-type second polycrystalline silicon film 134 having a film thickness of about 0 nm is formed. The silicon oxide film 122 is
It may be a thermal oxide film or a natural oxide film. Further, instead of forming the silicon oxide film 122, the polycrystalline silicon films 133 and 134 are doped with phosphorus while LPC.
Oxygen may be leaked to form an oxygen-rich silicon layer having a thickness of several nm in the middle of continuous formation by the VD method. Then, the first photoresist film 1 covering the entire surface of the second polycrystalline silicon film 134 is formed by spin coating.
51 is formed [FIG.4 (a)].
【００３８】次に、弗素系ガスと酸素ガス（Ｏ2 ）とか
らなるエッチャントガスを用いたプラズマエッチングに
より、（上面が平坦な部分での）フィールド酸化膜１１
１上のシリコン酸化膜１２２の上面が露出するまで、フ
ォトレジスト膜１５１および多結晶シリコン膜１３３が
エッチバックされる。このエッチバックにより残置され
た多結晶シリコン膜１３３ａの上面と上記部分のシリコ
ン酸化膜１２２の上面とは、ほぼ同一の平面をなす〔図
４（ｂ）〕。Next, the field oxide film 11 (at the flat top surface portion) 11 is formed by plasma etching using an etchant gas composed of fluorine-based gas and oxygen gas (O 2 ).
The photoresist film 151 and the polycrystalline silicon film 133 are etched back until the upper surface of the silicon oxide film 122 on the first layer is exposed. The upper surface of the polycrystalline silicon film 133a left by this etch back and the upper surface of the silicon oxide film 122 in the above-mentioned portion form substantially the same plane [FIG. 4 (b)].
【００３９】続いて、（上面が平坦な部分での）フィー
ルド酸化膜１１１上の多結晶シリコン膜１３３の上面が
露出するまで、例えばＣＦ4 によるプラズマエッチング
により、上記シリコン酸化膜１２２および多結晶シリコ
ン膜１３３ａが除去される。これにより、シリコン酸化
膜１２２ａおよび多結晶シリコン膜１３３ａａが残置さ
れる。また、上記部分での多結晶シリコン膜１３２の上
面と多結晶シリコン膜１３３ａａの上面とは、ほぼ同一
の平面をなす〔図４（ｃ）〕。Subsequently, until the upper surface of the polycrystalline silicon film 133 on the field oxide film 111 (in the portion where the upper surface is flat) is exposed, the silicon oxide film 122 and the polycrystalline silicon film 122 and the polycrystalline silicon are plasma-etched by CF 4 , for example. The film 133a is removed. As a result, the silicon oxide film 122a and the polycrystalline silicon film 133aa are left. Further, the upper surface of the polycrystalline silicon film 132 and the upper surface of the polycrystalline silicon film 133aa in the above-mentioned portion form substantially the same plane [FIG. 4 (c)].
【００４０】なお、ＣＦ4 によりシリコン酸化膜１２２
および多結晶シリコン膜１３３ａを同時にエッチングす
る代りに、例えば稀弗酸等によりシリコン酸化膜１２２
を除去してもよい。この場合、多結晶シリコン膜１３４
ａと多結晶シリコン膜１３３との間に数ｎｍの段差が形
成されることになる。後工程でのゲート電極を形成する
ためのフォトレジストパターンが例えば屈折率ｎ＝１．
６８のポジ型のフォトレジスト膜に波長λ＝３６５ｎｍ
のｉ線で露光するこのによるならば、λ／４ｎ（＝５４
ｎｍ）に比べてこの数ｎｍの段差による（多重反射の干
渉による）露光量の相違はほぼ無視できる。The silicon oxide film 122 is made of CF 4.
Instead of simultaneously etching the polycrystalline silicon film 133a and the polycrystalline silicon film 133a, for example, dilute hydrofluoric acid or the like is used to etch the silicon oxide film 122.
May be removed. In this case, the polycrystalline silicon film 134
A step difference of several nm is formed between a and the polycrystalline silicon film 133. A photoresist pattern for forming a gate electrode in a subsequent step has a refractive index n = 1.
68 positive type photoresist film with wavelength λ = 365 nm
According to this exposure with i-line of λ / 4n (= 54
The difference in the exposure dose due to the step difference of several nm (due to the interference of multiple reflections) can be almost ignored.
【００４１】続いて、スパッタリングにより、全面に所
定膜厚のタングステンシリサイド膜（図示せず）が形成
される。その後、上記第１の実施例と同様に第２のフォ
トレジスト膜からなるフォトレジストパターン（図示せ
ず）が形成される。さらに、このフォトレジストパター
ンをマスクにした塩素ガス（Ｃｌ2 ）および酸素ガス
（Ｏ2 ）等からなるエッチャントガスを用いた異方性エ
ッチングにより、上記タングステンシリサイド膜１４
４，多結晶シリコン膜１３４ａａ，シリコン酸化膜１２
２ａ，および多結晶シリコン膜１３３が適宜エッチング
され、残置されたタングステンシリサイド膜１４３，多
結晶シリコン膜１３４ａｂ，および多結晶シリコン膜１
３３ａ等が積層されてなるゲート電極１６３が形成され
る。このゲート電極１６３は、素子分離領域上のゲート
電極１６３Ａ，境界領域上のゲート電極１６３Ｂ，およ
び素子形成領域上のゲート電極１６３Ｃから構成され
る。ゲート電極１６３Ａはタングステンシリサイド膜１
４４と多結晶シリコン膜１３３ａとからなるポリサイド
配線であり、ゲート電極１６３Ｂとゲート電極１６３Ｃ
とはそれぞれタングステンシリサイド膜１４４，および
多結晶シリコン膜１３４ａｂ，１３３ａ（多結晶シリコ
ン膜１３４ａｂ，１３３ａの間には、シリコン酸化膜１
２２ａａが介在する）からなるポリサイド配線である。
ゲート電極１６３Ａ，ゲート電極１６３Ｂおよびゲート
電極１６３Ｃの幅は、同一である〔図３（ｃ）〕。な
お、ゲート電極１６３Ｂおよびゲート電極１６３Ｃは、
ゲート電極１６３Ｃに電気的に接続されているため、シ
リコン酸化膜１２２ａａが介在しても、キャパシタには
ならない。その後、上記第１の実施例と同様に、Ｎ型拡
散層，層間絶縁膜，接続孔，配線等が形成される。Then, a tungsten silicide film (not shown) having a predetermined thickness is formed on the entire surface by sputtering. After that, a photoresist pattern (not shown) made of a second photoresist film is formed as in the first embodiment. Further, the tungsten silicide film 14 is formed by anisotropic etching using an etchant gas such as chlorine gas (Cl 2 ) and oxygen gas (O 2 ) using the photoresist pattern as a mask.
4, polycrystalline silicon film 134aa, silicon oxide film 12
2a and the polycrystalline silicon film 133 are appropriately etched, and the remaining tungsten silicide film 143, the polycrystalline silicon film 134ab, and the polycrystalline silicon film 1 are left.
A gate electrode 163 is formed by stacking 33a and the like. The gate electrode 163 is composed of a gate electrode 163A on the element isolation region, a gate electrode 163B on the boundary region, and a gate electrode 163C on the element formation region. The gate electrode 163A is the tungsten silicide film 1
44 and a polycrystalline silicon film 133a, which is a polycide wiring, and includes a gate electrode 163B and a gate electrode 163C.
Are the tungsten silicide film 144 and the polycrystalline silicon films 134ab and 133a (the silicon oxide film 1 is provided between the polycrystalline silicon films 134ab and 133a).
22aa is interposed).
The widths of the gate electrode 163A, the gate electrode 163B, and the gate electrode 163C are the same [FIG. 3 (c)]. Note that the gate electrode 163B and the gate electrode 163C are
Since it is electrically connected to the gate electrode 163C, it does not serve as a capacitor even if the silicon oxide film 122aa is interposed. After that, similarly to the first embodiment, the N type diffusion layer, the interlayer insulating film, the connection hole, the wiring, etc. are formed.
【００４２】上記第３の実施例は、上記第２の実施例の
有する効果を有する。なお、上記第１の実施例にない上
記第２の実施例の特有の効果に関しては、本実施例の方
がさらに優れている。これは、ゲート酸化膜１２１直上
の多結晶シリコン膜１３３ａと多結晶シリコン膜１３４
ａｂとの間にシリコン酸化膜１２２ａａが介在すること
により、ゲート電極１６３形成後に酸化雰囲気での熱処
理を施しても、ゲート酸化膜１２１に直接に接触する部
分での多結晶シリコン膜１３３ａからタングステンシリ
サイド膜１４４へのシリコンの供給は発生しないためで
ある。The third embodiment has the effects of the second embodiment. It should be noted that the present embodiment is more excellent in the effect peculiar to the second embodiment that is not provided in the first embodiment. This is because the polycrystalline silicon film 133a and the polycrystalline silicon film 134 immediately above the gate oxide film 121 are formed.
Since the silicon oxide film 122aa is interposed between the polycrystalline silicon film 133a and the ab, even if a heat treatment is performed in an oxidizing atmosphere after the gate electrode 163 is formed, the tungsten silicide from the polycrystalline silicon film 133a in a portion directly contacting the gate oxide film 121 is removed. This is because the supply of silicon to the film 144 does not occur.
【００４３】[0043]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、素子分離領域上，素子形成領域上
および両領域の境界近傍上におけるゲート電極の幅を所
望の幅に形成することが容易になる。その結果、オン抵
抗の増大やショートチャネル効果の顕在化，静電耐圧の
低下等のトランジスタ特性の劣化を抑止することが可能
になり、さらにゲート電極の配線密度等を高くすること
により半導体装置を高密度化することが容易になる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the width of the gate electrode on the element isolation region, the element formation region, and the vicinity of the boundary between both regions is formed to a desired width. Will be easier. As a result, it is possible to suppress deterioration of transistor characteristics such as increase in on-resistance, manifestation of short channel effect, and decrease in electrostatic breakdown voltage. Further, by increasing the wiring density of the gate electrode and the like, the semiconductor device can be improved. It becomes easy to increase the density.
【図１】本発明の第１の実施例の製造工程の模式的断面
図である。FIG. 1 is a schematic sectional view of a manufacturing process according to a first embodiment of the present invention.
【図２】上記第１の実施例の模式的平面図および模式的
断面図である。FIG. 2 is a schematic plan view and a schematic cross-sectional view of the first embodiment.
【図３】本発明の第２の実施例の製造工程の模式的断面
図である。FIG. 3 is a schematic cross-sectional view of the manufacturing process of the second embodiment of the present invention.
【図４】本発明の第３の実施例の製造工程の模式的断面
図である。FIG. 4 is a schematic cross-sectional view of the manufacturing process of the third embodiment of the present invention.
【図５】従来の半導体装置の製造方法の問題点を説明す
るための模式的断面図である。FIG. 5 is a schematic cross-sectional view for explaining a problem of a conventional method for manufacturing a semiconductor device.
【図６】上記従来の半導体装置の製造方法の問題点を説
明するための模式的平面図および模式的断面図である。6A and 6B are a schematic plan view and a schematic cross-sectional view for explaining problems of the conventional method for manufacturing a semiconductor device.
【図７】上記従来の半導体装置の製造方法の別の問題点
を説明するための模式的平面図である。FIG. 7 is a schematic plan view for explaining another problem of the conventional method for manufacturing a semiconductor device.
【図８】他の従来の半導体装置の製造方法の問題点を説
明するための模式的平面図である。FIG. 8 is a schematic plan view for explaining a problem of another conventional method for manufacturing a semiconductor device.
【図９】上記他の従来の半導体装置の製造方法の別の問
題点を説明するための模式的平面図である。FIG. 9 is a schematic plan view for explaining another problem of the other conventional method for manufacturing a semiconductor device.
１０１，２０１ Ｐ型シリコン基板 １１１，２１１，２１２ フィールド酸化膜 １２１，２２１ ゲート酸化膜 １２２，１２２ａ，１２２ａａ シリコン酸化膜 １３１，１３１ａ，１３１ａａ，１３２，１３２ａ，１
３３，１３３ａ，１３４，１３４ａ，１３４ａａ，１３
４ａｂ，２３１，２３１ａ 多結晶シリコン膜 １４１，１４１ａ，１４２，１４２ａ，１４２ａａ，１
４３，１４４ タングステンシリサイド膜 １５１ フォトレジスト膜 １５２，２５２ フォトレジストパターン １６１，１６１Ａ，１６１Ｂ，１６１Ｃ，１６２，１６
２Ａ，１６３Ｂ，１６２Ｃ，１６３，１６３Ａ，１６３
Ｂ，１６３Ｃ，２６１，２６１Ａ，２６１Ｂ，２６１
Ｃ，２６２，２６２Ａ，２６２Ｂ，２６２Ｃ，２６３，
２６３Ａ，２６３Ｂ，２６３Ｃ，２６４，２６４Ａ，２
６４Ｂ，２６４Ｃ ゲート電極101,201 P-type silicon substrate 111,211,212 Field oxide film 121,221 Gate oxide film 122,122a, 122aa Silicon oxide film 131,131a, 131aa, 132,132a, 1
33, 133a, 134, 134a, 134aa, 13
4ab, 231, 231a polycrystalline silicon film 141, 141a, 142, 142a, 142aa, 1
43,144 Tungsten silicide film 151 Photoresist film 152,252 Photoresist pattern 161,161A, 161B, 161C, 162,16
2A, 163B, 162C, 163, 163A, 163
B, 163C, 261, 261A, 261B, 261
C, 262, 262A, 262B, 262C, 263,
263A, 263B, 263C, 264, 264A, 2
64B, 264C gate electrode
Claims (3)
ルド酸化膜を形成し、所定膜厚のゲート酸化膜を形成す
る工程と、 前記フィールド酸化膜と前記ゲート酸化膜との段差より
厚い膜厚の多結晶シリコン膜を全面に形成し、該多結晶
シリコン膜の表面を覆う第１のフォトレジスト膜を形成
し、該フィールド酸化膜の表面が露出するまで該第１の
フォトレジスト膜および該多結晶シリコン膜をエッチバ
ックする工程と、 全面に高融点金属シリサイド膜を形成する工程と、 前記高融点金属シリサイド膜の表面に第２のフォトレジ
スト膜からなる所望の形状を有するフォトレジストパタ
ーンを形成し、該フォトレジストパターンをマスクにし
た該高融点金属シリサイド膜および前記多結晶シリコン
膜のエッチングによりゲート電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。1. A step of forming a field oxide film having a predetermined film thickness on a surface of a silicon substrate to form a gate oxide film having a predetermined film thickness, and a film thickness thicker than a step between the field oxide film and the gate oxide film. Is formed on the entire surface, a first photoresist film covering the surface of the polycrystalline silicon film is formed, and the first photoresist film and the polysilicon film are formed until the surface of the field oxide film is exposed. A step of etching back the crystalline silicon film, a step of forming a refractory metal silicide film on the entire surface, and a photoresist pattern having a desired shape made of a second photoresist film on the surface of the refractory metal silicide film. And forming a gate electrode by etching the refractory metal silicide film and the polycrystalline silicon film using the photoresist pattern as a mask A method of manufacturing a semiconductor device, comprising:
ルド酸化膜を形成し、所定膜厚のゲート酸化膜を形成す
る工程と、 全面に多結晶シリコン膜を形成し、前記フィールド酸化
膜と前記ゲート酸化膜との段差より厚い膜厚の第１の高
融点金属シリサイド膜を全面に形成し、該第１の高融点
金属シリサイド膜の表面を覆う第１のフォトレジスト膜
を形成し、該フィールド酸化膜上の該多結晶シリコン膜
の表面が露出するまで該第１のフォトレジスト膜および
該第１の高融点金属シリサイド膜をエッチバックする工
程と、 全面に第２の高融点金属シリサイド膜を形成する工程
と、 前記第２の高融点金属シリサイド膜の表面に第２のフォ
トレジスト膜からなる所望の形状を有するフォトレジス
トパターンを形成し、該フォトレジストパターンをマス
クにした該第２の高融点金属シリサイド膜，前記第１の
高融点金属シリサイド膜および前記多結晶シリコン膜の
エッチングによりゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。2. A step of forming a field oxide film having a predetermined film thickness on a surface of a silicon substrate to form a gate oxide film having a predetermined film thickness, and a polycrystalline silicon film formed on the entire surface of the field oxide film and the field oxide film. A first refractory metal silicide film having a thickness thicker than the step with the gate oxide film is formed on the entire surface, and a first photoresist film covering the surface of the first refractory metal silicide film is formed. A step of etching back the first photoresist film and the first refractory metal silicide film until the surface of the polycrystalline silicon film on the oxide film is exposed; and a second refractory metal silicide film on the entire surface. Forming, and forming a photoresist pattern having a desired shape of the second photoresist film on the surface of the second refractory metal silicide film, and then masking the photoresist pattern. And a step of forming a gate electrode by etching the second refractory metal silicide film, the first refractory metal silicide film, and the polycrystalline silicon film, which are formed into a mask. .
ルド酸化膜を形成し、所定膜厚のゲート酸化膜を形成す
る工程と、 全面に第１の多結晶シリコン膜を形成し、該第１の多結
晶シリコン膜の表面に所要膜厚の酸素を含んだシリコン
層を形成し、該酸素を含んだシリコン層の表面に前記フ
ィールド酸化膜と前記ゲート酸化膜との段差より厚い膜
厚の第２の多結晶シリコン膜を形成し、該第２の多結晶
シリコン膜の覆う第１のフォトレジスト膜を形成し、該
フィールド酸化膜上の該酸素を含んだシリコン層の表面
が露出するまで該第１のフォトレジスト膜および該第１
の高融点金属シリサイド膜をエッチバックし、少なくと
も該フィールド酸化膜上の該酸素を含んだシリコン層を
エッチング除去する工程と、 全面に高融点金属シリサイド膜を形成する工程と、 前記高融点金属シリサイド膜の表面に第２のフォトレジ
スト膜からなる所望の形状を有するフォトレジストパタ
ーンを形成し、該フォトレジストパターンをマスクにし
た該高融点金属シリサイド膜，前記第２の多結晶シリコ
ン膜，前記酸素を含んだシリコン層および前記第１の多
結晶シリコン膜のエッチングによりゲート電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。3. A step of forming a field oxide film having a predetermined film thickness on a surface of a silicon substrate to form a gate oxide film having a predetermined film thickness, and forming a first polycrystalline silicon film on the entire surface to form the first polycrystalline silicon film. Forming a silicon layer containing oxygen in a required thickness on the surface of the polycrystalline silicon film, and forming a silicon layer having a thickness larger than a step between the field oxide film and the gate oxide film on the surface of the silicon layer containing oxygen. Forming a second polycrystalline silicon film, forming a first photoresist film covering the second polycrystalline silicon film, and exposing the surface of the oxygen-containing silicon layer on the field oxide film until exposed. First photoresist film and the first photoresist film
Etching back the refractory metal silicide film to remove at least the oxygen-containing silicon layer on the field oxide film; forming a refractory metal silicide film over the entire surface; A photoresist pattern having a desired shape made of a second photoresist film is formed on the surface of the film, and the refractory metal silicide film, the second polycrystalline silicon film, and the oxygen are masked with the photoresist pattern. And a step of forming a gate electrode by etching the first polycrystalline silicon film and a silicon layer containing the semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31869293A JPH07176737A (en) | 1993-12-17 | 1993-12-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31869293A JPH07176737A (en) | 1993-12-17 | 1993-12-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176737A true JPH07176737A (en) | 1995-07-14 |
Family
ID=18101952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31869293A Pending JPH07176737A (en) | 1993-12-17 | 1993-12-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176737A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081230A (en) * | 2005-09-15 | 2007-03-29 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181469A (en) * | 1988-01-08 | 1989-07-19 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPH05259451A (en) * | 1992-01-14 | 1993-10-08 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1993
- 1993-12-17 JP JP31869293A patent/JPH07176737A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181469A (en) * | 1988-01-08 | 1989-07-19 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPH05259451A (en) * | 1992-01-14 | 1993-10-08 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081230A (en) * | 2005-09-15 | 2007-03-29 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8080886B2 (en) | Integrated circuit semiconductor device with overlay key and alignment key and method of fabricating the same | |
| JP5662658B2 (en) | Manufacturing method of semiconductor device | |
| JP2001168185A (en) | Semiconductor device and its manufacturing apparatus | |
| JP2002343879A (en) | Semiconductor device and method of manufacturing the same | |
| JPH10223849A (en) | Buried memory logic element utilizing automatically aligned silicide and manufacturing method thereof | |
| JP3412277B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP2682509B2 (en) | Method for manufacturing semiconductor device | |
| JPS5856268B2 (en) | Manufacturing method of semiconductor device | |
| JP2000049239A (en) | Manufacture of mask rom | |
| JPH07176737A (en) | Manufacture of semiconductor device | |
| JP2008078356A (en) | Semiconductor device and its manufacturing method | |
| US6329249B1 (en) | Method for fabricating a semiconductor device having different gate oxide layers | |
| JP4938211B2 (en) | Manufacturing method of MOS transistor | |
| KR20010110186A (en) | Method for manufacturing semiconductor devices | |
| JP2006135075A (en) | Semiconductor apparatus and manufacturing method thereof | |
| KR100268776B1 (en) | A manufacturing method of semiconductor device | |
| JP3766936B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| KR0172768B1 (en) | Method of fabricating transistor having gate electrode of polycide structure | |
| KR100475032B1 (en) | Contact hole formation method of semiconductor device | |
| JPS63200562A (en) | Manufacture of semiconductor storage device | |
| JP2940484B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH0243766A (en) | Manufacture of semiconductor memory device | |
| JPS6036111B2 (en) | Manufacturing method of semiconductor device | |
| KR0167605B1 (en) | Mos-transistor fabrication method | |
| KR0147485B1 (en) | Method of making a gate electrode for rom |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |