JPH07176280A - 電界放出素子を用いた表示装置 - Google Patents
電界放出素子を用いた表示装置Info
- Publication number
- JPH07176280A JPH07176280A JP5344482A JP34448293A JPH07176280A JP H07176280 A JPH07176280 A JP H07176280A JP 5344482 A JP5344482 A JP 5344482A JP 34448293 A JP34448293 A JP 34448293A JP H07176280 A JPH07176280 A JP H07176280A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cathode
- field emission
- fec
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 ＦＥＣを用いた表示装置において画素単位に
メモリ機能を付加し、スタティック表示を可能とする。 【構成】 各画素部２０に対応して、カソードと制御電
極ＧF と集束電極ＧS を有するＦＥＣが制御電極への印
加電圧に応じてカソードから集束電極に対して電界放出
を行なう動作を用いて形成されるデータ保持部１０とを
設け、画素部２０のＦＥＣにおける制御電極ＧF に対し
てはデータ保持部１０に保持されているデータが供給さ
れるように構成する。
メモリ機能を付加し、スタティック表示を可能とする。 【構成】 各画素部２０に対応して、カソードと制御電
極ＧF と集束電極ＧS を有するＦＥＣが制御電極への印
加電圧に応じてカソードから集束電極に対して電界放出
を行なう動作を用いて形成されるデータ保持部１０とを
設け、画素部２０のＦＥＣにおける制御電極ＧF に対し
てはデータ保持部１０に保持されているデータが供給さ
れるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードを用いた表示装置に関す
るものである。
知られている電界放出カソードを用いた表示装置に関す
るものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。
【０００３】このような電界放出素子の製造方法の１つ
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。
【０００４】スピント（SPINDT）法によって製造された
ＦＥＣを図９（ａ）（ｂ）に示す。図９（ａ）のＦＥＣ
は、ガラス等の基板１００の上にカソード電極となる薄
膜導体層１０１が蒸着により形成されており、さらにそ
の上に不純物をドープしたＳｉを成膜して抵抗層１０２
が形成され、さらにＳｉＯ2 によって絶縁層１０３が形
成されている。そして、その上にゲート電極層１０４と
なるＮｂが蒸着される。絶縁層１０３及びゲート電極層
１０４にはホール１１４が設けられ、このような基板の
ホール１１４側にエミッタ材料であるＭｏを正蒸着によ
って堆積させることによって、抵抗層１０２の上にコー
ン状のエミッタ１１５が形成されている。
ＦＥＣを図９（ａ）（ｂ）に示す。図９（ａ）のＦＥＣ
は、ガラス等の基板１００の上にカソード電極となる薄
膜導体層１０１が蒸着により形成されており、さらにそ
の上に不純物をドープしたＳｉを成膜して抵抗層１０２
が形成され、さらにＳｉＯ2 によって絶縁層１０３が形
成されている。そして、その上にゲート電極層１０４と
なるＮｂが蒸着される。絶縁層１０３及びゲート電極層
１０４にはホール１１４が設けられ、このような基板の
ホール１１４側にエミッタ材料であるＭｏを正蒸着によ
って堆積させることによって、抵抗層１０２の上にコー
ン状のエミッタ１１５が形成されている。
【０００５】このようなＦＥＣはコーン状のエミッタ１
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。
【０００６】また、図９（ｂ）は３極管構造のＦＥＣを
示し、これはゲート電極層１０４の上にもう１つ絶縁層
１０７を設け、その上に第２のゲート電極１０８を積層
したものである。この第２のゲート電極１０８はエミッ
タから引き出された電子を集束させるための役割をなす
ことになる。
示し、これはゲート電極層１０４の上にもう１つ絶縁層
１０７を設け、その上に第２のゲート電極１０８を積層
したものである。この第２のゲート電極１０８はエミッ
タから引き出された電子を集束させるための役割をなす
ことになる。
【０００７】この図９（ａ）（ｂ）のようなＦＥＣを用
いることで表示装置を構成することができ、例えば図９
（ｂ）を用いた表示装置は図１０のように構成される。
即ち、上記のＦＥＣがアレイ状に多数個形成されている
基板の上方に蛍光体材料が付着されているアノード基板
１１６を配置する。そして、第１ゲート１０４に対して
制御電圧ＶG1、第２ゲート１０８に集束動作のための電
圧ＶG2を、またアノード電圧ＶA を印加することによ
り、エミッタ１１５から放出された電子によって蛍光体
を発光させることができ、表示装置とすることができ
る。
いることで表示装置を構成することができ、例えば図９
（ｂ）を用いた表示装置は図１０のように構成される。
即ち、上記のＦＥＣがアレイ状に多数個形成されている
基板の上方に蛍光体材料が付着されているアノード基板
１１６を配置する。そして、第１ゲート１０４に対して
制御電圧ＶG1、第２ゲート１０８に集束動作のための電
圧ＶG2を、またアノード電圧ＶA を印加することによ
り、エミッタ１１５から放出された電子によって蛍光体
を発光させることができ、表示装置とすることができ
る。
【０００８】
【発明が解決しようとする課題】ところで、一般に表示
装置においては、各画素毎にデータ保持回路（メモリ）
を設けて例えばそのメモリデータを制御電圧としてゲー
ト電極に印加するようにし、いわゆるスタティック表示
を可能とすると、ダイナミック表示よりはるかに低い駆
動電圧で、しかも十分な輝度を得ることができるため、
好適であるとされている。特にＦＥＣによる表示装置で
は、輝度を上げるためにはそれだけ高い電圧が必要にな
るという事情からもスタティック表示が求められてい
る。
装置においては、各画素毎にデータ保持回路（メモリ）
を設けて例えばそのメモリデータを制御電圧としてゲー
ト電極に印加するようにし、いわゆるスタティック表示
を可能とすると、ダイナミック表示よりはるかに低い駆
動電圧で、しかも十分な輝度を得ることができるため、
好適であるとされている。特にＦＥＣによる表示装置で
は、輝度を上げるためにはそれだけ高い電圧が必要にな
るという事情からもスタティック表示が求められてい
る。
【０００９】従来、表示素子の各画素毎にメモリ機能を
持つものとしてはＴＦＴ−ＬＣＤ（薄膜トランジスタ型
ＬＣＤ）やＰＤＰ（プラズマディスプレイ）が知られて
いる。そこで、上記のようなＦＥＣを用いた表示装置に
おいては、例えばＴＦＴ方式を組み合わせて画素毎にメ
モリ機能を付加することが考えられるが、これは実際
上、製造工程が複雑になり過ぎ、現実的ではないという
問題がある。
持つものとしてはＴＦＴ−ＬＣＤ（薄膜トランジスタ型
ＬＣＤ）やＰＤＰ（プラズマディスプレイ）が知られて
いる。そこで、上記のようなＦＥＣを用いた表示装置に
おいては、例えばＴＦＴ方式を組み合わせて画素毎にメ
モリ機能を付加することが考えられるが、これは実際
上、製造工程が複雑になり過ぎ、現実的ではないという
問題がある。
【００１０】
【課題を解決するための手段】本発明はこのような問題
点に鑑みて、ＦＥＣを用いた表示装置においても容易に
画素単位にメモリ機能を付加することができる技術を提
供するものである。
点に鑑みて、ＦＥＣを用いた表示装置においても容易に
画素単位にメモリ機能を付加することができる技術を提
供するものである。
【００１１】このため電界放出素子を用いた表示装置と
して、カソードと制御電極（第１ゲート）と集束電極
（第２ゲート）を有する電界放出素子（ＦＥＣ）を複数
単位有し、各電界放出素子がアノード電極に対して電界
放出を行なうことで１画素を形成する画素部と、カソー
ドと制御電極と集束電極を有する電界放出素子（ＦＥ
Ｃ）が制御電極への印加電圧に応じてカソードから集束
電極に対して電界放出を行なう動作を用いて形成される
データ保持部とを設け、１画素を構成する画素部に対し
て１単位の前記データ保持部が配され、画素部の電界放
出素子における制御電極に対しては前記データ保持部に
保持されているデータが供給されるように構成するもの
である。
して、カソードと制御電極（第１ゲート）と集束電極
（第２ゲート）を有する電界放出素子（ＦＥＣ）を複数
単位有し、各電界放出素子がアノード電極に対して電界
放出を行なうことで１画素を形成する画素部と、カソー
ドと制御電極と集束電極を有する電界放出素子（ＦＥ
Ｃ）が制御電極への印加電圧に応じてカソードから集束
電極に対して電界放出を行なう動作を用いて形成される
データ保持部とを設け、１画素を構成する画素部に対し
て１単位の前記データ保持部が配され、画素部の電界放
出素子における制御電極に対しては前記データ保持部に
保持されているデータが供給されるように構成するもの
である。
【００１２】また、データ保持部は、複数個の電界放出
素子から成るアレイを組み合わせて構成されているよう
にする。
素子から成るアレイを組み合わせて構成されているよう
にする。
【００１３】
【作用】いわゆる３極管構造のＦＥＣでは、制御電極
（第１ゲート）への電圧印加に応じてカソードから放出
された電子を集束電極（第２ゲート）に飛ばせ、カソー
ド−集束電極間に電流を流すことができる。例えば図８
に示すように第１ゲート−カソード間の電圧ＶG1が或る
しきい値電圧ＶTHを越えると、第２ゲート電流Ｉａが流
れることになる。この特性を利用して、ＦＥＣ素子をス
イッチ素子として用いた電子回路を構成することができ
る。そこで、画素部以外にＦＥＣを設けて、例えばそれ
を用いてフリップフロップ回路を構成すれば、データ保
持部を画素毎に設けることができる。
（第１ゲート）への電圧印加に応じてカソードから放出
された電子を集束電極（第２ゲート）に飛ばせ、カソー
ド−集束電極間に電流を流すことができる。例えば図８
に示すように第１ゲート−カソード間の電圧ＶG1が或る
しきい値電圧ＶTHを越えると、第２ゲート電流Ｉａが流
れることになる。この特性を利用して、ＦＥＣ素子をス
イッチ素子として用いた電子回路を構成することができ
る。そこで、画素部以外にＦＥＣを設けて、例えばそれ
を用いてフリップフロップ回路を構成すれば、データ保
持部を画素毎に設けることができる。
【００１４】
【実施例】以下、図１〜図８により本発明の実施例を説
明する。図６はＦＥＣを用いた表示装置の概略的な構成
を示すものである。この表示装置１においては、表示の
ための画像データがメモリ２に供給され、メモリ２から
タイミングコントローラ３の制御によって画像データが
読み出されてシフトレジスタ６に供給される。シフトレ
ジスタ６からは１水平ライン分の画像データがタイミン
グコントローラ３からのタイミング信号に基づいてデー
タ側ドライバ５に供給され、１水平ライン分で画像デー
タに基づく電圧がゲートラインＧ1 〜Ｇm に印加される
ことになる。なお、ゲートＧ1 〜Ｇm は、それぞれ制御
電極としての第１ゲートＧF と集束電極としての第２ゲ
ートＧS が絶縁部を介して積層された状態に形成されて
おり、画像データは第１ゲートＧF に印加されることに
なる。そして、各ゲートラインＧ1 〜Ｇm における第２
ゲートには第２ゲート電源ＶＧ2 から電圧が印加されて
いる。
明する。図６はＦＥＣを用いた表示装置の概略的な構成
を示すものである。この表示装置１においては、表示の
ための画像データがメモリ２に供給され、メモリ２から
タイミングコントローラ３の制御によって画像データが
読み出されてシフトレジスタ６に供給される。シフトレ
ジスタ６からは１水平ライン分の画像データがタイミン
グコントローラ３からのタイミング信号に基づいてデー
タ側ドライバ５に供給され、１水平ライン分で画像デー
タに基づく電圧がゲートラインＧ1 〜Ｇm に印加される
ことになる。なお、ゲートＧ1 〜Ｇm は、それぞれ制御
電極としての第１ゲートＧF と集束電極としての第２ゲ
ートＧS が絶縁部を介して積層された状態に形成されて
おり、画像データは第１ゲートＧF に印加されることに
なる。そして、各ゲートラインＧ1 〜Ｇm における第２
ゲートには第２ゲート電源ＶＧ2 から電圧が印加されて
いる。
【００１５】また、タイミングコントローラ３はスキャ
ン側ドライバ４に対して垂直方向にスキャン動作が行な
われるように制御する。即ちこのスキャン側ドライバ４
はカソードＣ1 〜Ｃn に対して順次走査電圧を印加する
ことになる。
ン側ドライバ４に対して垂直方向にスキャン動作が行な
われるように制御する。即ちこのスキャン側ドライバ４
はカソードＣ1 〜Ｃn に対して順次走査電圧を印加する
ことになる。
【００１６】カソードＣ1 〜Ｃn のそれぞれは、共通カ
ソードＣＣ、第１スキャンカソードＳＣ１、第２スキャ
ンカソードＳＣ２の３つのカソードが並べられた状態で
形成されている。そしてスキャン側ドライバ４は、１ラ
イン期間の走査として、第１スキャンカソードＳＣ１、
第２スキャンカソードＳＣ２に対してそれぞれ図７に示
す所定のタイミングで駆動電圧ＶS1，ＶS2を与えて駆動
することになる。各カソードＣ1 〜Ｃn の共通カソード
ＣＣは接地されている。
ソードＣＣ、第１スキャンカソードＳＣ１、第２スキャ
ンカソードＳＣ２の３つのカソードが並べられた状態で
形成されている。そしてスキャン側ドライバ４は、１ラ
イン期間の走査として、第１スキャンカソードＳＣ１、
第２スキャンカソードＳＣ２に対してそれぞれ図７に示
す所定のタイミングで駆動電圧ＶS1，ＶS2を与えて駆動
することになる。各カソードＣ1 〜Ｃn の共通カソード
ＣＣは接地されている。
【００１７】表示領域においては、例えばガラス基板の
上に共通カソードＣＣ、第１スキャンカソードＳＣ１、
第２スキャンカソードＳＣ２からなるカソードＣ1 〜Ｃ
n が水平ライン方向に並べられ、その上方には図９，図
１０で説明したようなＦＥＣアレイが形成されている。
さらにその上部は各ゲートラインＧ1 〜Ｇm における第
１ゲートＧF ，第２ゲートＧS が配置される。
上に共通カソードＣＣ、第１スキャンカソードＳＣ１、
第２スキャンカソードＳＣ２からなるカソードＣ1 〜Ｃ
n が水平ライン方向に並べられ、その上方には図９，図
１０で説明したようなＦＥＣアレイが形成されている。
さらにその上部は各ゲートラインＧ1 〜Ｇm における第
１ゲートＧF ，第２ゲートＧS が配置される。
【００１８】この図で見た場合、ゲートＧ1 〜Ｇm とカ
ソードＣ1 〜Ｃn の交点となる位置にそれぞれ多数の孔
２１が形成されていることになるが、この孔２１のそれ
ぞれ内方において図１０のようにＦＥＣアレイが形成さ
れる。即ち、ゲートＧ1 〜Ｇm とカソードＣ1 〜Ｃn の
交点となる部分における多数のＦＥＣアレイが１つの画
素（画素部２０）を形成することになる。
ソードＣ1 〜Ｃn の交点となる位置にそれぞれ多数の孔
２１が形成されていることになるが、この孔２１のそれ
ぞれ内方において図１０のようにＦＥＣアレイが形成さ
れる。即ち、ゲートＧ1 〜Ｇm とカソードＣ1 〜Ｃn の
交点となる部分における多数のＦＥＣアレイが１つの画
素（画素部２０）を形成することになる。
【００１９】一点鎖線で示すＡN は、カソードＣ1 〜Ｃ
n 及びゲートＧ1 〜Ｇm の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧF に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ1 〜Ｃn ）の交点となる画素のＦＥＣよりアノ
ードＡN に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。
n 及びゲートＧ1 〜Ｇm の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧF に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ1 〜Ｃn ）の交点となる画素のＦＥＣよりアノ
ードＡN に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。
【００２０】また、この実施例の表示装置１では、各画
素部２０に対応して斜線部として示すようにメモリ部１
０が形成されている。上述した画素部２０における駆
動、即ち第１ゲートＧF に対する電圧印加はメモリ部１
０における保持データに基づいてなされるものであり、
各ゲートラインＧ1 〜Ｇm に印加された画像データに基
づく電圧は、本実施例では先ずメモリ部１０に与えら
れ、メモリ部１０に保持されているデータが第１ゲート
ＧF に印加されることになる。即ちスタティック表示が
実現される。
素部２０に対応して斜線部として示すようにメモリ部１
０が形成されている。上述した画素部２０における駆
動、即ち第１ゲートＧF に対する電圧印加はメモリ部１
０における保持データに基づいてなされるものであり、
各ゲートラインＧ1 〜Ｇm に印加された画像データに基
づく電圧は、本実施例では先ずメモリ部１０に与えら
れ、メモリ部１０に保持されているデータが第１ゲート
ＧF に印加されることになる。即ちスタティック表示が
実現される。
【００２１】以下、本実施例の要部となる画素部２０と
メモリ部１０の構成について説明する。図１は図６のう
ちのある画素部近辺（カソードＣ2 ，Ｃ3 とゲートＧ
2 ，Ｇ3の交差部分）を拡大した状態で示したものであ
る。この図で最下層に示されるカソードＣ2 ，Ｃ3 はそ
れぞれ共通カソードＣＣ、第２スキャンカソードＳＣ
２、第１スキャンカソードＳＣ１が並べられ、その上方
にゲートＧ2 ，Ｇ3 が位置することになるがこのゲート
（Ｇ1 〜Ｇm ）は前述したように第１ゲートＧF と絶縁
部Ｚ１と第２ゲートＧS から形成される。
メモリ部１０の構成について説明する。図１は図６のう
ちのある画素部近辺（カソードＣ2 ，Ｃ3 とゲートＧ
2 ，Ｇ3の交差部分）を拡大した状態で示したものであ
る。この図で最下層に示されるカソードＣ2 ，Ｃ3 はそ
れぞれ共通カソードＣＣ、第２スキャンカソードＳＣ
２、第１スキャンカソードＳＣ１が並べられ、その上方
にゲートＧ2 ，Ｇ3 が位置することになるがこのゲート
（Ｇ1 〜Ｇm ）は前述したように第１ゲートＧF と絶縁
部Ｚ１と第２ゲートＧS から形成される。
【００２２】今、カソードＣ3 とゲートＧ2 の交点の画
素部２０について注目してみると、ゲートＧ2 の第２ゲ
ートＧS は直接画素部２０の部位には連続しておらず、
抵抗部Ｒ1 を介してメモリ部１０の上面側を構成する部
位が画素部２０に接続されてその上面部を構成するよう
に形成されている。また、このカソードＣ3 とゲートＧ
2 の交点の画素部２０に対応するメモリ部１０の部位の
第２ゲートＧS は略中央位置で切り放され、図面上右側
の部位はゲートＧ3 の第２ゲートＧS から抵抗部Ｒ2 を
介して接続されている。そして、このようなメモリ部１
０にはその第２ゲートＧS の下方にＦＥＣアレイが形成
されており、その部位を素子部Ｑ1 ，Ｑ2 ，Ｑ3 として
示す。なお、１１，１２，１３は第２ゲートＧS の下方
に形成される導体層である。
素部２０について注目してみると、ゲートＧ2 の第２ゲ
ートＧS は直接画素部２０の部位には連続しておらず、
抵抗部Ｒ1 を介してメモリ部１０の上面側を構成する部
位が画素部２０に接続されてその上面部を構成するよう
に形成されている。また、このカソードＣ3 とゲートＧ
2 の交点の画素部２０に対応するメモリ部１０の部位の
第２ゲートＧS は略中央位置で切り放され、図面上右側
の部位はゲートＧ3 の第２ゲートＧS から抵抗部Ｒ2 を
介して接続されている。そして、このようなメモリ部１
０にはその第２ゲートＧS の下方にＦＥＣアレイが形成
されており、その部位を素子部Ｑ1 ，Ｑ2 ，Ｑ3 として
示す。なお、１１，１２，１３は第２ゲートＧS の下方
に形成される導体層である。
【００２３】この画素部２０及びメモリ部１０の断面図
を図２〜図４に示す。図２は共通カソードＣＣから上方
の部分を示すＡ−Ａ断面図、図３は第２スキャンカソー
ドＳＣ２から上方の部分を示すＢ−Ｂ断面図、図４は第
１スキャンカソードＳＣ１から上方の部分を示すＣ−Ｃ
断面図である。
を図２〜図４に示す。図２は共通カソードＣＣから上方
の部分を示すＡ−Ａ断面図、図３は第２スキャンカソー
ドＳＣ２から上方の部分を示すＢ−Ｂ断面図、図４は第
１スキャンカソードＳＣ１から上方の部分を示すＣ−Ｃ
断面図である。
【００２４】まず図２において、最下層は共通カソード
ＣＣである。その上面の層において、画素部２０に相当
する部位は抵抗層Ｒ3 とされ、エミッタコーン２２と共
通カソードＣＣを電気的に接続している。この画像部２
０ではエミッタコーン２２、第１ゲートＧF 及び第２ゲ
ートＧS でＦＥＣ素子が形成され、図６に示したアノー
ドＡN に対して電界放出動作が行われる。なお、この画
素部２０における第２スキャンカソードＳＣ２の上方と
なる部位では、図３に示されるようにエミッタコーン２
２の下部の抵抗層Ｒ3 は絶縁層Ｚ３により第２スキャン
カソードＳＣ２とは絶縁されている。
ＣＣである。その上面の層において、画素部２０に相当
する部位は抵抗層Ｒ3 とされ、エミッタコーン２２と共
通カソードＣＣを電気的に接続している。この画像部２
０ではエミッタコーン２２、第１ゲートＧF 及び第２ゲ
ートＧS でＦＥＣ素子が形成され、図６に示したアノー
ドＡN に対して電界放出動作が行われる。なお、この画
素部２０における第２スキャンカソードＳＣ２の上方と
なる部位では、図３に示されるようにエミッタコーン２
２の下部の抵抗層Ｒ3 は絶縁層Ｚ３により第２スキャン
カソードＳＣ２とは絶縁されている。
【００２５】素子部Ｑ1 に相当する部位では共通カソー
ドＣＣの上面が導体層１４とされ、その上部にエミッタ
コーン１７が形成される。そしてこのエミッタコーン１
７と、絶縁層Ｚ２、第１ゲートＧF 、絶縁層Ｚ１、第２
ゲートＧS によりＦＥＣが形成される。ただし、この場
合第２ゲートＧS に孔は設けられず、第２ゲートＧSが
アノードとして作用することで、エミッタコーン１７よ
り放出された電子は第２ゲートＧS に達し、従って第２
ゲートＧS −共通カソードＣＣ間に電流が流れることに
なる。
ドＣＣの上面が導体層１４とされ、その上部にエミッタ
コーン１７が形成される。そしてこのエミッタコーン１
７と、絶縁層Ｚ２、第１ゲートＧF 、絶縁層Ｚ１、第２
ゲートＧS によりＦＥＣが形成される。ただし、この場
合第２ゲートＧS に孔は設けられず、第２ゲートＧSが
アノードとして作用することで、エミッタコーン１７よ
り放出された電子は第２ゲートＧS に達し、従って第２
ゲートＧS −共通カソードＣＣ間に電流が流れることに
なる。
【００２６】この素子部Ｑ1 における第２スキャンカソ
ードＳＣ２の上方となる部位では、図３に示されるよう
にエミッタコーン１７の下部の導体層１４は絶縁層Ｚ３
により第２スキャンカソードＳＣ２とは絶縁されてい
る。また、この素子部Ｑ1 における第２ゲートＧS は導
体層１１により画素部２０の第１ゲートＧF 及び第２ゲ
ートＧS に電気的に接続されている。従って画像部２０
は、素子部Ｑ1 の第２ゲートＧS の電圧により電界放出
動作が制限されることになる。
ードＳＣ２の上方となる部位では、図３に示されるよう
にエミッタコーン１７の下部の導体層１４は絶縁層Ｚ３
により第２スキャンカソードＳＣ２とは絶縁されてい
る。また、この素子部Ｑ1 における第２ゲートＧS は導
体層１１により画素部２０の第１ゲートＧF 及び第２ゲ
ートＧS に電気的に接続されている。従って画像部２０
は、素子部Ｑ1 の第２ゲートＧS の電圧により電界放出
動作が制限されることになる。
【００２７】素子部Ｑ2 に相当する部位では図２に示す
ように共通カソードＣＣの上面が絶縁層Ｚ３とされ、そ
の上部の導体層１５にエミッタコーン１８が形成され
る。そしてこのエミッタコーン１８と、絶縁層Ｚ２、第
１ゲートＧF 、絶縁層Ｚ１、第２ゲートＧS によりＦＥ
Ｃが形成される。ただし、この場合も第２ゲートＧS に
孔は設けられず、第２ゲートＧS がアノードとして作用
することで、エミッタコーン１７より放出された電子は
第２ゲートＧS に達することになる。ここで、図３から
分かるように素子部Ｑ2 における第２スキャンカソード
ＳＣ２の上方となる部位では、エミッタコーン１７の下
部の導体層１５が第２スキャンカソードＳＣ２に達して
おり、従って素子部Ｑ2 については、第２ゲートＧS −
第２スキャンカソードＳＣ２間に電流が流れることにな
る。
ように共通カソードＣＣの上面が絶縁層Ｚ３とされ、そ
の上部の導体層１５にエミッタコーン１８が形成され
る。そしてこのエミッタコーン１８と、絶縁層Ｚ２、第
１ゲートＧF 、絶縁層Ｚ１、第２ゲートＧS によりＦＥ
Ｃが形成される。ただし、この場合も第２ゲートＧS に
孔は設けられず、第２ゲートＧS がアノードとして作用
することで、エミッタコーン１７より放出された電子は
第２ゲートＧS に達することになる。ここで、図３から
分かるように素子部Ｑ2 における第２スキャンカソード
ＳＣ２の上方となる部位では、エミッタコーン１７の下
部の導体層１５が第２スキャンカソードＳＣ２に達して
おり、従って素子部Ｑ2 については、第２ゲートＧS −
第２スキャンカソードＳＣ２間に電流が流れることにな
る。
【００２８】また、共通カソードＣＣの上方の部位で
は、図２に示すように素子部Ｑ1 における第２ゲートＧ
S と素子部Ｑ2 における第１ゲートＧF が導体層１２に
より電気的に接続されており、さらに、第２スキャンカ
ソードＳＣ２の上方の部位では、図３に示すように素子
部Ｑ2 における第２ゲートＧS と素子部Ｑ1 における第
１ゲートＧF が導体層１３により電気的に接続されてい
る。
は、図２に示すように素子部Ｑ1 における第２ゲートＧ
S と素子部Ｑ2 における第１ゲートＧF が導体層１２に
より電気的に接続されており、さらに、第２スキャンカ
ソードＳＣ２の上方の部位では、図３に示すように素子
部Ｑ2 における第２ゲートＧS と素子部Ｑ1 における第
１ゲートＧF が導体層１３により電気的に接続されてい
る。
【００２９】第１スキャンカソードＳＣ１の上方の部位
では、図４に示すように最下層の第１スキャンカソード
ＳＣ１の上部は絶縁層Ｚ３とされるが、素子部Ｑ3 に相
当する部位のみ導体層１６が形成されている。そしてそ
の上部にエミッタコーン１９が形成される。このエミッ
タコーン１９と、絶縁層Ｚ２、第１ゲートＧF 、絶縁層
Ｚ１、第２ゲートＧS によりＦＥＣが形成される。この
場合も第２ゲートＧSに孔は設けられず、第２ゲートＧS
がアノードとして作用することで、エミッタコーン１
９より放出された電子は第２ゲートＧS に達し、従って
素子部Ｑ3 については第２ゲートＧS −第１スキャンカ
ソードＳＣ１間に電流が流れることになる。
では、図４に示すように最下層の第１スキャンカソード
ＳＣ１の上部は絶縁層Ｚ３とされるが、素子部Ｑ3 に相
当する部位のみ導体層１６が形成されている。そしてそ
の上部にエミッタコーン１９が形成される。このエミッ
タコーン１９と、絶縁層Ｚ２、第１ゲートＧF 、絶縁層
Ｚ１、第２ゲートＧS によりＦＥＣが形成される。この
場合も第２ゲートＧSに孔は設けられず、第２ゲートＧS
がアノードとして作用することで、エミッタコーン１
９より放出された電子は第２ゲートＧS に達し、従って
素子部Ｑ3 については第２ゲートＧS −第１スキャンカ
ソードＳＣ１間に電流が流れることになる。
【００３０】また素子部Ｑ3 における第２ゲートＧS は
抵抗層Ｒ2 を介して隣のゲートラインの第２ゲートＧS
に接続される。さらに、図面上、抵抗層Ｒ1 の右側に隣
接する第２ゲートＧS は図２、図３の素子部Ｑ1 におけ
る第２ゲートＧS と連続しており、また、図面上、抵抗
層Ｒ2の左側に隣接する第２ゲートＧS 、即ち素子部Ｑ3
における第２ゲートＧS は図２、図３の素子部Ｑ2 に
おける第２ゲートＧS と連続している（図１参照）。ま
た、この素子部Ｑ3 の第１ゲートＧF がゲートライン
（Ｇ2 ）から連続されており（もしくは導体層によって
接続されており）、従ってゲート（Ｇ1 〜Ｇm）に出力
される画像データは、素子部Ｑ3 の第１ゲートＧF に印
加されることになる。
抵抗層Ｒ2 を介して隣のゲートラインの第２ゲートＧS
に接続される。さらに、図面上、抵抗層Ｒ1 の右側に隣
接する第２ゲートＧS は図２、図３の素子部Ｑ1 におけ
る第２ゲートＧS と連続しており、また、図面上、抵抗
層Ｒ2の左側に隣接する第２ゲートＧS 、即ち素子部Ｑ3
における第２ゲートＧS は図２、図３の素子部Ｑ2 に
おける第２ゲートＧS と連続している（図１参照）。ま
た、この素子部Ｑ3 の第１ゲートＧF がゲートライン
（Ｇ2 ）から連続されており（もしくは導体層によって
接続されており）、従ってゲート（Ｇ1 〜Ｇm）に出力
される画像データは、素子部Ｑ3 の第１ゲートＧF に印
加されることになる。
【００３１】なお、素子部Ｑ1 〜Ｑ3 における第２ゲー
トＧS には孔は設けられないと述べたが、ＦＥＣの製造
工程の１つとして第２ゲートが形成された後、孔を開
け、エミッタ１７〜１９を形成していく方法がある。こ
の場合、その後において孔が塞がれるものである。孔を
塞ぐにはマスクを換えて斜め蒸着したり、スパッタ等で
実行できる。従って、素子部Ｑ1 〜Ｑ3 における第２ゲ
ートＧS は他の部材により塞がれる構成となる場合もあ
る。
トＧS には孔は設けられないと述べたが、ＦＥＣの製造
工程の１つとして第２ゲートが形成された後、孔を開
け、エミッタ１７〜１９を形成していく方法がある。こ
の場合、その後において孔が塞がれるものである。孔を
塞ぐにはマスクを換えて斜め蒸着したり、スパッタ等で
実行できる。従って、素子部Ｑ1 〜Ｑ3 における第２ゲ
ートＧS は他の部材により塞がれる構成となる場合もあ
る。
【００３２】このような構造の画素部２０及びメモリ部
１０を図５に等価回路として示す。なお、図１〜図４に
対応する部位を各部の符合により示している。即ち、メ
モリ部１０においてはフリップフロップ回路によるデー
タ保持動作がなされることになり、その保持データに基
ずいて画素部２０が駆動されることになる。
１０を図５に等価回路として示す。なお、図１〜図４に
対応する部位を各部の符合により示している。即ち、メ
モリ部１０においてはフリップフロップ回路によるデー
タ保持動作がなされることになり、その保持データに基
ずいて画素部２０が駆動されることになる。
【００３３】素子部Ｑ3 の第１ゲートＧF に画像データ
に応じた電圧ＶD が印加されたとき、この電圧ＶD が図
８における電圧ＶTHより高いと、素子部Ｑ3 において第
２ゲートＧS からエミッタコーン１９を介して第１スキ
ャンカソードＳＣ１に電流が流れることになる。この電
流により抵抗部Ｒ2 の両端で電圧降下が生じ、ｂ点の電
圧が下がる。このｂ点の電圧が図８における電圧ＶTHよ
り低くなると、素子部Ｑ1 の第２ゲートＧS −共通カソ
ードＣＣ間の電流が流れなくなり、ａ点の電圧は第２ゲ
ート電圧ＶＧ2 とほぼ等しくなる。これにより、画素部
２０が発光動作を行なうことになる。
に応じた電圧ＶD が印加されたとき、この電圧ＶD が図
８における電圧ＶTHより高いと、素子部Ｑ3 において第
２ゲートＧS からエミッタコーン１９を介して第１スキ
ャンカソードＳＣ１に電流が流れることになる。この電
流により抵抗部Ｒ2 の両端で電圧降下が生じ、ｂ点の電
圧が下がる。このｂ点の電圧が図８における電圧ＶTHよ
り低くなると、素子部Ｑ1 の第２ゲートＧS −共通カソ
ードＣＣ間の電流が流れなくなり、ａ点の電圧は第２ゲ
ート電圧ＶＧ2 とほぼ等しくなる。これにより、画素部
２０が発光動作を行なうことになる。
【００３４】一方、素子部Ｑ3 の第１ゲートＧF の電圧
ＶD が電圧ＶTHより低いと、ｂ点の電圧は第２ゲート電
圧ＶＧ2 とほぼ等しくなる。このとき素子部Ｑ1 の第２
ゲートＧS −共通カソードＣＣ間に電流が流れることに
なり、ａ点の電圧は降下していることになる。つまり、
ａ点の電圧が電圧ＶTHより低くなることにより、画素部
２０が発光動作を停止することになる。
ＶD が電圧ＶTHより低いと、ｂ点の電圧は第２ゲート電
圧ＶＧ2 とほぼ等しくなる。このとき素子部Ｑ1 の第２
ゲートＧS −共通カソードＣＣ間に電流が流れることに
なり、ａ点の電圧は降下していることになる。つまり、
ａ点の電圧が電圧ＶTHより低くなることにより、画素部
２０が発光動作を停止することになる。
【００３５】このメモリ部１０の動作を図７のタイミン
グチャートに示す。１ラインの走査としてまず第２スキ
ャンカソードＳＣ２の印加電圧ＶS2の立上りにより、保
持していたデータがリセットされ、第１スキャンカソー
ドＶS1の立下りタイミングから次の立上りタイミングま
での期間に印加される電圧ＶD の情報は、第１スキャン
カソードＶS1の電圧印加期間において保持されることに
なり、つまり、この間画素部２０は発光動作を行なって
いることになる。
グチャートに示す。１ラインの走査としてまず第２スキ
ャンカソードＳＣ２の印加電圧ＶS2の立上りにより、保
持していたデータがリセットされ、第１スキャンカソー
ドＶS1の立下りタイミングから次の立上りタイミングま
での期間に印加される電圧ＶD の情報は、第１スキャン
カソードＶS1の電圧印加期間において保持されることに
なり、つまり、この間画素部２０は発光動作を行なって
いることになる。
【００３６】以上のように構成される本実施例では、画
素部２０に対応してメモリ部１０が設けられることでス
タティック表示を可能とし、メモリデータにより発光動
作がなされることで発光期間が長くなるため、ダイナミ
ック表示よりはるかに低い駆動電圧で十分な輝度を得る
ことができる。さらに、駆動電圧を低く設定できること
で、蛍光体の寿命も伸ばすことができる。そして、この
メモリ部はＦＥＣを用いて構成するため、ＦＥＣ製造工
程において同時的に製造していくことができる。
素部２０に対応してメモリ部１０が設けられることでス
タティック表示を可能とし、メモリデータにより発光動
作がなされることで発光期間が長くなるため、ダイナミ
ック表示よりはるかに低い駆動電圧で十分な輝度を得る
ことができる。さらに、駆動電圧を低く設定できること
で、蛍光体の寿命も伸ばすことができる。そして、この
メモリ部はＦＥＣを用いて構成するため、ＦＥＣ製造工
程において同時的に製造していくことができる。
【００３７】ところで、この実施例のように構成するこ
とで、一旦画像データに基ずく電圧で１画面分の走査を
行なった後、そのまま新たに走査を行なわなければ、ス
タティック表示の静止画とすることができることにもな
る。また、プルアップ抵抗にフェーズ機能を持たせれ
ば、カソード−ゲート間にショートが発生した場合、そ
の画素のみを切り放すこともできる。
とで、一旦画像データに基ずく電圧で１画面分の走査を
行なった後、そのまま新たに走査を行なわなければ、ス
タティック表示の静止画とすることができることにもな
る。また、プルアップ抵抗にフェーズ機能を持たせれ
ば、カソード−ゲート間にショートが発生した場合、そ
の画素のみを切り放すこともできる。
【００３８】なお、実施例ではメモリ部１０としてＦＥ
Ｃを３素子使用した例で説明したが、複数のＦＥＣを有
するアレイの３つのグループに、それぞれ同様の各機能
を持たせるように構成してもよい。
Ｃを３素子使用した例で説明したが、複数のＦＥＣを有
するアレイの３つのグループに、それぞれ同様の各機能
を持たせるように構成してもよい。
【００３９】
【発明も効果】以上説明したように、本発明の電界放出
素子を用いた表示装置は、各画素部に対して、カソード
と制御電極と集束電極を有する電界放出素子（ＦＥＣ）
が制御電極への印加電圧に応じてカソードから集束電極
に対して電界放出を行なう動作を用いて形成されるデー
タ保持部を設け、画素部の電界放出素子における制御電
極に対してはデータ保持部に保持されているデータが供
給されるように構成したため、スタティック表示が可能
となり、低い駆動電圧で十分な輝度を得ることができ、
また駆動電圧を低く設定できることで、蛍光体の寿命も
伸ばすことができるという効果がある。そして、このメ
モリ部はＦＥＣを用いて構成するため、ＦＥＣ製造工程
において同時的に製造していくことができ、製造工程の
複雑化を生じないという効果も発揮される。
素子を用いた表示装置は、各画素部に対して、カソード
と制御電極と集束電極を有する電界放出素子（ＦＥＣ）
が制御電極への印加電圧に応じてカソードから集束電極
に対して電界放出を行なう動作を用いて形成されるデー
タ保持部を設け、画素部の電界放出素子における制御電
極に対してはデータ保持部に保持されているデータが供
給されるように構成したため、スタティック表示が可能
となり、低い駆動電圧で十分な輝度を得ることができ、
また駆動電圧を低く設定できることで、蛍光体の寿命も
伸ばすことができるという効果がある。そして、このメ
モリ部はＦＥＣを用いて構成するため、ＦＥＣ製造工程
において同時的に製造していくことができ、製造工程の
複雑化を生じないという効果も発揮される。
【図１】本発明の実施例の要部の構成の説明図である。
【図２】実施例の要部のＡ−Ａ断面図である
【図３】実施例の要部のＢ−Ｂ断面図である
【図４】実施例の要部のＣ−Ｃ断面図である
【図５】実施例の要部の等価回路図である
【図６】実施例の表示装置の概略的な構成の説明図であ
る
る
【図７】実施例の要部の動作の説明図である
【図８】実施例におけるＦＥＣの第２ゲート電流特性の
説明図である
説明図である
【図９】ＦＥＣアレイの説明図である
【図１０】ＦＥＣアレイを使用した表示装置の説明図で
ある。
ある。
１ 表示装置 ２ メモリ ３ タイミングコントローラ ４ スキャン側ドライバ ５ データ側ドライバ ６ シフトレジスタ １０ メモリ部 １１，１２，１３，１４，１５，１６ 導体層 １７，１８，２２ エミッタコーン ２０ 画素部 ２１ 孔 Ｒ1 ，Ｒ2 ，Ｒ3 抵抗層 Ｚ１，Ｚ２，Ｚ３ 絶縁層 Ｑ1 ，Ｑ2 ，Ｑ3 素子部 Ｇ1 〜Ｇm ゲートライン ＧF 第１ゲート ＧS 第２ゲート Ｃ1 〜Ｃn カソード ＣＣ 共通カソード ＳＣ１ 第１スキャンカソード ＳＣ２ 第２スキャンカソード ＡN アノード
フロントページの続き (72)発明者 伊藤 茂生 千葉県茂原市大芝629 双葉電子工業株式 会社内
Claims (2)
- 【請求項１】 カソードと制御電極と集束電極を有する
電界放出素子を複数単位有し、各電界放出素子がアノー
ド電極に対して電界放出を行なうことで１画素を形成す
る画素部と、 カソードと制御電極と集束電極を有する電界放出素子が
制御電極への印加電圧に応じてカソードから集束電極に
対して電界放出を行なう動作を用いて形成されるデータ
保持部とを設け、 １画素を構成する前記画素部に対して１単位の前記デー
タ保持部が配され、前記画素部の電界放出素子における
制御電極に対しては前記データ保持部に保持されている
データが供給されるように構成されていることを特徴と
する電界放出素子を用いた表示装置。 - 【請求項２】 前記データ保持部は、複数個の電界放出
素子から成るアレイを組み合わせて構成されていること
を特徴とする請求項１に記載の電界放出素子を用いた表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34448293A JP3225723B2 (ja) | 1993-12-20 | 1993-12-20 | 電界放出素子を用いた表示装置 |
| FR9415345A FR2714211B1 (fr) | 1993-12-20 | 1994-12-20 | Dispositif du type à émission de champ. |
| KR1019940035291A KR100201362B1 (ko) | 1993-12-20 | 1994-12-20 | 전계방출소자를 이용한 표시장치 |
| US08/361,582 US5589738A (en) | 1993-12-20 | 1994-12-22 | Field emission type display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34448293A JP3225723B2 (ja) | 1993-12-20 | 1993-12-20 | 電界放出素子を用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176280A true JPH07176280A (ja) | 1995-07-14 |
| JP3225723B2 JP3225723B2 (ja) | 2001-11-05 |
Family
ID=18369609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34448293A Expired - Fee Related JP3225723B2 (ja) | 1993-12-20 | 1993-12-20 | 電界放出素子を用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225723B2 (ja) |
-
1993
- 1993-12-20 JP JP34448293A patent/JP3225723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3225723B2 (ja) | 2001-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
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