JPH07162004A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07162004A JPH07162004A JP5308253A JP30825393A JPH07162004A JP H07162004 A JPH07162004 A JP H07162004A JP 5308253 A JP5308253 A JP 5308253A JP 30825393 A JP30825393 A JP 30825393A JP H07162004 A JPH07162004 A JP H07162004A
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Abstract
(57)【要約】
【目的】 レーザアニール法を用いたスタガード構造薄
膜トランジスタの均一性の改善 【構成】 スタガード構造薄膜トランジスタの製造方法
において、レーザアニール時にキャップ膜を平坦化させ
ることによって、ソース・ドレイン部とチャネル部のキ
ャップ膜厚を自己整合形に変化させ、実効的レー強度を
変化させる。この結果ソース・ドレイン部、チャネル部
の両者とも最適条件でレーザアニールが可能になり、ト
ランジスタ全域にわたって均一な結晶化膜が得られる。
膜トランジスタの均一性の改善 【構成】 スタガード構造薄膜トランジスタの製造方法
において、レーザアニール時にキャップ膜を平坦化させ
ることによって、ソース・ドレイン部とチャネル部のキ
ャップ膜厚を自己整合形に変化させ、実効的レー強度を
変化させる。この結果ソース・ドレイン部、チャネル部
の両者とも最適条件でレーザアニールが可能になり、ト
ランジスタ全域にわたって均一な結晶化膜が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、透明性絶縁基板上に形
成された多結晶シリコン薄膜トランジスタの製造方法に
関するものである。さらに詳しくは、エキシマレーザア
ニール法を用いたスタガード型薄膜トランジスタの製造
方法に関するものである。
成された多結晶シリコン薄膜トランジスタの製造方法に
関するものである。さらに詳しくは、エキシマレーザア
ニール法を用いたスタガード型薄膜トランジスタの製造
方法に関するものである。
【０００２】
【従来の技術】近年ガラス基板上に薄膜能動デバイスを
形成する技術は、大面積透過型液晶ディスプレイや密着
型イメージセンサ等を初めとする各所に応用がめざさ
れ、研究が活発化している。そのなかでも多結晶シリコ
ン薄膜トランジスタは周辺駆動回路も一体化した全薄膜
化デバイスを作成できる最も有望なデバイスとして注目
を集めている。特にエキシマレーザアニール法を用いた
薄膜トランジスタは低温で高移動度なトランジスタを実
現する手段として最も有効である。エキシアレーザアニ
ール法は基板上に形成されたシリコン薄膜を紫外パルス
光であるエキシマレーザ照射によって、瞬時的に溶融再
結晶化を行う方法であり、基板に熱ダメージを与えるこ
となく、シリコン膜のみ高温処理を行えるため特性を向
上できる。またトランジスタ構造としてはスタガード構
造はプレーナ構造と比較して、製造方法が簡易で低リー
ク電流化が図れるという特性を持つ。
形成する技術は、大面積透過型液晶ディスプレイや密着
型イメージセンサ等を初めとする各所に応用がめざさ
れ、研究が活発化している。そのなかでも多結晶シリコ
ン薄膜トランジスタは周辺駆動回路も一体化した全薄膜
化デバイスを作成できる最も有望なデバイスとして注目
を集めている。特にエキシマレーザアニール法を用いた
薄膜トランジスタは低温で高移動度なトランジスタを実
現する手段として最も有効である。エキシアレーザアニ
ール法は基板上に形成されたシリコン薄膜を紫外パルス
光であるエキシマレーザ照射によって、瞬時的に溶融再
結晶化を行う方法であり、基板に熱ダメージを与えるこ
となく、シリコン膜のみ高温処理を行えるため特性を向
上できる。またトランジスタ構造としてはスタガード構
造はプレーナ構造と比較して、製造方法が簡易で低リー
ク電流化が図れるという特性を持つ。
【０００３】レーザアニール法を用いて従来のスタガー
ド構造薄膜トランジスタを作製する方法を図４に示す。
ガラス基板１０１上にソース・ドレイン電極となる多結
晶シリコン薄膜２０１を形成する。チャネル層となるノ
ンドープ非晶質シリコン薄膜３０１、キャップ膜４０１
をＣＶＤ法等で成膜し、エキシマレーザ照射による結晶
化を行う。この多結晶シリコン膜上にゲート絶縁膜６０
１となるシリコン酸化膜、ゲート電極７０１となるポリ
シリ層を形成し、電極パターニングを行う。ソース・ド
レイン領域はイオン注入法により形成する。この方法で
作製した薄膜トランジスタでは、Ｎ型、Ｐ型ともに移動
度１００ｃｍ2 ／Ｖ．ｓ以上の高移動度が得られてい
る。
ド構造薄膜トランジスタを作製する方法を図４に示す。
ガラス基板１０１上にソース・ドレイン電極となる多結
晶シリコン薄膜２０１を形成する。チャネル層となるノ
ンドープ非晶質シリコン薄膜３０１、キャップ膜４０１
をＣＶＤ法等で成膜し、エキシマレーザ照射による結晶
化を行う。この多結晶シリコン膜上にゲート絶縁膜６０
１となるシリコン酸化膜、ゲート電極７０１となるポリ
シリ層を形成し、電極パターニングを行う。ソース・ド
レイン領域はイオン注入法により形成する。この方法で
作製した薄膜トランジスタでは、Ｎ型、Ｐ型ともに移動
度１００ｃｍ2 ／Ｖ．ｓ以上の高移動度が得られてい
る。
【０００４】また、特開平０３−０３３９３５号公報記
載の発明では、チャネルとなる部分のみキャップ膜を薄
くしレーザアニールされた時の熱の放熱効率を高めるこ
とによって、チャネル部のみ結晶性をよくする試みがな
されている。
載の発明では、チャネルとなる部分のみキャップ膜を薄
くしレーザアニールされた時の熱の放熱効率を高めるこ
とによって、チャネル部のみ結晶性をよくする試みがな
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、レーザ
アニール法ではレーザの最適照射強度はアニールされる
薄膜の材料、膜厚に大きく依存する。スタガード構造で
はソース・ドレイン領域とチャネルを形成する領域とで
半導体膜厚が異なるため両者で最適照射強度が異なり均
一な多結晶膜を得られないという問題があった。この結
果ソース・ドレイン領域、チャネル領域のいずれかの部
分がトランジスタ特性を制限し、特性の劣化あるいは、
レーザ強度に対するマージンが小さい等の問題点があっ
た。
アニール法ではレーザの最適照射強度はアニールされる
薄膜の材料、膜厚に大きく依存する。スタガード構造で
はソース・ドレイン領域とチャネルを形成する領域とで
半導体膜厚が異なるため両者で最適照射強度が異なり均
一な多結晶膜を得られないという問題があった。この結
果ソース・ドレイン領域、チャネル領域のいずれかの部
分がトランジスタ特性を制限し、特性の劣化あるいは、
レーザ強度に対するマージンが小さい等の問題点があっ
た。
【０００６】特開平０３−０３３９３５号公報記載の方
法を用いるとこのチャネル部とソースドレイン部の結晶
性の差をさらに増大させると言う問題点を持つ。さらに
この方法ではチャネル部とキャップ膜の薄膜化されてい
る部位が完全に一致できないためそのズレがＴＦＴ特性
の不均一性の原因となる。
法を用いるとこのチャネル部とソースドレイン部の結晶
性の差をさらに増大させると言う問題点を持つ。さらに
この方法ではチャネル部とキャップ膜の薄膜化されてい
る部位が完全に一致できないためそのズレがＴＦＴ特性
の不均一性の原因となる。
【０００７】本発明の目的は、上記課題を解決し、スタ
ガード構造薄膜トランジスタのソースドレイン領域およ
びチャネル領域の両領域で均一な多結晶膜を得ることが
できる薄膜トランジスタの製造方法を提供することにあ
る。
ガード構造薄膜トランジスタのソースドレイン領域およ
びチャネル領域の両領域で均一な多結晶膜を得ることが
できる薄膜トランジスタの製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の要旨は、スタガ
ード型薄膜トランジスタの製造方法において、前記絶縁
性基板上にソース・ドレイン電極となる第１の半導体層
を島状に形成する工程と、前記第１の半導体層を覆うよ
うに第２の半導体層を形成する工程と、第２の半導体層
に第１の絶縁膜を形成する工程、前記第１絶縁膜を平坦
化する工程と、前記第１の絶縁膜を介して紫外レーザ光
を照射することにより第１及び第２の半導体層をアニー
ルする工程と、ゲート電極層を形成する工程とを有する
とことを特徴とする薄膜トランジスタの作製方法を提供
するところにある。
ード型薄膜トランジスタの製造方法において、前記絶縁
性基板上にソース・ドレイン電極となる第１の半導体層
を島状に形成する工程と、前記第１の半導体層を覆うよ
うに第２の半導体層を形成する工程と、第２の半導体層
に第１の絶縁膜を形成する工程、前記第１絶縁膜を平坦
化する工程と、前記第１の絶縁膜を介して紫外レーザ光
を照射することにより第１及び第２の半導体層をアニー
ルする工程と、ゲート電極層を形成する工程とを有する
とことを特徴とする薄膜トランジスタの作製方法を提供
するところにある。
【０００９】第１の絶縁膜としては、二酸化シリコン、
窒化シリコン、窒素を含有する酸化シリコン等の透明絶
縁体を用いることができる。
窒化シリコン、窒素を含有する酸化シリコン等の透明絶
縁体を用いることができる。
【００１０】平坦化プロセスとしては、半導体プロセス
で行われている種々の方法を用いることができる。例え
ば、ボロン、リンを含有する酸化膜（ＢＰＳＧ）形成
し、高温で熱処理を行うＢＰＳＧ膜形成法や、酸化膜を
堆積後、有機物質をスピンコートし、この後ドライエッ
チングにより上部有機物質を除去すると同時に酸化膜の
突起部分もエッチング除去して平坦化するエッチバック
法あるいは、基板と電極間にバイアスをかけながら、ス
パッタ法で絶縁膜を成膜することでエッチングと堆積を
同時に行い平坦化するバイアススパッタ法などを用いる
ことができる。
で行われている種々の方法を用いることができる。例え
ば、ボロン、リンを含有する酸化膜（ＢＰＳＧ）形成
し、高温で熱処理を行うＢＰＳＧ膜形成法や、酸化膜を
堆積後、有機物質をスピンコートし、この後ドライエッ
チングにより上部有機物質を除去すると同時に酸化膜の
突起部分もエッチング除去して平坦化するエッチバック
法あるいは、基板と電極間にバイアスをかけながら、ス
パッタ法で絶縁膜を成膜することでエッチングと堆積を
同時に行い平坦化するバイアススパッタ法などを用いる
ことができる。
【００１１】アニールに用いる紫外レーザ光としては、
例えば、波長２４７ｎｍのＫｒＦエキシマレーザや波長
１９３ｎｍのＡｒＦエキシマレーザなどがある。
例えば、波長２４７ｎｍのＫｒＦエキシマレーザや波長
１９３ｎｍのＡｒＦエキシマレーザなどがある。
【００１２】薄膜トランジスタのゲート絶縁膜として、
第１の絶縁膜層をそのまま使うことも可能であるが、一
度、第１の絶縁膜層を除去してから別途ゲート絶縁膜と
して、酸化シリコン等を形成しなおいてもよい。
第１の絶縁膜層をそのまま使うことも可能であるが、一
度、第１の絶縁膜層を除去してから別途ゲート絶縁膜と
して、酸化シリコン等を形成しなおいてもよい。
【００１３】
【作用】紫外レーザ光照射による結晶化方法では図２に
示すように膜厚が厚くなるほど必要レーザ強度は高くな
る。膜厚が厚いほど温度上昇に要する熱容量が大きくな
るからである。例えばソース・ドレイン電極部（１００
ｎｍ）ではチャネル部（５０ｎｍ）より約３０〜４０％
高いレーザ強度を必要とする。
示すように膜厚が厚くなるほど必要レーザ強度は高くな
る。膜厚が厚いほど温度上昇に要する熱容量が大きくな
るからである。例えばソース・ドレイン電極部（１００
ｎｍ）ではチャネル部（５０ｎｍ）より約３０〜４０％
高いレーザ強度を必要とする。
【００１４】一方、キャップ膜である第１の絶縁膜を通
してレーザ照射を行う場合、キャップ膜厚に依存して、
レーザ光効率が変化する。キャップ膜厚に依存して光反
射率が変化するからである。図３にシリコン上に形成し
たＳｉＯ2 キャップ膜厚に対する光反射率の変化を示
す。本実施例のキャップ膜厚１００ｎｍの場合レーザ光
（波長３０８ｎｍ）に対する反射率は６０％程度で最大
となる。キャップ膜厚が５０ｎｍになると反射率は低く
なり、実効レ−ザ強度は３０〜４０％高くなる。
してレーザ照射を行う場合、キャップ膜厚に依存して、
レーザ光効率が変化する。キャップ膜厚に依存して光反
射率が変化するからである。図３にシリコン上に形成し
たＳｉＯ2 キャップ膜厚に対する光反射率の変化を示
す。本実施例のキャップ膜厚１００ｎｍの場合レーザ光
（波長３０８ｎｍ）に対する反射率は６０％程度で最大
となる。キャップ膜厚が５０ｎｍになると反射率は低く
なり、実効レ−ザ強度は３０〜４０％高くなる。
【００１５】この結果、本発明の方法では、同一レーザ
強度でソース・ドレイン部、チャネル部ともに最適アニ
ールが可能となり均一な多結晶膜が作製できた。上記ポ
リシリコン膜、及びキャップ膜厚はここに揚げた数値だ
けでなく半導体膜厚の変化による必要強度の変化がキャ
ップ膜厚の変化による光効率の変化により補償できるよ
うな組み合わせならば良い。
強度でソース・ドレイン部、チャネル部ともに最適アニ
ールが可能となり均一な多結晶膜が作製できた。上記ポ
リシリコン膜、及びキャップ膜厚はここに揚げた数値だ
けでなく半導体膜厚の変化による必要強度の変化がキャ
ップ膜厚の変化による光効率の変化により補償できるよ
うな組み合わせならば良い。
【００１６】
【実施例】本発明の実施例を図面にもとづいて説明を行
う。図１は本発明の実施例を示す工程図である。透明絶
縁性基板１０１上にＣＶＤ法等により第１の半導体層で
ある多結晶シリコン薄膜２０１を５０ｎｍ堆積した（図
１（ａ））。ソースドレイン電極状にパターン化した
後、この上部に同じくＣＶＤ法により、第２半導体層で
ある非晶質シリコン薄膜３０１を５０ｎｍ、さらにその
上部にキャップ膜４０１として、二酸化シリコンを１０
０ｎｍ以上堆積した。この上に有機物質（シリカ）をス
ピンコートにより塗布し、ベークする。この後ドライエ
ッチングにより、上部シリカを除去する。この時、二酸
化シリコンとシリカが同じエッチングレートであるた
め、突起部分の二酸化シリコン膜が同時にエッチング除
去され、平坦化される。このプロセスにより、チャネル
上の膜厚１００ｎｍ、ソース・ドレイン領域では５０ｎ
ｍの厚さになるように平坦化した。この平坦化されたキ
ャップ膜を介して紫外レーザ光（エキシマレーザ、波長
３０８ｎｍ）を照射し第１及び第２の半導体層を結晶化
した。
う。図１は本発明の実施例を示す工程図である。透明絶
縁性基板１０１上にＣＶＤ法等により第１の半導体層で
ある多結晶シリコン薄膜２０１を５０ｎｍ堆積した（図
１（ａ））。ソースドレイン電極状にパターン化した
後、この上部に同じくＣＶＤ法により、第２半導体層で
ある非晶質シリコン薄膜３０１を５０ｎｍ、さらにその
上部にキャップ膜４０１として、二酸化シリコンを１０
０ｎｍ以上堆積した。この上に有機物質（シリカ）をス
ピンコートにより塗布し、ベークする。この後ドライエ
ッチングにより、上部シリカを除去する。この時、二酸
化シリコンとシリカが同じエッチングレートであるた
め、突起部分の二酸化シリコン膜が同時にエッチング除
去され、平坦化される。このプロセスにより、チャネル
上の膜厚１００ｎｍ、ソース・ドレイン領域では５０ｎ
ｍの厚さになるように平坦化した。この平坦化されたキ
ャップ膜を介して紫外レーザ光（エキシマレーザ、波長
３０８ｎｍ）を照射し第１及び第２の半導体層を結晶化
した。
【００１７】図３に示すように、キャップ膜厚５０ｎｍ
と１００ｎｍとでは反射利が異なり、チャネル部より３
０〜４０％高いレーザ強度を必要とするソース・ドレイ
ン領域で丁度、実効レーザ強度が３０〜４０％高くな
る。本実施例では、最適なキャップ膜厚が、平坦化によ
り自己整合形に形成できるという効果がある。
と１００ｎｍとでは反射利が異なり、チャネル部より３
０〜４０％高いレーザ強度を必要とするソース・ドレイ
ン領域で丁度、実効レーザ強度が３０〜４０％高くな
る。本実施例では、最適なキャップ膜厚が、平坦化によ
り自己整合形に形成できるという効果がある。
【００１８】次に、フッ酸によりキャップ膜を除去し、
あらためて、ゲート絶縁膜、及びゲート電極を形成し
て、薄膜トランジスタを作製した。
あらためて、ゲート絶縁膜、及びゲート電極を形成し
て、薄膜トランジスタを作製した。
【００１９】本方法により結晶化した膜上にゲート絶縁
膜、及びゲート電極を形成して薄膜トランジスタを作製
し、従来に比べて良好な特性を得た。ここではスタガー
ド構造薄膜トランジスタについてのみ実施例を示した
が、ＳＲＡＭ応用をはじめとして薄膜トランジスタ下部
に段差や熱容量の異なる物質を有するデバイスにおいて
も同様な方法を用いる事により多結晶薄膜の均一性が向
上できることが確認された。
膜、及びゲート電極を形成して薄膜トランジスタを作製
し、従来に比べて良好な特性を得た。ここではスタガー
ド構造薄膜トランジスタについてのみ実施例を示した
が、ＳＲＡＭ応用をはじめとして薄膜トランジスタ下部
に段差や熱容量の異なる物質を有するデバイスにおいて
も同様な方法を用いる事により多結晶薄膜の均一性が向
上できることが確認された。
【００２０】
【発明の効果】以上説明したように、本方法では、キャ
ップ膜に平坦化プロセスを導入する事によってソース・
ドレイン部とチャネル部上のキャップ膜厚を変え、実効
エネルギ強度が結晶化に必要なレーザ強度と一致するよ
うに自己整合的に変化させ均一な多結晶膜を実現した。
この結果従来のスタガード構造にくらべてトランジスタ
特性が改善され、レーザアニール強度のマージンも格段
に向上した。
ップ膜に平坦化プロセスを導入する事によってソース・
ドレイン部とチャネル部上のキャップ膜厚を変え、実効
エネルギ強度が結晶化に必要なレーザ強度と一致するよ
うに自己整合的に変化させ均一な多結晶膜を実現した。
この結果従来のスタガード構造にくらべてトランジスタ
特性が改善され、レーザアニール強度のマージンも格段
に向上した。
【図１】本発明の第１の実施例を説明するための工程図
【図２】シリコン膜厚とアニールに必要な強度の関係を
示した図
示した図
【図３】キャップ膜厚と光反射率の関係を示した図
【図４】従来の薄膜トランジスタの製造方法を示す工程
図
図
１０１ 透明絶縁性基板 ２０１ 多結晶シリコン薄膜 ３０１ 非晶質シリコン薄膜 ４０１ キャップ膜 ５０１ 紫外レーザ光 ６０１ ゲート絶縁膜 ７０１ ゲート電極
Claims (1)
- 【請求項１】 スタガード型薄膜トランジスタの製造方
法において、基板上にソース・ドレイン電極となる第１
の半導体層を島状に形成する工程と、前記第１の半導体
層を覆うように第２の半導体層を形成する工程と、該第
２の半導体層上に第１の絶縁膜を形成する工程と、前記
第１絶縁膜を平坦化する工程と、前記第１の絶縁膜を介
して紫外レーザ光を照射することにより第１及び第２の
半導体層をアニールする工程と、ゲート電極層を形成す
る工程とを有することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308253A JP2546524B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308253A JP2546524B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162004A true JPH07162004A (ja) | 1995-06-23 |
| JP2546524B2 JP2546524B2 (ja) | 1996-10-23 |
Family
ID=17978788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308253A Expired - Fee Related JP2546524B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546524B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391747B1 (en) | 1999-02-09 | 2002-05-21 | Nec Corporation | Method for forming polycrystalline silicon film |
| US6830994B2 (en) | 2001-03-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a crystallized semiconductor film |
| US6919235B1 (en) | 1998-08-05 | 2005-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having semiconductor circuit comprising semiconductor element, and method for manufacturing same |
| JP2014132675A (ja) * | 2007-12-19 | 2014-07-17 | Palo Alto Research Center Inc | 自己整列ゲートをもつ印刷ｔｆｔおよびｔｆｔアレイ |
-
1993
- 1993-12-08 JP JP5308253A patent/JP2546524B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919235B1 (en) | 1998-08-05 | 2005-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having semiconductor circuit comprising semiconductor element, and method for manufacturing same |
| US6391747B1 (en) | 1999-02-09 | 2002-05-21 | Nec Corporation | Method for forming polycrystalline silicon film |
| US6830994B2 (en) | 2001-03-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a crystallized semiconductor film |
| JP2014132675A (ja) * | 2007-12-19 | 2014-07-17 | Palo Alto Research Center Inc | 自己整列ゲートをもつ印刷ｔｆｔおよびｔｆｔアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546524B2 (ja) | 1996-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960618 |
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