JPH07161963A - Manufacture of quantum wire structure - Google Patents

Manufacture of quantum wire structure

Info

Publication number
JPH07161963A
JPH07161963A JP30793393A JP30793393A JPH07161963A JP H07161963 A JPH07161963 A JP H07161963A JP 30793393 A JP30793393 A JP 30793393A JP 30793393 A JP30793393 A JP 30793393A JP H07161963 A JPH07161963 A JP H07161963A
Authority
JP
Japan
Prior art keywords
oxide film
quantum wire
silicon
film
wire structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30793393A
Other languages
Japanese (ja)
Inventor
Kenji Okada
健治 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP30793393A priority Critical patent/JPH07161963A/en
Publication of JPH07161963A publication Critical patent/JPH07161963A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To form a quantum wire structure, by utilizing a stress generated in case of the oxidizing of a thick film, and by making the thermal oxide film present near the end of the oxide film of the thick film into a thin film, and further, by utilizing silicon present below the part made into a thin film as a part of a quantum wire. CONSTITUTION:By the thermal oxidation of a silicon substrate 1, a silicon oxide film 2 is formed, and thereafter, a silicon nitride film is formed on the film 2. By the etching of this silicon nitride film, a new silicon nitride film 3 is formed, and thereafter, by the thermal oxidation of the silicon oxide film 2, a first oxide film 4 is formed out of a part of the film 2. Hereupon, in case of the forming of the first oxide film 4, a local stress is generated in a silicon crystal present below the end part of the first oxide film 4. By the further heat treatment of the same, this stress is further increased. By this stress, the diffusions of oxidation seeds are suppressed, and thereby, the oxidizing rate of the same is changed. Therefore, in case of the performing of this thermal oxidation, a part 6 made into a thin film and a protruding part 7 of silicon are formed respectively in the end part of the first oxide film 4. Still, after the forming of the first oxide film 4, a second oxide film 5 is formed by a thermal oxidation. In this way, both a gate oxide film which has along the shape of the first oxide film 4 and the protruding part 7 of silicon are utilized, and thereby, a quantum wire structure can be formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は量子細線構造の製造方法
に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a quantum wire structure.

【0002】[0002]

【従来の技術】近年、半導体デバイスの進歩により、高
集積化、デザインルールの微細化が進んでいる。このよ
うな微細化の進行により、従来のトランジスタ構造とは
異なる、新たな素子構造の開発の必要性が高まってい
る。このような新規素子として量子効果を利用したデバ
イスが検討されてきている(電子情報通信学会誌Vol.7
2,No12,pp1387〜1391,1989年12月参照)。
2. Description of the Related Art In recent years, the progress of semiconductor devices has led to higher integration and finer design rules. With the progress of such miniaturization, there is an increasing need to develop a new device structure different from the conventional transistor structure. Devices using the quantum effect have been studied as such new devices (Journal of the Institute of Electronics, Information and Communication Engineers Vol.7).
2, No12, pp1387 to 1391, December 1989).

【0003】量子効果を引き起こすためには電子の波長
程度のオーダーの寸法を持つドットもしくは細線の形成
技術、およびそれらを結合し、回路を構成する技術の開
発が必要とされる。
In order to induce the quantum effect, it is necessary to develop a technique for forming dots or fine lines having dimensions on the order of the wavelength of electrons, and a technique for connecting them to form a circuit.

【0004】従来の量子細線構造の製造方法として試み
られている方法の概略図を図5に示す。以下従来例の量
子細線構造の製造方法について、図5を参照しながら説
明する。
FIG. 5 shows a schematic view of a method attempted as a conventional method for manufacturing a quantum wire structure. Hereinafter, a method for manufacturing a quantum wire structure of a conventional example will be described with reference to FIG.

【0005】図5(a)において、シリコン基板1上にシ
リコン酸化膜2を形成する。図5(b)において、シリコ
ン窒化膜3を堆積し、所定の形状に加工する。図5(c)
において、1000℃パイロ酸化雰囲気下で600nm熱酸化を
行い、第1の酸化膜4を形成する。図5(d)において、
シリコン窒化膜3を除去し、細線領域31を得る。本方
法により、2つの第1の酸化膜4に挟まれる領域に細線
領域31が形成され、これを利用することによって量子
細線の形成が可能となる。
In FIG. 5A, a silicon oxide film 2 is formed on a silicon substrate 1. In FIG. 5B, the silicon nitride film 3 is deposited and processed into a predetermined shape. Figure 5 (c)
At 1000 ° C., thermal oxidation at 600 nm is performed in a pyrooxidizing atmosphere to form a first oxide film 4. In FIG. 5 (d),
The silicon nitride film 3 is removed to obtain the fine line region 31. According to this method, the thin wire region 31 is formed in the region sandwiched by the two first oxide films 4, and the quantum wire can be formed by utilizing this.

【0006】[0006]

【発明が解決しようとする課題】以上のように構成され
た従来の量子細線構造の製造方法においては、細線領域
31の幅が第1の酸化膜4の酸化によって決定されるた
め、幅の制御性が悪いという問題点を有していた。
In the conventional method of manufacturing a quantum wire structure having the above-described structure, the width of the wire region 31 is determined by the oxidation of the first oxide film 4, so that the width can be controlled. It had a problem of poor sex.

【0007】本発明はかかる点に鑑み、厚膜酸化時に発
生する応力を利用することによって、上記問題点を解決
した量子細線構造の製造方法を提供することを目的とす
る。
In view of the above points, the present invention has an object to provide a method for manufacturing a quantum wire structure which solves the above problems by utilizing the stress generated during thick film oxidation.

【0008】[0008]

【課題を解決するための手段】本発明の量子細線構造の
製造方法は、厚膜酸化時に発生する応力を利用し、厚膜
酸化膜端近傍の熱酸化膜を薄膜化し、薄膜化部の下部の
シリコンを量子細線の一部として利用することにより、
細線幅の制御性が悪いという問題点を解決した量子細線
構造の製造方法を得るものである。
A method for manufacturing a quantum wire structure according to the present invention utilizes a stress generated during thick film oxidation to thin a thermal oxide film near an edge of a thick film oxide film, and to reduce a thickness of a lower portion of a thinned portion. By using the silicon of as part of the quantum wire,
(EN) A method for manufacturing a quantum wire structure, which solves the problem that the controllability of the wire width is poor.

【0009】[0009]

【作用】本発明は上記した構成によって、量子細線の幅
の制御を容易にした、量子細線構造の製造が可能とな
る。
With the above-described structure, the present invention makes it possible to manufacture a quantum wire structure in which the width of the quantum wire is easily controlled.

【0010】[0010]

【実施例】以下本発明の第1の実施例の量子細線構造の
製造方法について、図面を参照しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a quantum wire structure according to a first embodiment of the present invention will be described below with reference to the drawings.

【0011】(実施例1)図1は本発明の第1の実施例
における量子細線構造の製造方法を示すプロセスフロ
ー、図2はその工程断面図である。以上のように量子細
線構造の製造方法について以下その作製フローについて
説明する。
(Embodiment 1) FIG. 1 is a process flow showing a method of manufacturing a quantum wire structure in a first embodiment of the present invention, and FIG. 2 is a sectional view of the process. The manufacturing flow of the method for manufacturing the quantum wire structure as described above will be described below.

【0012】図1(a)および図2(a)において、シリコン
基板1を熱酸化し、膜厚10nmを有するシリコン酸化膜2
を形成する。図1(b)において、膜厚120nmを有するシリ
コン窒化膜を堆積する。図1(c)および図2(b)において
窒化膜エッチングを行い、所定の形状のシリコン窒化膜
3を形成する。図1(d)および図2(c)において、膜厚60
0nmの熱酸化を行い、分第1の酸化膜4を形成する。図
1(e)および図2(d)においてシリコン窒化膜3をリン酸
液によって除去する。図1(f)において、1100℃16時間
窒素雰囲気下で熱処理を行う。図1(g)および図2(e)に
おいて、フッ酸液にて酸化膜エッチングを行い、シリコ
ン酸化膜2を除去する。図1(h)および図2(f)にて、熱
酸化により12nmの膜厚を有する第2の酸化膜5を形成す
る。
In FIGS. 1A and 2A, the silicon substrate 1 is thermally oxidized to form a silicon oxide film 2 having a film thickness of 10 nm.
To form. In FIG. 1B, a silicon nitride film having a film thickness of 120 nm is deposited. 1C and 2B, the nitride film is etched to form the silicon nitride film 3 having a predetermined shape. In FIG. 1 (d) and FIG. 2 (c), the film thickness 60
Thermal oxidation of 0 nm is performed to form the first oxide film 4. 1E and 2D, the silicon nitride film 3 is removed with a phosphoric acid solution. In FIG. 1 (f), heat treatment is performed at 1100 ° C. for 16 hours in a nitrogen atmosphere. 1 (g) and 2 (e), the oxide film is etched with a hydrofluoric acid solution to remove the silicon oxide film 2. In FIG. 1 (h) and FIG. 2 (f), a second oxide film 5 having a film thickness of 12 nm is formed by thermal oxidation.

【0013】このとき、第1の酸化膜4形成時に第1の
酸化膜4端部下のシリコン結晶には局所的応力が発生し
ている。これにさらに図1(f)の熱処理を行うことによ
ってこの応力はさらに増大する。一般に、応力の印加さ
れたシリコン結晶を酸化すると、その応力によって酸化
種の拡散が抑制され、酸化レートが変化する。したがっ
て、図2(e)の状態から熱酸化を行った場合には図2(f)
に示したように第1の酸化膜4の端部に薄膜化部6およ
びシリコンの突起部7が形成される。この薄膜化部6の
膜厚は本実施例の場合、約5nmである。
At this time, when the first oxide film 4 is formed, a local stress is generated in the silicon crystal below the end portion of the first oxide film 4. By further subjecting this to the heat treatment of FIG. 1 (f), this stress is further increased. In general, when a stress-applied silicon crystal is oxidized, the stress suppresses the diffusion of oxidizing species and changes the oxidation rate. Therefore, when thermal oxidation is performed from the state of Fig. 2 (e),
As shown in FIG. 5, the thinned portion 6 and the silicon protrusion 7 are formed on the end portion of the first oxide film 4. The film thickness of the thinned portion 6 is about 5 nm in this embodiment.

【0014】以上のように本実施例によれば、第1の酸
化膜4の形状にそって薄膜化部を有するゲート酸化膜、
およびシリコンの突起部を形成することが可能となり、
これを利用して量子細線構造を形成することが可能とな
る。
As described above, according to this embodiment, the gate oxide film having the thinned portion along the shape of the first oxide film 4,
And it becomes possible to form a silicon protrusion,
By utilizing this, it becomes possible to form a quantum wire structure.

【0015】なお、本実施例において、窒化膜除去と、
1100℃ 16時間窒素雰囲気中熱処理の処理順を入れ換え
ることも可能である。
In this embodiment, the removal of the nitride film and the
It is also possible to change the order of heat treatment in a nitrogen atmosphere at 1100 ° C for 16 hours.

【0016】なお、本実施例において、第2の酸化膜5
を形成する熱酸化工程においては、シリコン中の応力に
よる酸化種の拡散が抑制されることによって酸化レート
が遅くなり、第1の酸化膜4端部において薄膜化部6が
形成されるため、もともと拡散レートがパイロ酸化に比
べて遅い、ドライ酸化にて第2の酸化膜5を形成する方
が、薄膜化が顕著になる。以降の実施例で示すような利
用をする場合には薄膜化部6と第2の酸化膜5部の膜厚
差が大きい方が有利であるため、本実施例において第2
の酸化膜5形成に際し、ドライ酸化を用いることによ
り、より優れた量子細線構造の形成が可能となる。
In the present embodiment, the second oxide film 5
In the thermal oxidation step for forming the film, since the diffusion of the oxidizing species due to the stress in the silicon is suppressed, the oxidation rate becomes slower, and the thinned portion 6 is formed at the end of the first oxide film 4. If the second oxide film 5 is formed by dry oxidation, the diffusion rate of which is slower than that of pyrooxidation, the thinning becomes more remarkable. In the case of use as shown in the following examples, it is advantageous that the film thickness difference between the thinned portion 6 and the second oxide film 5 portion is large, and therefore, in the present embodiment,
By using dry oxidation when forming the oxide film 5, the more excellent quantum wire structure can be formed.

【0017】(実施例2)以下本発明の第2の実施例の
量子細線構造の製造方法について、図面を参照しながら
説明する。
(Embodiment 2) A method of manufacturing a quantum wire structure according to a second embodiment of the present invention will be described below with reference to the drawings.

【0018】図3は本発明の第2の実施例における量子
細線構造の製造方法を示す工程断面図、斜視図および動
作説明図である。以上のように構成された量子細線構造
の製造方法について以下その作製フローについて説明す
る。
FIG. 3 is a process sectional view, a perspective view and an operation explanatory view showing a method of manufacturing a quantum wire structure in a second embodiment of the present invention. The manufacturing flow of the quantum wire structure having the above-described structure will be described below.

【0019】第1の実施例に示した製造方法により、図
1(f)のような、薄膜化部6を有する形状を形成する。
その後、図3(a)において、CVD法により多結晶シリコン
膜堆積、リン拡散を行い、所定の形状に多結晶シリコン
膜をエッチングしてゲート電極11を形成する。このと
きの斜視図を図3(b)に示す。図3(b)において、薄膜化
部および突起部は細線方向13で示される方向に伸びる
細線状となっている。
By the manufacturing method shown in the first embodiment, a shape having a thinned portion 6 as shown in FIG. 1 (f) is formed.
After that, in FIG. 3A, a polycrystalline silicon film is deposited and phosphorus is diffused by a CVD method, and the polycrystalline silicon film is etched into a predetermined shape to form a gate electrode 11. A perspective view at this time is shown in FIG. In FIG. 3B, the thinned portion and the protrusion have a thin line shape extending in the direction indicated by the thin line direction 13.

【0020】図3(a)に示した第2の実施例において、
シリコン基板1をアースとして、ゲート電極11に電圧
を印加する。印加電圧がシリコン基板1の基板型によっ
て決まる反転側極性になるようにすると、印加電圧がし
きい値以上になると薄膜化部6下部にチャンネル領域1
2が形成される。このチャンネル領域12の幅は薄膜化
部6の幅、膜厚、印加電圧によって決まるが、第1の実
施例に示した条件においては薄膜化部6の幅は約20nmで
あるため、この程度の寸法である。これはまた、反転層
深さはシリコン基板1中の不純物濃度、印加電圧等に依
存するが数nm程度である。従ってチャンネル領域12は
幅方向、深さ方向には量子化されており、細線方向13
に沿った量子細線である。細線方向13に伸びるチャン
ネル領域12の両端に電圧を印加し、その電圧を増大さ
せていくと、図3(c)に示したように、両端間には一次
元伝導の特徴である負性抵抗を有する電流が流れる。
In the second embodiment shown in FIG. 3 (a),
A voltage is applied to the gate electrode 11 with the silicon substrate 1 as ground. When the applied voltage is set to have an inversion polarity determined by the substrate type of the silicon substrate 1, when the applied voltage becomes equal to or higher than the threshold value, the channel region 1 is formed below the thinned portion 6.
2 is formed. The width of the channel region 12 is determined by the width, the film thickness, and the applied voltage of the thinned portion 6, but under the conditions shown in the first embodiment, the thinned portion 6 has a width of about 20 nm. It is a dimension. The depth of the inversion layer is about several nm although it depends on the impurity concentration in the silicon substrate 1, the applied voltage and the like. Therefore, the channel region 12 is quantized in the width direction and the depth direction, and the thin line direction 13
Is a quantum wire along. When a voltage is applied to both ends of the channel region 12 extending in the thin line direction 13 and the voltage is increased, as shown in FIG. An electric current having

【0021】(実施例3)以下本発明の第3の実施例の
量子細線構造の製造方法について、図面を参照しながら
説明する。
(Embodiment 3) A method of manufacturing a quantum wire structure according to a third embodiment of the present invention will be described below with reference to the drawings.

【0022】図4は本発明の第3の実施例における量子
細線構造の製造方法を示す工程断面図および斜視図であ
る。以上のように構成された量子細線構造の製造方法に
ついて以下その作製フローについて説明する。
FIG. 4 is a process sectional view and a perspective view showing a method of manufacturing a quantum wire structure according to a third embodiment of the present invention. The manufacturing flow of the quantum wire structure having the above-described structure will be described below.

【0023】第1の実施例に示した製造方法により、図
1(f)のような、薄膜化部6を有する形状を形成する。
その後、図4(a)において、薄膜化部6における膜厚以
上で、かつ、第2の酸化膜5の膜厚以下の所定の膜厚分
フッ酸水溶液によるエッチングにより除去する。このと
きシリコンの突起部7が露出する。図4(b)において、
イオン注入法によりヒ素イオンを注入し、突起部7部分
に不純物注入層21を形成する。このときの斜視図を図
4(c)に示す。図4(c)において、不純物注入層21は細
線方向22で示される方向に伸びる細線状となってい
る。
By the manufacturing method shown in the first embodiment, a shape having a thinned portion 6 as shown in FIG. 1 (f) is formed.
After that, as shown in FIG. 4A, a predetermined thickness not less than the film thickness of the thinned portion 6 and not more than the thickness of the second oxide film 5 is removed by etching with a hydrofluoric acid aqueous solution. At this time, the protruding portion 7 of silicon is exposed. In FIG. 4 (b),
Arsenic ions are implanted by the ion implantation method to form the impurity-implanted layer 21 on the protruding portion 7. A perspective view at this time is shown in FIG. In FIG. 4C, the impurity implantation layer 21 has a thin line shape extending in the direction indicated by the thin line direction 22.

【0024】図4(c)に示した第3の実施例において、
細線方向22に伸びる不純物注入層21の両端に電圧を
印加し、その電圧を増大させていくと、図3(c)に示し
たように、両端間には一次元伝導の特徴である負性抵抗
を有する電流が流れる。
In the third embodiment shown in FIG. 4 (c),
When a voltage is applied to both ends of the impurity injection layer 21 extending in the thin line direction 22 and the voltage is increased, as shown in FIG. A current having resistance flows.

【0025】[0025]

【発明の効果】以上のように本発明は工程が簡略で制御
性に優れた量子細線構造の製造方法が得られる。
INDUSTRIAL APPLICABILITY As described above, the present invention can provide a method for manufacturing a quantum wire structure having simple steps and excellent controllability.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例におけるプロセスフロー
を示す図
FIG. 1 is a diagram showing a process flow in a first embodiment of the present invention.

【図2】本発明の第1の実施例における工程断面図FIG. 2 is a process sectional view in the first embodiment of the present invention.

【図3】(a)本発明の第2の実施例における断面図 (b)本発明の第2の実施例における斜視図 (c)本発明の第2の実施例における動作説明図3A is a cross-sectional view of the second embodiment of the present invention, FIG. 3B is a perspective view of the second embodiment of the present invention, and FIG. 3C is an operation explanatory view of the second embodiment of the present invention.

【図4】(a)本発明の第3の実施例における工程断面
図 (b)本発明の第3の実施例における工程断面図 (c)本発明の第3の実施例における斜視図
4A is a process sectional view in a third embodiment of the present invention. FIG. 4B is a process sectional view in a third embodiment of the present invention. FIG. 4C is a perspective view of the third embodiment of the present invention.

【図5】従来例の量子細線構造の製造方法を示す工程断
面図
FIG. 5 is a process sectional view showing a method of manufacturing a quantum wire structure of a conventional example.

【符号の説明】 1 シリコン基板 2 シリコン酸化膜 3 シリコン窒化膜 4 第1の酸化膜 5 第2の酸化膜 6 薄膜化部 7 突起部 11 ゲート電極 12 チャンネル領域 13 細線方向 21 不純物注入層 22 細線方向 31 細線領域[Explanation of Codes] 1 Silicon substrate 2 Silicon oxide film 3 Silicon nitride film 4 First oxide film 5 Second oxide film 6 Thinned portion 7 Projection portion 11 Gate electrode 12 Channel region 13 Fine line direction 21 Impurity injection layer 22 Fine line Direction 31 Fine line area

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】シリコン上に酸化抑制用マスクを形成する
第1の工程と、所定の膜厚に熱酸化を行う第2の工程
と、前記酸化抑制用マスクを除去する第3の工程と、10
50℃以上の温度にて3時間以上不活性ガス雰囲気下で熱
処理を行う第4の工程と、所定の膜厚まで熱酸化する第
5の工程とを含むことを特徴とする量子細線構造の製造
方法。
1. A first step of forming an oxidation suppressing mask on silicon, a second step of performing thermal oxidation to a predetermined film thickness, and a third step of removing the oxidation suppressing mask. Ten
Manufacturing a quantum wire structure characterized by including a fourth step of performing a heat treatment in an inert gas atmosphere at a temperature of 50 ° C. or more for 3 hours or more, and a fifth step of thermally oxidizing to a predetermined film thickness. Method.
【請求項2】シリコン上に酸化抑制用マスクを形成する
第1の工程と、所定の膜厚に熱酸化を行う第2の工程
と、1050℃以上の温度にて3時間以上不活性ガス雰囲気
下で熱処理を行う第3の工程と、前記酸化抑制用マスク
を除去する第4の工程と、所定の膜厚まで熱酸化する第
5の工程とを含むことを特徴とする量子細線構造の製造
方法。
2. A first step of forming an oxidation suppressing mask on silicon, a second step of performing thermal oxidation to a predetermined film thickness, and an inert gas atmosphere at a temperature of 1050 ° C. or higher for 3 hours or longer. Manufacturing a quantum wire structure comprising: a third step of performing heat treatment below; a fourth step of removing the oxidation suppressing mask; and a fifth step of thermally oxidizing the film to a predetermined film thickness. Method.
【請求項3】第5の工程における熱酸化をドライ酸化雰
囲気で行うことを特徴とする請求項1または2記載の量
子細線構造の製造方法。
3. The method of manufacturing a quantum wire structure according to claim 1, wherein the thermal oxidation in the fifth step is performed in a dry oxidizing atmosphere.
【請求項4】第5の工程に続き、導電性材料からなる電
極を形成する第6の工程を行うことを特徴とする請求項
1または2記載の量子細線構造の製造方法。
4. The method of manufacturing a quantum wire structure according to claim 1, further comprising a sixth step of forming an electrode made of a conductive material, following the fifth step.
【請求項5】第5の工程に続き、不純物をイオン注入法
により導入することを特徴とする請求項1または2記載
の量子細線構造の製造方法。
5. The method of manufacturing a quantum wire structure according to claim 1, wherein impurities are introduced by an ion implantation method after the fifth step.
【請求項6】第5の工程に続き、不純物を拡散法により
導入することを特徴とする請求項1または2記載の量子
細線構造の製造方法。
6. The method for producing a quantum wire structure according to claim 1, wherein impurities are introduced by a diffusion method subsequent to the fifth step.
【請求項7】第5の工程に続き、第5の工程により形成
したシリコン酸化膜を所定の膜厚除去し、シリコンの一
部もしくは全部を露出する第6の工程を有することを特
徴とする請求項1または2記載の量子細線構造の製造方
法。
7. A sixth step, which follows the fifth step, has a sixth step of removing a part or all of silicon by removing a predetermined thickness of the silicon oxide film formed by the fifth step. The method for manufacturing the quantum wire structure according to claim 1.
【請求項8】第6の工程に続き、導電性材料からなる電
極を形成する第7の工程を行うことを特徴とする請求項
7記載の量子細線構造の製造方法。
8. The method of manufacturing a quantum wire structure according to claim 7, further comprising a seventh step of forming an electrode made of a conductive material after the sixth step.
【請求項9】第6の工程に続き、不純物をイオン注入法
により導入することを特徴とする請求項7記載の量子細
線構造の製造方法。
9. The method for producing a quantum wire structure according to claim 7, wherein impurities are introduced by an ion implantation method after the sixth step.
【請求項10】第6の工程に続き、不純物を拡散法によ
り導入することを特徴とする請求項7記載の量子細線構
造の製造方法。
10. The method for producing a quantum wire structure according to claim 7, wherein impurities are introduced by a diffusion method subsequent to the sixth step.
JP30793393A 1993-12-08 1993-12-08 Manufacture of quantum wire structure Pending JPH07161963A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30793393A JPH07161963A (en) 1993-12-08 1993-12-08 Manufacture of quantum wire structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30793393A JPH07161963A (en) 1993-12-08 1993-12-08 Manufacture of quantum wire structure

Publications (1)

Publication Number Publication Date
JPH07161963A true JPH07161963A (en) 1995-06-23

Family

ID=17974922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30793393A Pending JPH07161963A (en) 1993-12-08 1993-12-08 Manufacture of quantum wire structure

Country Status (1)

Country Link
JP (1) JPH07161963A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002071460A3 (en) * 2001-03-02 2003-04-10 Forschungszentrum Juelich Gmbh Method for producing structures on the nanometric scale

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002071460A3 (en) * 2001-03-02 2003-04-10 Forschungszentrum Juelich Gmbh Method for producing structures on the nanometric scale

Similar Documents

Publication Publication Date Title
US5739574A (en) SOI semiconductor device with low concentration of electric field around the mesa type silicon
JPH03173480A (en) Manufacture of semiconductor device having multilayer conduction line lying on board
US5115296A (en) Preferential oxidization self-aligned contact technology
KR100195846B1 (en) Method of fabricating semiconductor device
JPS63257231A (en) Manufacture of semiconductor device
US4170500A (en) Process for forming field dielectric regions in semiconductor structures without encroaching on device regions
JP2002518827A (en) Method of manufacturing semiconductor device including MOS transistor
JP2001176983A (en) Semiconductor device and producing method therefor
JPH07161963A (en) Manufacture of quantum wire structure
JPS5923476B2 (en) Manufacturing method of semiconductor device
JPH0640549B2 (en) Method for manufacturing MOS semiconductor device
JPH0268930A (en) Manufacture of semiconductor device
JP2663946B2 (en) Method for manufacturing semiconductor device
JPH0370156A (en) Manufacture of semiconductor device
RU2244985C1 (en) Method for manufacturing complementary vertical bipolar transistors as parts of integrated circuits
JPH09129876A (en) Manufacture of semiconductor device
JP2530177B2 (en) Method for manufacturing semiconductor device
JPS6210027B2 (en)
JPH11354626A (en) Element separating method for semiconductor element and semiconductor device
JPH0629541A (en) Manufacture of semiconductor device
JPH09260664A (en) Manufacture of semiconductor device
JPH06188259A (en) Manufacture of semiconductor device
JPH07201967A (en) Manufacture of semiconductor device
JPH11274491A (en) Semiconductor device and its manufacturing method
JPS61212067A (en) Manufacture of semiconductor device