JPH07154238A - Bimos circuit - Google Patents
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- JPH07154238A JPH07154238A JP5296966A JP29696693A JPH07154238A JP H07154238 A JPH07154238 A JP H07154238A JP 5296966 A JP5296966 A JP 5296966A JP 29696693 A JP29696693 A JP 29696693A JP H07154238 A JPH07154238 A JP H07154238A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はバイポーラトランジスタ
とＭＯＳトランジスタとを備えているＢＩＭＯＳ回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BIMOS circuit including a bipolar transistor and a MOS transistor.
【０００２】[0002]
【従来の技術】一般にバイポーラトランジスタとＭＯＳ
トランジスタとを備えているＢＩＭＯＳ回路は、バイポ
ーラトランジスタによる高い負荷駆動能力と、ＭＯＳト
ランジスタをＣＭＯＳ構成にすることによる低消費電力
性と、ＭＯＳトランジスタによる高集積性とを有してお
り、これにより消費電力が少なくて動作速度の速いＬＳ
Ｉを低コストで実現することができ、ＤＲＡＭやＳＲＡ
ＭなどのメモリＬＳＩ、ゲートアレイなどの論理ＬＳＩ
に幅広く用いられている。2. Description of the Related Art Generally, a bipolar transistor and a MOS
A BIMOS circuit including a transistor has a high load driving capability of a bipolar transistor, a low power consumption property due to a CMOS structure of the MOS transistor, and a high integration property due to a MOS transistor. LS with low power consumption and fast operation speed
I can be realized at low cost, and DRAM and SRA
Memory LSI such as M, logic LSI such as gate array
Widely used in.
【０００３】このようなＢＩＭＯＳ回路の従来の構成を
図６に示すインバータ回路を例にとって説明する。この
インバータ回路はＰチャネルＭＯＳトランジスタＭ１
と、ＮチャネルＭＯＳトランジスタＭ２と、ＮＰＮ型の
バイポーラトランジスタＱ１と、ＮチャネルＭＯＳトラ
ンジスタＭ３とを備えている。A conventional configuration of such a BIMOS circuit will be described by taking an inverter circuit shown in FIG. 6 as an example. This inverter circuit is a P channel MOS transistor M1.
An N-channel MOS transistor M2, an NPN-type bipolar transistor Q1, and an N-channel MOS transistor M3.
【０００４】トランジスタＭ１とＭ２はＣＭＯＳインバ
ータを形成しており、各々のゲートに入力端子ＶINが接
続され、トランジスタＭ１のソースに駆動電源ＶCCが接
続され、トランジスタＭ２のソースに接地電源ＶSSが接
続されている。そして、トランジスタＭ１とＭ２のドレ
インはノードＮA において共通接続され、このノードＮ
A はトランジスタＱ１のベースに接続されている。The transistors M1 and M2 form a CMOS inverter, each gate is connected to the input terminal V IN , the source of the transistor M1 is connected to the driving power supply V CC , and the source of the transistor M2 is connected to the ground power supply V SS. Are connected. The drains of the transistors M1 and M2 are commonly connected at the node N A ,
A is connected to the base of the transistor Q1.
【０００５】一方、トランジスタＱ１のコレクタは駆動
電源ＶCCに接続され、エミッタは出力端子Ｖout に接続
されている。又トランジスタＭ３のソ−スは接地電源Ｖ
ssに、ゲ−トは入力端子ＶINに、ドレインは出力端子Ｖ
out に各々接続されている。On the other hand, the collector of the transistor Q1 is connected to the driving power source V CC , and the emitter is connected to the output terminal V out . The source of the transistor M3 is the ground power source V
ss , gate to input terminal V IN , drain to output terminal V IN
Each is connected to out .
【０００６】このように構成されたインバータ回路にお
いては、出力端子Ｖout に接続される配線や次段のゲー
トの入力容量などの負荷容量（図示せず）を充電する場
合はトランジスタＭ１とトランジスタＱ１を用い、上記
負荷容量を放電するのにトランジスタＭ３を用いてい
る。以下、これについて説明する。In the inverter circuit configured as described above, when charging the load capacitance (not shown) such as the wiring connected to the output terminal V out and the input capacitance of the gate of the next stage, the transistor M1 and the transistor Q1 are charged. And a transistor M3 is used to discharge the load capacitance. This will be described below.
【０００７】入力端子ＶINの電位がロウレベル（接地電
位ＶSSレベル、例えば零Ｖ）になると、ＰチャネルＭＯ
ＳトランジスタＭ１が導通し、ＮチャネルＭＯＳトラン
ジスタＭ２およびＭ３が非導通となる。この結果ノード
ＮA の電位は電源電圧ＶCCに充電されるため、バイポー
ラトランジスタＱ１のベース電位も上昇し、ベース・エ
ミッタ間電位がバイポーラトランジスタＱ１の順方向立
上り電圧ＶF （約０．７Ｖ）を超えると、バイポーラト
ランジスタＱ１が導通し、コレクタからエミッタに電流
が流れる。このときトランジスタＭ３は非導通であるた
め、出力端子Ｖout に接続されている負荷容量は充電さ
れる。出力端子Ｖout の電位がＶCC−ＶF よりも高くな
ると、バイポーラトランジスタＱ１のベース・エミッタ
間電圧はＶF よりも小さくなるため、バイポーラトラン
ジスタＱ１は非導通となる。When the potential of the input terminal V IN becomes low level (ground potential V SS level, for example, 0 V), the P channel MO
S transistor M1 is rendered conductive, and N channel MOS transistors M2 and M3 are rendered non-conductive. As a result, the potential of the node N A is charged to the power supply voltage V CC , the base potential of the bipolar transistor Q1 also rises, and the potential between the base and the emitter of the bipolar transistor Q1 in the forward direction rising voltage V F (about 0.7 V). Beyond, the bipolar transistor Q1 becomes conductive and a current flows from the collector to the emitter. At this time, since the transistor M3 is non-conductive, the load capacitance connected to the output terminal V out is charged. When the potential of the output terminal V out becomes higher than V CC -V F , the base-emitter voltage of the bipolar transistor Q1 becomes smaller than V F , so that the bipolar transistor Q1 becomes non-conductive.
【０００８】一方、入力端子ＶINがハイレベル（ＶCC−
ＶF ）になると、ＰチャネルＭＯＳトランジスタＭ１は
非導通となり、ＮチャネルＭＯＳトランジスタＭ２およ
びＭ３は導通するので、ノードＮA の電位は零Ｖにな
る。この結果、バイポーラトランジスタＱ１は非導通と
なる。しかし、このとき、トランジスタＭ３は導通して
いるので、出力端子Ｖout に接続されている負荷容量は
放電され、その電位は零Ｖになる。On the other hand, the input terminal V IN has a high level (V CC-
V F ), the P-channel MOS transistor M1 becomes non-conductive and the N-channel MOS transistors M2 and M3 become conductive, so that the potential of the node N A becomes 0V. As a result, the bipolar transistor Q1 becomes non-conductive. However, at this time, since the transistor M3 is conducting, the load capacitance connected to the output terminal V out is discharged and its potential becomes 0V.
【０００９】ところで、図６に示すインバータ回路の上
述の動作は、ＰチャネルＭＯＳトランジスタのしきい値
電圧ＶTPの絶対値｜ＶTP｜がバイポーラトランジスタＱ
１の順方向立上り電圧ＶF よりも大きい場合を前提とし
ていた。一般にＭＯＳトランジスタが微細化されると、
耐圧が低下するため、駆動電源電圧も低くする必要があ
る。例えば、ＭＯＳトランジスタのゲート長が０．３５
μｍでは駆動電源電圧が３．３Ｖ、ゲート長が０．２５
μｍでは２．５Ｖ、ゲート長が０．１５μｍでは１．５
Ｖ程度となることが予想される。したがって、これに伴
い、しきい値電圧の絶対値を下げる必要がある。ＭＯＳ
トランジスタのしきい値電圧はイオン注入によって容易
に調整することができるが、バイポーラトランジスタの
順方向立上り電圧ＶF はＰＮ接合の障壁によって決定さ
れるため、その調整は容易ではない。したがって微細な
トランジスタを用いたＢＩＭＯＳ回路においてはＭＯＳ
トランジスタのしきい値電圧の絶対値がバイポーラトラ
ンジスタの順方向立上り電圧よりも小さくなる可能性が
あることになる。By the way, in the above-described operation of the inverter circuit shown in FIG. 6, the absolute value | V TP | of the threshold voltage V TP of the P-channel MOS transistor is the bipolar transistor Q.
It is assumed that the voltage is higher than the forward rising voltage V F of 1. Generally, when MOS transistors are miniaturized,
Since the breakdown voltage decreases, it is necessary to lower the driving power supply voltage. For example, the gate length of a MOS transistor is 0.35
At μm, driving power supply voltage is 3.3V, gate length is 0.25
2.5 V for μm, 1.5 for gate length 0.15 μm
It is expected to be about V. Therefore, along with this, it is necessary to reduce the absolute value of the threshold voltage. MOS
The threshold voltage of the transistor can be easily adjusted by ion implantation, but the forward rising voltage V F of the bipolar transistor is determined by the barrier of the PN junction, which is not easy. Therefore, in a BIMOS circuit using fine transistors, the MOS
This means that the absolute value of the threshold voltage of the transistor may be smaller than the forward rising voltage of the bipolar transistor.
【００１０】図６に示すインバータ回路において、ＭＯ
ＳトランジスタＭ１のしきい値電圧の絶対値｜ＶTP｜が
バイポーラトランジスタＱ１の順方向立上り電圧ＶF よ
りも小さい場合の動作波形を図７に示す。ここで入力端
子ＶINの信号の振幅をＶCC−ＶF としているのは、出力
の振幅ＶCC−ＶF であるＢＩＭＯＳのインバータ回路を
縦続接続した場合を想定しているからである。In the inverter circuit shown in FIG.
FIG. 7 shows an operation waveform when the absolute value | V TP | of the threshold voltage of the S transistor M1 is smaller than the forward rising voltage V F of the bipolar transistor Q1. Here are you the amplitude of the input terminal V IN signal and V CC -V F is because it is assumed that cascaded inverter circuit output is the amplitude V CC -V F BIMOS.
【００１１】今、入力電位ＶINが零ＶからＶCC−ＶF に
変化した場合を考える。上記に述べたように｜ＶTP｜が
ＶF より大きい場合、ノードＮA の電位はＶCCから零Ｖ
になり、出力端子Ｖout の電位もＶCC−ＶF から零Ｖに
なる。ところが、｜ＶTP｜がＶF より小さいと、入力端
子ＶINの電位がＶCC−ＶF のときＭＯＳトランジスタＭ
１は非導通とならない。このときＭＯＳトランジスタＭ
２も導通しているため、ＭＯＳトランジスタＭ１のソー
ス（電位ＶCC）からＭＯＳトランジスタＭ２のソース
（電位零Ｖ）に貫通電流が流れる。また、この貫通電流
によってノードＮA の電位が零Ｖより高くなる。この時
のノードＮA の電位は図７に示すＶ１のレベルとなる。
この電位Ｖ１がＶF よりも大きくなると、バイポーラト
ランジスタＱ１は導通する。このとき、ＭＯＳトランジ
スタＭ３も導通しているため、バイポーラトランジスタ
Ｑ１のコレクタ（電位ＶCC）からＭＯＳトランジスタＭ
３のソース（電位零Ｖ）に貫通電流が流れ、これにより
出力端子Ｖout の電位は零Ｖにならない（図７の期間Ｔ
１参照）。Now, consider the case where the input potential V IN changes from zero V to V CC -V F. As described above, when | V TP | is larger than V F , the potential of node N A is zero V from V CC.
To become, become zero V from even V CC -V F the potential of the output terminal V out. However, | V TP | and is V F smaller, MOS transistors M when the potential of the input terminal V IN is V CC -V F
1 does not become non-conductive. At this time, the MOS transistor M
Since 2 is also conductive, a through current flows from the source (potential V CC ) of the MOS transistor M1 to the source (potential zero V) of the MOS transistor M2. Further, the potential of the node N A becomes higher than 0 V due to this through current. At this time, the potential of the node N A becomes the level of V1 shown in FIG.
When this potential V1 becomes larger than V F , the bipolar transistor Q1 becomes conductive. At this time, since the MOS transistor M3 is also conductive, the collector (potential V CC ) of the bipolar transistor Q1 moves from the MOS transistor M3.
A through current flows through the source of 3 (potential zero V), so that the potential of the output terminal V out does not become zero V (period T in FIG. 7).
1).
【００１２】[0012]
【発明が解決しようとする課題】上述のように、従来の
ＢＩＭＯＳ型のインバータ回路において、ＰチャネルＭ
ＯＳトランジスタＭ１のしきい値電圧の絶対値がバイポ
ーラトランジスタＱ１の順方向立上り電圧より小さい
と、貫通電流による消費電流の増大や各ノードが中間電
位になることによる回路の誤動作といった信頼性の問題
がある。また、このような問題を起きないようにするた
めにＰチャネルＭＯＳトランジスタＭ１のしきい値電圧
の絶対値を大きくすると、ＭＯＳトランジスタの駆動能
力が低下するため、動作速度が遅くなるという問題があ
る。As described above, in the conventional BIMOS type inverter circuit, the P channel M
If the absolute value of the threshold voltage of the OS transistor M1 is smaller than the forward rising voltage of the bipolar transistor Q1, reliability problems such as increase in current consumption due to through current and malfunction of the circuit due to each node being at an intermediate potential may occur. is there. Further, if the absolute value of the threshold voltage of the P-channel MOS transistor M1 is increased in order to prevent such a problem, the driving capability of the MOS transistor is reduced, which causes a problem that the operation speed becomes slow. .
【００１３】本発明は上記事情を考慮してなされたので
あって、バイポーラトランジスタを駆動するＭＯＳトラ
ンジスタのしきい値電圧の絶対値がバイポーラトランジ
スタの順方向立上り電圧よりも小さい場合でも貫通電流
が生じるのを可及的に防止することのできるＢＩＭＯＳ
回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and a through current is generated even when the absolute value of the threshold voltage of the MOS transistor driving the bipolar transistor is smaller than the forward rising voltage of the bipolar transistor. BIMOS that can prevent as much as possible
The purpose is to provide a circuit.
【００１４】[0014]
【課題を解決するための手段】本発明によるＢＩＭＯＳ
回路は、ソースが入力端子に接続され、ゲートが駆動電
源に接続された第１のＮチャネルＭＯＳトランジスタ
と、ソースが駆動電源に接続され、ゲートが第１のノー
ドを介して第１のＮチャネルＭＯＳトランジスタのドレ
インに接続された第１のＰチャネルＭＯＳトランジスタ
と、ソースが接地電源に接続され、ドレインが第２のノ
ードを介して第１のＰチャネルＭＯＳトランジスタのド
レインに接続された第２のＮチャネルＭＯＳトランジス
タと、コレクタが駆動電源に接続され、ベースが第２の
ノードに接続され、エミッタが出力端子に接続されたＮ
ＰＮ型のバイポーラトランジスタと、ソースが接地電源
に接続され、ドレインが出力端子に接続された第３のＮ
チャネルＭＯＳトランジスタと、ソースが駆動電源に接
続され、ゲートが出力端子に接続され、ドレインが第１
のノードに接続された第２のＰチャネルＭＯＳトランジ
スタと、を備え、第２のＮチャネルＭＯＳトランジスタ
のゲートは入力端子または第１のノードのいずれかに接
続され、第３のＮチャネルＭＯＳトランジスタのゲート
は入力端子または第１のノードのいずれかに接続されて
いることを特徴とする。BIMOS according to the present invention
The circuit includes a first N-channel MOS transistor having a source connected to an input terminal and a gate connected to a drive power supply, and a source connected to a drive power supply and a gate connected to a first N-channel via a first node. A first P-channel MOS transistor connected to the drain of the MOS transistor, and a second P-channel MOS transistor whose source is connected to the ground power supply and whose drain is connected to the drain of the first P-channel MOS transistor via the second node. The N-channel MOS transistor, the collector of which is connected to the driving power supply, the base of which is connected to the second node, and the emitter of which is connected to the output terminal
A PN-type bipolar transistor and a third N whose source is connected to the ground power supply and whose drain is connected to the output terminal.
The channel MOS transistor, the source is connected to the driving power supply, the gate is connected to the output terminal, and the drain is the first
A second P-channel MOS transistor connected to the node of the third N-channel MOS transistor, the gate of the second N-channel MOS transistor being connected to either the input terminal or the first node, The gate is characterized in that it is connected to either the input terminal or the first node.
【００１５】[0015]
【作用】このように構成された本発明のＢＩＭＯＳ回路
によれば、バイポーラトランジスタを駆動する第１のＰ
チャネルＭＯＳトランジスタのゲートと入力端子との間
にトランスファゲートとなる第１のＮチャネルＭＯＳト
ランジスタが設けられているとともに入力端子の電位が
ＶCC−ＶF となった場合、すなわち、出力端子が０Ｖと
なった場合に第１のノードすなわち第１のＰチャネルＭ
ＯＳトランジスタのゲートがＶCCとなるようにする第２
のＰチャネルＭＯＳトランジスタが設けられている。こ
れにより、第１のＰチャネルＭＯＳトランジスタのしき
い値電圧の絶対値がバイポーラトランジスタの順方向立
上り電圧よりも低い場合でも第１のＰチャネルＭＯＳト
ランジスタのソースから第２のＮチャネルＭＯＳトラン
ジスタのソースへ貫通電流が流れることを防止すること
ができる。According to the BIMOS circuit of the present invention constructed as described above, the first P that drives the bipolar transistor is driven.
When the potential of the input terminal becomes V CC -V F along with the first N-channel MOS transistor serving as a transfer gate between the gate and the input terminal of the channel MOS transistor is provided, i.e., the output terminal is 0V , The first node, that is, the first P channel M
Second, to set the gate of the OS transistor to V CC
P-channel MOS transistor is provided. Thus, even when the absolute value of the threshold voltage of the first P-channel MOS transistor is lower than the forward rising voltage of the bipolar transistor, the source of the first P-channel MOS transistor is changed to the source of the second N-channel MOS transistor. It is possible to prevent a through current from flowing in.
【００１６】[0016]
【実施例】本発明によるＢＩＭＯＳ回路の第１の実施例
の構成を図１に示す。この実施例のＢＩＭＯＳ回路はイ
ンバータであって、図６に示す従来のインバータ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ４と、Ｐチャ
ネルＭＯＳトランジスタＭ５とを新たに設けたものであ
る。ＮチャネルＭＯＳトランジスタＭ４のソースは入力
端子ＶINに接続され、ゲートは駆動電源ＶCCに接続さ
れ、ドレインはノードＮB を介してＰチャネルＭＯＳト
ランジスタＭ１のゲートに接続されている。又、Ｐチャ
ネルＭＯＳトランジスタＭ５のソースは駆動電源ＶCCに
接続され、ゲートは出力端子Ｖout に接続され、ドレイ
ンはノードＮB に接続されている。FIG. 1 shows the configuration of a first embodiment of a BIMOS circuit according to the present invention. The BIMOS circuit of this embodiment is an inverter, which is the conventional inverter circuit shown in FIG. 6 in which an N-channel MOS transistor M4 and a P-channel MOS transistor M5 are newly provided. The source of the N-channel MOS transistor M4 is connected to the input terminal V IN , the gate is connected to the driving power supply V CC , and the drain is connected to the gate of the P-channel MOS transistor M1 via the node N B. The source of the P-channel MOS transistor M5 is connected to the driving power supply V CC , the gate is connected to the output terminal V out , and the drain is connected to the node N B.
【００１７】次に上記第１の実施例の動作を図２に示す
動作波形を参照して説明する。入力端子ＶINの電位がロ
ウレベル（＝０Ｖ）のとき、ＭＯＳトランジシスタＭ４
は導通し、ノードＮB の電位は入力端子ＶINの電位に等
しくなって０Ｖとなる（図２の時刻ｔ１参照）。この結
果ＭＯＳトランジスタＭ１は導通し、ＭＯＳトランジス
タＭ２は非導通となるため、ノードＮA の電位は駆動電
源電位ＶCCとなり（図２の時刻ｔ１参照）、これにより
バイポーラトランジスタＱ１は導通する。一方このとき
ＭＯＳトランジスタＭ３は非導通であるので出力端子Ｖ
out の電位はＶCC−ＶF まで充電される（ここでＶF は
バイポーラトランジタの順方向立上り電圧である）。
又、ＭＯＳトランジスタＭ５のゲートは出力端子Ｖout
に接続されているため、このトランジスタＭ５のしきい
値電圧の絶対値がＶF 以上であれば、トランジスタＭ５
は非導通となる。Next, the operation of the first embodiment will be described with reference to the operation waveforms shown in FIG. When the potential of the input terminal V IN is low level (= 0V), the MOS transistor M4
Becomes conductive, and the potential of the node N B becomes equal to the potential of the input terminal V IN and becomes 0 V (see time t1 in FIG. 2). As a result, MOS transistor M1 becomes conductive and MOS transistor M2 becomes non-conductive, so that the potential of node N A becomes drive power supply potential V CC (see time t1 in FIG. 2), and bipolar transistor Q1 becomes conductive. On the other hand, at this time, since the MOS transistor M3 is non-conductive, the output terminal V
The potential at out is charged to V CC -V F (where V F is the forward voltage of the bipolar transistor).
The gate of the MOS transistor M5 is the output terminal V out.
Therefore, if the absolute value of the threshold voltage of the transistor M5 is V F or more, the transistor M5 is connected to the transistor M5.
Becomes non-conductive.
【００１８】次に入力端子ＶINがロウレベルからハイレ
ベル（＝ＶCC−ＶF ）に変化した場合を考える。今ＭＯ
ＳトランジスタＭ４のしきい値電圧をＶTNとするとノー
ドＮB の電位はＶTN≧ＶF のときにＶCC−ＶTNに、ＶTN
≦ＶF のときＶCC−ＶF になる。いずれにしもてＭＯＳ
トランジスタＭ２は導通するため、ノードＮA の電位は
下がり、バイポーラトランジスタＱ１は非導通になる。
一方、ＭＯＳトランジスタＭ３は導通するため、出力は
０Ｖになる。そうするとＭＯＳトランジスタＭ５が導通
し、ノードＮB の電位はＶCCになり、ＭＯＳトランジス
タＭ１は非導通となる（図２の時刻ｔ２参照）。Next, consider the case where the input terminal V IN changes from low level to high level (= V CC -V F ). Now MO
The threshold voltage of the S transistor M4 to V CC -V TN when the potential at the node N B When V TN of V TN ≧ V F, V TN
When ≦ V F , V CC −V F. MOS in any case
Since the transistor M2 becomes conductive, the potential of the node N A drops and the bipolar transistor Q1 becomes non-conductive.
On the other hand, since the MOS transistor M3 becomes conductive, the output becomes 0V. Then, MOS transistor M5 becomes conductive, the potential of node N B becomes V CC , and MOS transistor M1 becomes nonconductive (see time t2 in FIG. 2).
【００１９】以上説明したように入力端子ＶINの電位が
ＶCC−ＶF のとき、ノードＮB の電位は最終的にＶCCと
なるため、ＭＯＳトランジスタＭ１はそのしきい値電圧
の絶対値がＶF より小さくても非導通のままであり、Ｍ
ＯＳトランジスタＭ１のソースからＭＯＳトランジスタ
Ｍ２のソースに貫通電流は流れない。したがってノード
ＮA の電位は０Ｖになり、バイポーラトランジスタＱ１
のコレクタからＭＯＳトランジスタＭ３のソースに貫通
電流は流れない。又、ＭＯＳトランジスタＭ１のしきい
値電圧の絶対値を他のＭＯＳトランジスタのしきい値電
圧の絶対値より小さくすることができるため、駆動能力
を高くすることが可能となり、高速な動作を行うことが
できる。The above when the potential of the input terminal V IN as described is V CC -V F, since the potential at the node N B to be finally V CC, MOS transistor M1 is an absolute value of the threshold voltage Is smaller than V F , it remains non-conductive, and M
No through current flows from the source of the OS transistor M1 to the source of the MOS transistor M2. Therefore, the potential of the node N A becomes 0 V, and the bipolar transistor Q1
No through current flows from the collector of the MOS transistor to the source of the MOS transistor M3. Moreover, since the absolute value of the threshold voltage of the MOS transistor M1 can be made smaller than the absolute values of the threshold voltages of the other MOS transistors, it becomes possible to increase the driving capability and to perform a high speed operation. You can
【００２０】次に本発明によるＢＩＭＯＳ回路の第２の
実施例の構成を図３に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、ＮチャネルＭＯＳトランジスタＭ２のゲートを入力
端子ＶINに接続する代わりにノードＮB に接続したもの
である。この第２の実施例も第１の実施例と同様の動作
を行うので第１の実施例と同様の効果を有することは云
うまでもない。Next, the configuration of the second embodiment of the BIMOS circuit according to the present invention is shown in FIG. The BIMOS circuit of this embodiment is the same as the BIMOS circuit of the first embodiment shown in FIG. 1, except that the gate of the N-channel MOS transistor M2 is connected to the node N B instead of being connected to the input terminal V IN . It goes without saying that this second embodiment also has the same effect as the first embodiment because it operates similarly to the first embodiment.
【００２１】次に本発明によるＢＩＭＯＳ回路の第３の
実施例の構成を図４に示す。この実施例のＢＩＭＯＳ回
路は図１に示す第１の実施例のＢＩＭＯＳ回路におい
て、出力端子Ｖout の電位を放電するためのＮャネルＭ
ＯＳトランジスタＭ３のゲートを入力端子ＶINに接続す
る代わりにノードＮB に接続したものである。この第３
の実施例も第１の実施例と同様の動作を行うので第１の
実施例と同様の効果を有することは云うまでもない。Next, FIG. 4 shows the configuration of the third embodiment of the BIMOS circuit according to the present invention. The BIMOS circuit according to this embodiment is the same as the BIMOS circuit according to the first embodiment shown in FIG. 1 except that the N channel M for discharging the potential of the output terminal V out is used.
The gate of the OS transistor M3 is connected to the node N B instead of being connected to the input terminal V IN . This third
It is needless to say that this embodiment also has the same effect as that of the first embodiment because the same operation as that of the first embodiment is performed.
【００２２】次に本発明によるＢＩＭＯＳ回路の第４の
実施例の構成を図５に示す。この第４の実施例のＢＩＭ
ＯＳ回路は図２に示す第２の実施例のＢＩＭＯＳ回路に
おいて、ＮチャネルＭＯＳトランジスタＭ３のゲートを
入力端子ＶINに接続する代わりにノードＮB に接続した
ものである。この第４の実施例も第２の実施例と同様の
動作を行うので第２の実施例と同様の効果を有すること
は云うまでもない。Next, FIG. 5 shows the configuration of the fourth embodiment of the BIMOS circuit according to the present invention. BIM of this fourth embodiment
The OS circuit corresponds to the BIMOS circuit of the second embodiment shown in FIG. 2 in which the gate of the N-channel MOS transistor M3 is connected to the node N B instead of being connected to the input terminal V IN . It goes without saying that the fourth embodiment also has the same effect as that of the second embodiment because the same operation as that of the second embodiment is performed.
【００２３】[0023]
【発明の効果】以上述べたように本発明によれば、バイ
ポーラトランジスタのしきい値電圧の絶対値が、バイポ
ーラトランジスタの順方向立上り電圧よりも小さい場合
でも貫通電流が生じるのを可及的に防止することができ
る。As described above, according to the present invention, even if the absolute value of the threshold voltage of the bipolar transistor is smaller than the forward rising voltage of the bipolar transistor, it is possible to cause the through current. Can be prevented.
【図１】本発明の第１の実施例の構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of the present invention.
【図２】第１の実施例の回路の動作を示す波形図。FIG. 2 is a waveform chart showing the operation of the circuit of the first embodiment.
【図３】本発明の第２の実施例の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of a second embodiment of the present invention.
【図４】本発明の第３の実施例の構成を示す回路図。FIG. 4 is a circuit diagram showing a configuration of a third exemplary embodiment of the present invention.
【図５】本発明の第４の実施例の構成を示す回路図。FIG. 5 is a circuit diagram showing a configuration of a fourth exemplary embodiment of the present invention.
【図６】従来のＢＩＭＯＳ回路の構成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a conventional BIMOS circuit.
【図７】従来のＢＩＭＯＳ回路の動作を示す波形図。FIG. 7 is a waveform diagram showing the operation of a conventional BIMOS circuit.
Ｍ１ ＰチャネルＭＯＳトランジスタ Ｍ２ ＮチャネルＭＯＳトランジスタ Ｍ３ ＮチャネルＭＯＳトランジスタ Ｍ４ ＮチャネルＭＯＳトランジスタ Ｍ５ ＰチャネルＭＯＳトランジスタ ＮA ノード ＮB ノード ＶIN 入力端子 Ｖout 出力端子 Ｑ１ バイポーラトランジスタM1 P-channel MOS transistor M2 N-channel MOS transistor M3 N-channel MOS transistor M4 N-channel MOS transistor M5 P-channel MOS transistor N A node N B node VIN input terminal V out output terminal Q1 bipolar transistor
Claims (1)
動電源に接続された第１のＮチャネルＭＯＳトランジス
タと、ソースが駆動電源に接続され、ゲートが第１のノ
ードを介して前記第１のＮチャネルＭＯＳトランジスタ
のドレインに接続された第１のＰチャネルＭＯＳトラン
ジスタと、ソースが接地電源に接続され、ドレインが第
２のノードを介して前記第１のＰチャネルＭＯＳトラン
ジスタのドレインに接続された第２のＮチャネルＭＯＳ
トランジスタと、コレクタが駆動電源に接続され、ベー
スが前記第２のノードに接続され、エミッタが出力端子
に接続されたＮＰＮ型のバイポーラトランジスタと、ソ
ースが接地電源に接続され、ドレインが前記出力端子に
接続された第３のＮチャネルＭＯＳトランジスタと、ソ
ースが駆動電源に接続され、ゲートが前記出力端子に接
続され、ドレインが前記第１のノードに接続された第２
のＰチャネルＭＯＳトランジスタと、を備え、 前記第２のＮチャネルＭＯＳトランジスタのゲートは前
記入力端子または前記第１のノードのいずれかに接続さ
れ、前記第３のＮチャネルＭＯＳトランジスタのゲート
は前記入力端子または前記第１のノードのいずれかに接
続されていることを特徴とするＢＩＭＯＳ回路。1. A first N-channel MOS transistor having a source connected to an input terminal and a gate connected to a drive power supply; and a source connected to a drive power supply and a gate connected to the first node via the first node. A first P-channel MOS transistor connected to the drain of the N-channel MOS transistor, a source connected to the ground power supply, and a drain connected to the drain of the first P-channel MOS transistor via a second node. Second N channel MOS
An NPN bipolar transistor having a transistor, a collector connected to a driving power source, a base connected to the second node, an emitter connected to an output terminal, a source connected to a ground power source, and a drain connected to the output terminal. A third N-channel MOS transistor connected to the second source, a source connected to the driving power supply, a gate connected to the output terminal, and a drain connected to the first node.
And a gate of the second N-channel MOS transistor is connected to either the input terminal or the first node, and a gate of the third N-channel MOS transistor is connected to the input terminal. A BIMOS circuit connected to either a terminal or the first node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696693A JP3171518B2 (en) | 1993-11-26 | 1993-11-26 | BIMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29696693A JP3171518B2 (en) | 1993-11-26 | 1993-11-26 | BIMOS circuit |
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| JPH07154238A true JPH07154238A (en) | 1995-06-16 |
| JP3171518B2 JP3171518B2 (en) | 2001-05-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP29696693A Expired - Fee Related JP3171518B2 (en) | 1993-11-26 | 1993-11-26 | BIMOS circuit |
Country Status (1)
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| JP (1) | JP3171518B2 (en) |
-
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