JPH07152560A - スーパーパイプライン式スーパースカラーマイクロプロセッサ用のマイクロコントロールユニット - Google Patents

Abstract

(57)【要約】 【目的】 単一クロック命令に続く次のマイクロアドレ
スを得るまでのクロックサイクルの数を減少した改良さ
れたマイクロプロセッサを提供する。 【構成】 スーパースカラー、スーパーパイプライン式
マイクロプロセッサは、命令を記憶する記憶回路と、マ
イクロアドレスに応答してマイクロ命令を出力するよう
にマイクロアドレスによりアドレス可能なメモリ回路
と、このメモリ回路へマイクロアドレスを与えるように
接続されたシーケンシング回路と、上記記憶回路に接続
されたデコード回路であって、上記記憶回路に記憶され
た命令が単一クロック命令であるかどうかを、メモリ回
路がマイクロ命令を出力する前に検出し、そしてこの検
出を上記シーケンシング回路に指示するようなデコード
回路とを備えている。更に、マイクロプロセッサは、デ
ュアルパイプラインアーキテクチャに対して単一のマイ
クロＲＯＭがサポートされそして複数の実行段に対して
条件依存命令が実行されるという特徴を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、マイクロプロ
セッサに係り、より詳細には、条件依存命令を促進実行
し、単一クロック命令デコードアーキテクチャを有し、
そしてデュアルパイプラインアーキテクチャをサポート
するための単一マイクロＲＯＭ動作を行うマイクロプロ
セッサに係る。

【０００２】

【従来の技術】マイクロプロセッサの設計においては、
命令スループット、即ち１秒当たりに実行される命令の
数が第１に重要なものである。１秒当たりに実行される
命令の数は、種々の手段によって増加することができ
る。命令スループットを増加するための最も簡単な技術
は、マイクロプロセッサが動作する周波数を増加するこ
とである。しかしながら、作動周波数の増加は、製造技
術によって制限されると共に、過剰な発熱を招く。

【０００３】従って、近代のマイクロプロセッサ設計
は、クロックサイクル周期当たりに実行される命令の平
均数を増加する設計技術を用いることにより命令スルー
プットを増加することに集中している。命令スループッ
トを増加するこのような１つの技術が「パイプライン」
である。パイプライン技術は、マイクロプロセッサを通
して流れる各命令を多数の部分にセグメント化し、その
各々をパイプラインの個別の段により取り扱うことがで
きる。パイプライン動作は、実行中に多数の命令をオー
バーラップすることによってマイクロプロセッサの速度
を増加する。例えば、各命令を６つの段階で実行するこ
とができそして各段階がその機能を実行するのに１つの
クロックサイクルを必要とする場合には、６つの個別の
命令を同時に実行し（各々がパイプラインの個別の段階
で実行される）、各クロックサイクルに１つの命令を完
了することができる。この考え方によれば、パイプライ
ン式アーキテクチャは、６個のクロックサイクルごとに
１つの命令を完了する非パイプライン式アーキテクチャ
よりも６倍も大きな命令スループットをもつことにな
る。

【０００４】マイクロプロセッサの速度を高めるための
第２の技術は、マイクロプロセッサを「スーパースカラ
ー」として構成することである。スーパースカラーアー
キテクチャにおいては、クロックサイクル当たりに２つ
以上の命令が発行される。流れの中の他の命令に依存す
る命令がなければ、命令スループットの増加は、スカラ
ー性の程度に比例する。従って、アーキテクチャがレベ
ル２までスーパースカラーである（各クロックサイクル
に２つの命令が発行されることを意味する）場合には、
マシンの命令スループットが２倍となる。

【０００５】マイクロプロセッサは、高い命令スループ
ットを得るためには、スーパーパイプライン式（多数の
段をもつ命令パイプラインを「スーパーパイプライン」
と称する）であると共にスーパースカラーとすることが
できる。しかしながら、このようなシステムの動作は、
実際には、各々の命令を所与の数のパイプ段で手際よく
実行でき且つ命令の実行が相互依存しないような理想的
な状態からかけ離れている。実際の動作においては、命
令は変化するリソース要求を有し、従って、パイプライ
ンを通る命令の流れに割り込みを生じる。更に、命令は
典型的に相互依存的であり、例えば、レジスタの値を読
み取る命令は、その同じレジスタに値を書き込む手前の
命令に依存し、第１の命令がレジスタへの書き込みを完
了するまで第２の命令を実行できない。

【０００６】

【発明が解決しようとする課題】従って、スーパーパイ
プライン及びスーパースカラー技術は、マイクロプロセ
ッサのスループットを高めることはできるが、命令のス
ループットは、スーパーパイプライン式スーパースカラ
ーアーキテクチャの実施によって大きく左右される。１
つの特定の問題は、実行段を行うのに１つのクロックサ
イクルしか必要としない命令の後に浪費されるクロック
サイクルの数を減少することである。このような命令
は、その対応するマイクロ命令を単一のクロックサイク
ルで実行し、以下「単一クロック命令」と称する。特
に、現在のパイプラインアーキテクチャのもとでは、単
一クロック命令の後に、次の命令のマイクロアドレスが
得られるまで、付加的なクロックサイクルが費やされ
る。従って、そのマイクロアドレスに対応する次の続く
命令は、パイプラインを経て進むことが留められる。

【０００７】それ故、単一クロック命令の後に次のマイ
クロアドレスを得るまでのクロックサイクルの数が公知
技術よりも減少されたマイクロプロセッサアーキテクチ
ャの必要性が生じている。

【０００８】更に、多数のパイプラインを受け入れるに
必要なアレースペースの全サイズ又は数が公知技術より
も減少されたマイクロプロセッサアーキテクチャの必要
性も生じている。

【０００９】更に、条件依存命令の実行を完了又は進ま
せるまでのクロックサイクルの数が公知技術よりも減少
されたマイクロプロセッサアーキテクチャの必要性も生
じている。

【００１０】

【課題を解決するための手段】本発明は、制御信号及び
ベースアドレスを有する第１のマイクロ命令をメモリか
ら発行し、そして複数の所定のデータを評価することに
より二次アドレスを決定することによって、流れ変更命
令を促進するような改良されたマイクロコントロールユ
ニット及び方法を開示する。ベースアドレスと二次アド
レスを結合して行き先アドレスを形成し、この行き先ア
ドレスは、流れ変更命令に対して第２の段を実行するた
めのメモリ内の第２のマイクロ命令を識別する。二次ア
ドレスとは別に、流れ変更命令の実行段の完了を指示す
る完了信号が、複数の所定のデータを評価することによ
り発行される。

【００１１】本発明の別の特徴は、命令が単一クロック
命令であるかどうか検出し、そしてそれに応答して、次
のマイクロ命令を促進するようにシーケンシング回路に
知らせるようなデコード回路にある。

【００１２】本発明の別の特徴は、単一のマイクロメモ
リからマイクロメモリ命令を出力する多パイプラインマ
イクロプロセッサにある。

【００１３】本発明のプロセッサ及び方法は、多数の技
術的効果をもたらす。一般にこれらの技術的効果はプロ
セッサスループットの向上と等価であるが、本発明の種
々の特徴の特定の実施例は、次の効果の１つ以上をもた
らす。（ｉ）条件依存命令を実行する間にそして条件依
存命令の完了を決定することによりマイクロ命令メモリ
へのアクセス回数を減少し、（ii）プロセッサのマイク
ロメモリへのアクセス及びそこからの出力をパイプライ
ン処理し、従って、ハードウェア、消費電力、表面積及
びコストをあまり必要とせず、そして（iii)単一クロッ
ク命令の後の遅延を減少する。更に別の技術的効果は、
以下の説明、特許請求の範囲及び添付図面を参照するこ
とにより当業者に容易に明らかとなろう。

【００１４】

【実施例】本発明及びその効果を完全に理解するため
に、添付図面を参照して以下に詳細に説明する。本発明
のマイクロプロセッサの模範的実施例の詳細な説明は、
次のように構成される。 １．模範的プロセッサシステム １．１ マイクロプロセッサ １．２ システム ２．一般化されたパイプラインアーキテクチャ ３．単一クロック命令デコードアーキテクチャ ４．デュアルパイプラインアーキテクチャをサポートす
る単一マイクロＲＯＭ動作 ５．条件依存性命令の実行促進 ６．結論

【００１５】この構成テーブル及びこの詳細な説明で使
用する対応する見出しは、参照の便宜上設けられている
ものに過ぎない。マイクロプロセッサの従来又は既知の
観点の説明は、これを不必要に詳細にすることにより本
発明の説明を不明瞭にしない程度に省略する。

【００１６】１．模範的プロセッサシステム 模範的プロセッサシステムが図１、２及び３に示されて
いる。図１及び２は、各々、模範的なスーパースカラ
ー、スーパーパイプライン型マイクロプロセッサと、２
つの実行パイプラインのパイプ段階との基本的な機能ブ
ロックを示している。図３は、マイクロプロセッサを使
用する模範的プロセッサシステム（マザーボード）設計
を示している。

【００１７】１．１ マイクロプロセッサ 図１を参照すれば、マイクロプロセッサ１０の主たるサ
ブブロックは、次のものを含む。（ａ）中央処理ユニッ
ト（ＣＰＵ）コア２０；（ｂ）プリフェッチバッファ３
０；（ｃ）プリフェッチャ３５；（ｄ）分岐処理ユニッ
ト（ＢＰＵ）４０；（ｅ）アドレス変換ユニット（ＡＴ
Ｕ）５０；及び（ｆ）ＴＡＧ ＲＡＭ６２を含む単一化
した１６Ｋバイトのコード／データキャッシュ６０。２
５６バイトの命令ラインキャッシュ６５は、単一化キャ
ッシュへの命令フェッチを減少するための一次命令キャ
ッシュを構成し、単一化キャッシュは、二次命令キャッ
シュとして働く。オンボード浮動小数点ユニット（ＦＰ
Ｕ）７０は、ＣＰＵコア２０によってこれに発せられた
浮動小数点命令を実行する。

【００１８】マイクロプロセッサは、内部３２ビットア
ドレス及び６４ビットデータバスＡＤＳ及びＤＡＴＡを
各々使用している。単一化キャッシュ６０及び命令ライ
ンキャッシュ６５の３２バイトラインサイズに対応する
２５６ビット（３２バイト）プリフェッチバス（ＰＦ
Ｂ）は、３２命令バイトの全ラインを単一のクロックに
おいて命令ラインキャッシュへ転送できるようにする。
外部３２ビットアドレス及び６４ビットデータバスへの
インターフェイスは、バスインターフェイスユニット
（ＢＩＵ）を経て行われる。

【００１９】ＣＰＵコア２０は、２つの実行パイプＸ及
びＹを有するスーパースカラー設計のものである。これ
は、命令デコーダ２１と、アドレス計算ユニット２２Ｘ
及び２２Ｙと、実行ユニット２３Ｘ及び２３Ｙと、３２
個の３２ビットレジスタをもつレジスタファイル２４と
を備えている。ＡＣコントロールユニット２５は、レジ
スタスコアボード及びレジスタ再ネーミングハードウェ
アをもつレジスタ変換ユニット２５ａを備えている。マ
イクロシーケンサ及びマイクロＲＯＭを含むマイクロコ
ントロールユニット２６は、実行制御を与える。

【００２０】ＣＰＵコア２０からの書き込みは、１２個
の３２ビット書き込みバッファ２９へ待ち行列され、書
き込みバッファの割り当ては、ＡＣコントロールユニッ
ト２５によって実行される。これらの書き込みバッファ
は、単一化キャッシュ６０へ書き込むためのインターフ
ェイスを形成し、非キャッシュ処理書き込みは、書き込
みバッファから外部メモリへ直接送られる。書き込みバ
ッファロジックは、オプションの読み取りソース作用及
び書き込み集合作用をサポートする。

【００２１】パイプコントロールユニット２８は、実行
パイプを通る命令の流れを制御し、これは、命令が例外
を生じないことが決定されるまで命令の順序を保持し、
命令流におけるバブルを押しつぶし、そして誤って予想
された分岐及び例外を生じる命令の後に実行パイプをフ
ラッシュすることを含む。各段階に対し、パイプコント
ロールユニットは、どの実行パイプが最も初期の命令を
含むかを追跡し、「ストール」出力を与え、そして「遅
延」入力を受け取る。

【００２２】ＢＰＵ４０は、分岐（行われる又は行われ
ない）の方向を予想し、そしてその予想された行われる
分岐及び流れ命令の無条件変更（ジャンプ、コール、リ
ターン）に対するターゲットアドレスを与える。更に、
このＢＰＵは、分岐及び浮動小数点命令の場合には推論
的実行を監視し、即ち予想を誤ることのある分岐後に推
論的に発生される命令の実行、及びＦＰＵ７０へ発生さ
れる浮動小数点命令であって推論的に発生された命令が
実行を完了した後に失敗となることのある浮動小数点命
令の実行を監視する。浮動小数点命令が失敗に終わった
場合、又は分岐が誤って予想された（これは、分岐に対
するＥＸ又はＷＢ段階まで分からない）場合には、実行
パイプラインは、その失敗となった又は予想を誤った命
令の点まで修理され（即ち、その命令の後に実行パイプ
ラインがフラッシュされ）、そして命令のフェッチが再
開されねばならない。

【００２３】パイプラインの修理は、各パイプ段におい
て浮動小数点又は予想分岐命令がその段に入るときにプ
ロセッサ状態のチェックポイントを形成することにより
行われる。これらのチェックポイント検査される命令に
対し、その後の推論的に発生される命令によって変更さ
れ得る全てのリソース（プログラマが見ることのできる
レジスタ、命令ポインタ、条件コードレジスタ）がチェ
ックポイント検査される。チェックポイント検査される
浮動小数点命令が失敗に終わるか又はチェックポイント
検査される分岐が誤って予想された場合は、そのチェッ
クポイント検査された命令の後に実行パイプラインがフ
ラッシュされ、浮動小数点命令の場合には、これは、典
型的に、実行パイプライン全体をフラッシュすることを
意味し、一方、誤って予想された分岐の場合には、完了
することが許されたＥＸの対命令及びＷＢの２つの命令
があることを意味する。

【００２４】模範的なマイクロプロセッサ１０の場合
に、推論の程度についての主たる制約は、次の通りであ
る。（ａ）一度に４つまでの浮動小数点又は分岐命令に
対してのみ推論的実行が許される（即ち、推論レベルは
最大４である）。（ｂ）書き込み又は浮動小数点の記憶
は、それに関連した分岐又は浮動小数点命令が解決する
（即ち、予想が正しいか又は浮動小数点命令が失敗に終
わらない）までキャッシュ又は外部メモリに対して完了
しない。

【００２５】単一化キャッシュ６０は、４方セット連想
（４ｋセットサイズをもつ）のもので、擬似ＬＲＵ置換
アルゴリズムを使用し、ライトスルー及びライトバック
モードを有している。これは、クロック当たり２つのメ
モリアクセス（データ読み取り、命令フェッチ又はデー
タ書き込み）を許すためにデュアルポート式（バンク構
成による）にされている。命令ラインキャッシュは、完
全連想、ルックアサイド実施（単一化キャッシュに対し
て）のもので、ＬＲＵ置換アルゴリズムを使用する。

【００２６】ＦＰＵ７０は、４深さロード及び記憶待ち
行列をもつロード／記憶段と、変換段（３２ビットない
し８０ビットの拡張フォーマット）と、実行段とを備え
ている。ロードは、ＣＰＵコア２０により制御され、そ
してキャッシュ処理記憶は、書き込みバッファ２９によ
り指示される（即ち、各浮動小数点記憶動作に対して書
き込みバッファが割り当てられる）。

【００２７】図２を参照すれば、マイクロプロセッサ
は、７段のＸ及びＹ実行パイプラインを有し、即ち、命
令フェッチ段（ＩＦ）、２つの命令デコード段（ＩＤ
１、ＩＤ２）、２つのアドレス計算段（ＡＣ１、ＡＣ
２）、実行段（ＥＸ）、及びライトバック段（ＷＢ）を
有している。複合ＩＤ及びＡＣパイプ段は、スーパーパ
イプライン式であることに注意されたい。

【００２８】ＩＦ段は、ＣＰＵコア２０に連続的なコー
ド流を与える。プリフェッチャ３５は、（一次）命令ラ
インキャッシュ６５或いは（二次）単一化キャッシュ６
０のいずれかからプリフェッチバッファ３０へ１６バイ
トの命令データをフェッチする。ＢＰＵ４０は、プリフ
ェットアドレスでアクセスされ、そして予想される流れ
の変更に対してプリフェッチャへターゲットアドレスを
供給し、プリフェッチャが１つのクロック内に新たなコ
ード流へシフトできるようにする。

【００２９】デコード段ＩＤ１及びＩＤ２は、可変長さ
のＸ８６命令セットをデコードする。命令デコーダ２１
は、各クロックごとにプリフェッチバッファ３０から１
６バイトの命令データを検索する。ＩＤ１において、２
つの命令の長さがデコードされて（Ｘ及びＹの実行パイ
プに対して各々１つづつ）、Ｘ及びＹ命令ポインタを
得、それに対応するＸ及びＹバイト使用信号がプリフェ
ッチバッファへ返送される（これは、次いで、次の１６
バイト転送のために増加する）。又、ＩＤ２において
も、流れの変更のような幾つかの命令形式が決定され、
即座及び／又は変位オペランドが分離される。ＩＤ２段
は、Ｘ及びＹ命令のデコード、マイクロＲＯＭに対する
エントリポイントの発生、及びアドレスモード及びレジ
スタフィールドのデコードを完了する。

【００３０】ＩＤ段の間に、命令を実行するための最適
なパイプが決定され、命令がそのパイプへ発生される。
パイプの切り換えにより、ＩＤ２ＸからＡＣ１Ｙへそし
てＩＤ２ＹからＡＣ１Ｘへ命令を切り換えることができ
る。模範的な実施例については、流れ変更命令、浮動小
数点命令及び排他的命令のような幾つかの命令がＸパイ
プラインのみへ発生される。排他的命令は、ＥＸパイプ
段において失敗となることのある命令、及びある形式の
命令、例えば、保護モードセグメントロード、ストリン
グ命令、特殊なレジスタアクセス（制御、デバッグ、テ
スト）、乗算／除算、入力／出力、プッシュオール／ポ
ップオール（ＰＵＳＨ／ＰＯＰＡ）、及びタスクスイッ
チを含む。排他的命令は、両パイプのリソースを使用す
ることができる。というのは、これらは、ＩＤ段のみか
ら発生される（即ちこれらは他の命令と対にされない）
からである。これらの発生制約を除くと、いかなる命令
も対にして、Ｘ又はＹのいずれのパイプへ発生すること
もできる。

【００３１】アドレス計算段ＡＣ１及びＡＣ２は、メモ
リ参照のためのアドレスを計算し、そしてメモリオペラ
ンドを供給する。ＡＣ１段は、クロックごとに２つの３
２ビットリニア（３オペランド）アドレスを計算する
（比較的稀である４つのオペランドアドレスは、２つの
クロックを必要とする）。データ依存性もチェックされ
そしてレジスタ変換ユニット２５ａ（レジスタスコアボ
ード及びレジスタ再ネーミングハードウェア）を用いて
分析され、３２個の物理レジスタ２４は、Ｘ８６アーキ
テクチャで定められた８個の汎用のプログラマから見え
る論理レジスタをマップするのに使用される（ＥＡＸ、
ＥＢＸ、ＥＣＸ、ＥＤＸ、ＥＤＩ、ＥＳＩ、ＥＢＰ、Ｅ
ＳＰ）。

【００３２】ＡＣユニットは、８個のアーキテクチャ
（論理）レジスタ（Ｘ８６で定められたレジスタセット
を表す）を備えており、これらは、アドレス変換のため
のレジスタオペランドをアクセスする前にレジスタ変換
ユニットＡＣ１のアクセスに必要な遅延を回避するよう
にＡＣユニットによって使用される。アドレス変換を必
要とする命令については、ＡＣ１は、アーキテクチャレ
ジスタをアクセスする前にこれらアーキテクチャレジス
タの所要データが有効になる（リード・アフタ・ライト
の依存性がない）まで待機する。ＡＣ２段の間に、レジ
スタファイル２４及び単一化キャッシュ６０は、物理ア
ドレスでアクセスされ（キャッシュヒットの場合には、
デュアルポート式の単一化キャッシュのためのキャッシ
ュアクセス時間は、レジスタのアクセス時間と同じであ
り、レジスタセットを効果的に拡張する）、物理アドレ
スは、リニアアドレスであるか、或いはアドレス変換が
イネーブルされた場合には、ＡＴＵ５０によって発生さ
れた変換されたアドレスである。

【００３３】変換されたアドレスは、メモリのページテ
ーブル及びチップ上のワークスペース制御レジスタから
の情報を用いてリニアアドレスからＡＴＵ５０によって
発生される。単一化キャッシュは、仮想インデックスさ
れると共に物理的にタグが付けられていて、アドレス変
換がイネーブルされたときには、変換されていないアド
レス（ＡＣ１の終わりに得られる）でセットの選択を行
うことができ、そして各セットに対し、ＡＴＵ５０から
の変換されたアドレス（ＡＣ２において初期に得られ
る）でタグの比較を行うことができる。セグメント化及
び／又はアドレス変換違反のチェックも、ＡＣ２で行わ
れる。

【００３４】命令は、それらが例外を生じないと決定さ
れるまではプログラム順序に保たれる。ほとんどの命令
に対し、この決定は、ＡＣ２の間又はその前に行われ、
浮動小数点命令及びある排他的命令は、実行中に例外を
生じることがある。命令は、ＡＣ２からＥＸへ順次に通
され（又は浮動小数点命令の場合はＦＰＵ７０へ）、Ｅ
Ｘにおいて依然として例外を生じることのある整数命令
は、排他的と示され、それ故、単独で両方の実行パイプ
へ発生されるので、しかるべき順序での例外の取り扱い
が確保される。

【００３５】実行段ＥＸＸ及びＥＸＹは、命令により定
められた動作を実行する。命令は、ＥＸにおいて可変数
のクロックを消費し、即ち順序がずれて実行することが
許される（順序ずれ完了）。両方のＥＸ段は、加算、論
理及びシフト機能ユニットを備え、そして更に、ＥＸＸ
段は、乗算／除算ハードウェアを含む。

【００３６】ＷＢ段は、レジスタファイル２４、条件コ
ード、及びマシン状態の他の部分を既に実行された命令
の結果で更新する。レジスタファイルは、ＷＢのフェー
ズ１（ＰＨ１）に書き込まれ、そしてＡＣ２のフェーズ
２（ＰＨ２）に読み取られる。

【００３７】１．２ システム 図３を参照すれば、模範的な実施例として、マイクロプ
ロセッサ１０は、単一チップのメモリ及びバスコントロ
ーラ８２を含むプロセッサシステムに使用される。メモ
リ／バスコントローラ８２は、マイクロプロセッサと外
部メモリサブシステム−−レベル２キャッシュ８４及び
メインメモリ８６−−との間のインターフェイスを形成
し、６４ビットプロセッサデータバス（ＰＤ）上でのデ
ータの移動を制御する（データ路はコントローラの外部
であり、ピンの本数及びコストを低減する）。

【００３８】コントローラ８２は、３２ビットアドレス
バスＰＡＤＤＲに直接インターフェイスし、コントロー
ラ内のレジスタを読み取ったり書き込んだりするための
１ビット巾のデータポート（図示せず）を備えている。
両方向性の分離バッファ８８は、マイクロプロセッサ１
０と、ＶＬ及びＩＳＡバスとの間のアドレスインターフ
ェイスを形成する。

【００３９】コントローラ８２は、ＶＬ及びＩＳＡバス
インターフェイスの制御を行う。ＶＬ／ＩＳＡインター
フェイスチップ９１（ＨＴ３２１のような）は、３２ビ
ットＶＬバス及び１６ビットＩＳＡバスへの標準インタ
ーフェイスを形成する。ＩＳＡバスは、ＢＩＯＳ９２、
キーボードコントローラ９３、Ｉ／Ｏチップ９４及び標
準ＩＳＡスロット９５へインターフェイスする。インタ
ーフェイスチップ９１は、二重の高／低ワード〔３１：
１６〕／〔１５：０〕分離バッファにより形成された両
方向性３２／１６マルチプレクサ９６を経て３２ビット
ＶＬバスへインターフェイスする。ＶＬバスは、標準Ｖ
Ｌスロット９７へインターフェイスし、そして両方向性
分離バッファ９８を経て６４ビットプロセッサデータバ
スの下位ダブルワード〔３１：０〕へインターフェイス
する。

【００４０】２．一般化されたパイプラインアーキテク
チャ 図４は、パイプライン当たり４命令の流れを示すもの
で、２パイプラインアーキテクチャに対するオーバーラ
ップした命令実行を示している。付加的なパイプライン
と、各パイプラインに対する付加的な段とを設けること
ができる。好ましい実施例において、マイクロプロセッ
サ１０は、システムクロック信号１２４の倍数である内
部クロック１２２を使用している。図４において、内部
クロックはシステムクロックの周波数の２倍で動作する
ものとして示されている。第１内部クロックサイクル１
２６の間に、ＩＤ１は、各命令Ｘ０及びＹ０に基づいて
動作する。内部クロックサイクル１２８の間に、命令Ｘ
０及びＹ０はＩＤ２段にあり（Ｘ０はＩＤ２ｘそしてＹ
０はＩＤ２ｙにあり）、ＩＤ１段には命令Ｘ１及びＹ１
がある。内部クロックサイクル１３０の間には、ＩＤ１
に命令Ｘ２及びＹ２があり、ＩＤ２に命令Ｘ１及びＹ１
があり（Ｘ１はＩＤ２ｘにそしてＹ１はＩＤ２ｙにあ
り）、そしてＡＣ１段に命令Ｘ０及びＹ０がある（Ｘ０
はＡＣ１ｘにそしてＹ０はＡＣ１ｙにある）。内部クロ
ックサイクル１３２の間には、ＩＤ１段に命令Ｘ３及び
Ｙ３があり、ＩＤ２段に命令Ｘ２及びＹ２があり、ＡＣ
１段に命令Ｘ１及びＹ１があり、そしてＡＣ２段に命令
Ｘ０及びＹ０がある。これらの命令は、Ｘ及びＹパイプ
ラインの段を経て順次流れ続ける。クロック１３４ない
し１４０に示されたように、各命令の実行部分は、順次
クロックサイクルにおいて実行される。これは、パイプ
ライン式アーキテクチャの主たる利点であり、個々の命
令の実行時間を減少せずに、クロック当たりに完了され
る命令の数が増加される。従って、ハードウェアの速度
に対する大きな需要と共に大きな命令スループットが達
成される。

【００４１】図４に示す命令の流れは、最適な場合であ
る。図示されたように、各パイプ段は時間通りに完了
し、１クロックサイクル以上の段は必要とされない。し
かしながら、実際のマシンでは、１つ以上の段が完了の
ために付加的なクロックサイクルを必要とし、他のパイ
プ段を通る命令の流れを変更する。更に、一方のパイプ
ラインを通る命令の流れは、他方のパイプラインを通る
命令の流れによって左右される。

【００４２】多数のファクタにより１つ又は全てのパイ
プラインの種々の段に遅延が生じることがある。例え
ば、メモリへのアクセスがメモリキャッシュにおいて失
敗し、１クロックで命令を処理するに必要な時間にデー
タをアクセスするのを妨げることがある。これは、デー
タがメインメモリから検索されるまで、ＡＣ１段の片側
又は両側が遅れることを必要とする。特定の段について
は、パイプラインの他の段が、ここに示す実施例では実
行段の１つにしかない乗算器のような必要なリソースを
用いることがある。この場合には、リソースが使用でき
るまでその段が遅れることになる。データ依存性も遅延
を生じることがある。ある命令が加算のような手前の命
令の結果を必要とする場合には、その命令が実行ユニッ
トによって処理されるまで待機しなければならない。

【００４３】「マルチボックス」命令、即ち多数のマイ
クロ命令を用いて実行され、従って完了するのに２つ以
上のクロックサイクルを必要とする命令、によって他の
遅延が生じる。これらの命令は、ＩＤ２段の出力におい
てパイプラインを通るその後の命令の流れを停止する。

【００４４】パイプラインを通る命令の流れは、パイプ
コントロールユニット２８によって制御される。好まし
い実施例では、両方（又は全て）のパイプを通る命令の
流れを制御するのに単一のパイプコントロールユニット
２８が使用される。パイプを通る命令の流れを制御する
ために、パイプコントロールユニット２８は、パイプラ
イン１０２及び１０４を含む種々のユニットからの「遅
延」信号を受け取り、そして種々のユニットへ「ストー
ル」信号を発行する。

【００４５】Ｘ及びＹの両パイプラインに対して単一の
パイプコントロールユニット２８が使用されるので、パ
イプライン自体は互いに独立して制御される。換言すれ
ば、Ｘパイプラインのストールが必ずしもＹパイプライ
ンのストールを生じることはない。

【００４６】３．単一クロック命令デコードアーキテク
チャ 図５は、マイクロアドレス及びそれにより得られるマイ
クロ命令の発生に伴う幾つかの要素を有するブロック図
である。図４のブロックは、図１から導出されるが、本
発明の方法は、必ずしも、特定の要素の特定の位置によ
って制限されるものではなく、当業者であれば、本発明
の範囲から逸脱せずに種々の機能を配置し直すことがで
きよう。図５を参照すれば、Ｘ及びＹの両パイプライン
に対する命令は命令デコーダ２１に接続される。このデ
コーダ２１は、ｘ及びｙ命令を受け取り、そしてマイク
ロアドレス及び制御の両方をマイクロコントロールユニ
ット２６に与える。より詳細には、マイクロアドレス及
び制御は、マイクロコントロールユニット２６内のマイ
クロシーケンサ１４６に接続される。好ましい実施例で
は、マイクロシーケンサ回路１４６は、Ｘ及びＹパイプ
ラインに対して同様の機能を実行するための独立したマ
イクロシーケンサ１４６ｘ及び１４６ｙを備えている。
又、マイクロシーケンサ回路１４６は、他のソース（図
示せず）からマイクロプロセッサを通して制御及びマイ
クロアドレスの両方を受け取る。マイクロシーケンサ回
路１４６は、マイクロＲＯＭ回路１４８のメモリ（以下
で説明する）をアドレスするために、以下マイクロアド
レスと称するアドレスを発生するように接続される。

【００４７】図６は、図５のブロックによるマイクロア
ドレス発生、マイクロ命令発生及びマイクロ命令実行の
タイミングを示している。図６のタイミングは、図４か
ら導出されるが、図５のブロックの動作に対応する段に
ついて強く強調されていることに注意されたい。又、図
６の段は、１５０ないし１５６と均一に番号が付けられ
た４つの内部クロックサイクルを経てのｘ及びｙ命令の
シーケンスを示していることにも注意されたい。クロッ
クサイクル１５０ないし１５６は、ＩＤ２、ＡＣ１、Ａ
Ｃ２及びＥＸ段を含んでいる。又、各クロックサイクル
は、２つの位相φ１及びφ２を含むことに注意された
い。

【００４８】単一クロック命令に関連した図５のブロッ
クの一般的動作及び図６のタイミングは、次の通りであ
る。図４について上記したように、段ＩＤ１の間には、
命令デコーダ２１は、単一クロック命令におけるバイト
の数と、命令に含まれたフィールドの形式を決定する。
又、デコーダ２１は、マイクロＲＯＭ回路１４８をアド
レスするために命令から導出されたエントリ点のマイク
ロアドレスも与える。段ＩＤ２の間には、マイクロシー
ケンサ回路１４６は、ｘ及びｙの両方の命令に対するマ
イクロＲＯＭ回路１４８のための次のマイクロアドレス
を出力する。説明上、次のマイクロアドレスは、各々、
μｓｘ₁ 及びμｓｙ₁ と示され、μｓはマイクロシーケ
ンサからの出力を指示する。μｓｘ₁ は、段ＩＤ２の第
１の位相φ１中にマイクロシーケンサ回路１４６によっ
て出力される。同様に、μｓｙ₁は、段ＩＤ２の第２の
位相φ２中にマイクロシーケンサ回路１４６によって出
力される。

【００４９】マイクロシーケンサ回路１４６は、精巧な
マルチプレクサとして動作し、従って、その制御信号に
応答して、マイクロシーケンサ回路１４６は、そのマイ
クロアドレス入力から選択を行って次のマイクロアドレ
スを出力する。好ましい実施例では、マイクロシーケン
サ回路１４６によって選択されて出力された次のマイク
ロアドレスは、８つの異なるマイクロアドレスの１つで
ある。ここでは、幾つかのマイクロアドレスを与えるこ
とについて特に説明するが、マルチプレクサ回路１４６
へマイクロアドレスを与える入力の他のものも図５の一
般的な指示に含まれることを理解されたい。簡単に述べ
ると、７つの異なるマイクロアドレスは次の通りであ
る。 （１）命令エントリ点：このマイクロアドレスは、デコ
ーダ２１によって与えられ、新たな命令がＥＸ段に入る
べきときに選択される。 （２）例外ＰＬＡ：このマイクロアドレスは、割り込み
又は例外に応対するように選択される。 （３）ＮＯＰ：このマイクロアドレスは、実行されるべ
き命令が対応パイプラインにないときに選択される。

【００５０】（４）マイクロリターン：このマイクロア
ドレスは、リターンスタックの上部から選択される。 （５）マイクロＲＯＭの次のマイクロアドレス：このマ
イクロアドレスは、マイクロＲＯＭ回路１４８による現
在出力から選択され、マイクロ命令の次の逐次対、或い
はあるコール又は条件マイクロ分岐のターゲットマイク
ロアドレスを選択するのに使用される。 （６）ｎｔａｋｅｎ：このアドレスは、ある条件マイク
ロ分岐が行われないときに選択される。 （７）流れ変更マイクロアドレス：このマイクロアドレ
スは、一部はマイクロＲＯＭの次のマイクロアドレスか
らそして一部は命令デコード回路から形成された連鎖ア
ドレスである。このマイクロアドレスを発生する好まし
い方法は、セクション５で詳細に説明する。

【００５１】マイクロアドレスは、マイクロシーケンサ
回路１４６によってマイクロＲＯＭ回路１４８へ送ら
れ、該回路は、その対応するマイクロアドレスによって
呼び出された機能を実行するためにマイクロ命令を出力
する。従って、図６に戻ると、マイクロアドレスμｓｘ
₁ の直後に、即ち段ＩＤ２のφ１に続いて、μｓｘ₁ が
マイクロＲＯＭ回路１４８へ送られる。セクション４で
詳細に説明するように、段ＩＤ２のφ２と、段ＡＣ１の
φ１の終りまでの間に、マイクロＲＯＭ回路１４８内の
アレーがそれに対応するマイクロ命令μｒｘ₁ を発生し
て出力する。明瞭化のために、μｒは、マイクロＲＯＭ
回路１４８からの出力を示唆することに注意されたい。
更に、マイクロアドレスμｓｙ₁ の出力の直後に（段Ｉ
Ｄ２のφ２の後に）、μｓｙ₁ はマイクロＲＯＭ回路１
４８に送られる。又、以下のセクション４に述べるよう
に、φ１と、段ＡＣ１のφ２の終りまでの間に、マイク
ロＲＯＭ回路１４８のアレーがそれに対応するマイクロ
命令μｒｙ₁ を発生して出力する。段ＡＣ２は、クロッ
クサイクル１５４において生じ、命令Ｘ１及びＹ１、μ
ｒｘ₁ 及びμｒｙ₁ に対応するマイクロ命令がマイクロ
プロセッサの適用要素に与えられる。好ましい実施例で
は、各パイプラインは、それ自身の各々のアドレス計算
段を有しており、従って、ｘ及びｙマイクロ命令がそれ
に応じて与えられる。従って、クロックサイクル１５４
は、ＡＣ２段の全時間巾中に「ｘ₁ 及びｙ₁ 」の両方に
与えられるものとして示されている。更に、ＡＣ２段で
は、各々のマイクロ命令が実行の準備としてデコードさ
れる。最終的に、ＥＸ段は、クロックサイクル１５６に
おいて生じ、デコードされた命令が各Ｘ及びＹパイプラ
インのＡＬＵに送られ、それにより、与えられたマイク
ロ命令により指定された機能が実行される。ＡＣ２段と
同様に、ｘ及びｙ動作は互いに独立して生じ、従って、
ＥＸ段の全時間巾中に「ｘ₁ 及びｙ₁ 」の両方に与えら
れるものとして示されている。図６は、単一クロック命
令の流れに対応するので、命令の実行段に対して単一の
クロックサイクル１５６しか必要とされない。多クロッ
ク命令は、付加的な実行段を必要とする。

【００５２】図６の一般的な流れを説明したが、本発明
の１つの特徴は、単一クロック命令の直後にマイクロＲ
ＯＭ回路１４８による出力のタイミングを向上すること
に関する。特に、本発明は、所与の命令が単一クロック
命令であると決定されたときに、次に続く命令をパイプ
ラインを経てできるだけ早く進ませることが望ましいこ
とを認識する。より詳細には、パイプラインに現在通過
している命令が単一クロック命令であり、従って、その
ＥＸ段に対し単一のクロックサイクルしか必要としない
ときに、次に続く命令を直ちに進ませて、現在の単一ク
ロック命令の１段だけ後に続くようにするのが好まし
い。図７は、この好ましい状態を示している。

【００５３】特に、図７は、図６に示された同じクロッ
クサイクル１５０ないし１５６にわたりＸ及びＹパイプ
ラインを通る２つの次々の命令に対する命令の流れを含
むタイミング図である。図７の添字は、２つの命令の連
続を示している。添字１で示された第１のｘ及びｙ命令
は、単一クロック命令であって、図６に示した命令と同
様に流れる。添字２で示された第２のｘ及びｙ命令は、
第１のｘ及びｙ命令の１段だけ直後に続く付加的な命令
である。命令の流れが直ちに続くと、段の浪費はなく、
即ち、ＩＤ１、ＩＤ２、ＡＣ１、ＡＣ２又はＥＸ段のい
ずれによっても命令が処理されないようなクロックサイ
クルは、図示された命令流の間には生じない。

【００５４】公知技術では、単一クロック命令に対し図
７の好ましい流れを得ることができない。図８は、図７
の２対の命令に対する公知技術の流れを示すタイミング
図である。第２の命令に対するマイクロシーケンサの出
力μｓｘ₂ 及びμｓｙ₂ は、図７の本発明の好ましい流
れで示されたようにクロックサイクル１５２中ではなく
て、クロックサイクル１５４中に出力される。従って、
公知技術では、クロックサイクル１５２が浪費される。
このような結果は、マイクロシーケンサ回路の出力を制
御する公知方法によって生じる。特に、公知技術では、
単一クロック命令μｒに対しマイクロＲＯＭにより出力
されるマイクロ命令は、その後に（浪費されるクロック
サイクルの後に）マイクロシーケンサ回路が次のマイク
ロＲＯＭマイクロアドレスμｓを出力するようにさせる
制御信号を含んでいる。より詳細には、各々の異なるマ
イクロ命令に対し、μｒの所与のビット（１つ又は複
数）が、命令が単一クロック命令であることを指示す
る。この指示の後にのみ、マイクロシーケンサは、次の
マイクロアドレスμｓを出力するようにさせられる。こ
の指示及び遅れが図８に矢印で示されている。図示され
たように、クロックサイクル１５２のφ１の終わりに、
マイクロ命令μｒｘ₁ は、その対応命令が単一クロック
命令であることを指示する。上記したように、次のマイ
クロアドレスμｓｘ₂ は、この指示の後にのみ出力さ
れ、従って、クロックサイクル１５４の始めまで生じる
ことはない。従って、実際には、マイクロシーケンサ
は、マイクロＲＯＭ出力を「待機」しなければならず、
ひいては、この待機時間中に少なくとも１つのクロック
サイクルが浪費される。図８に遅れの矢印で示されたよ
うに、Ｙパイプラインについても、マイクロＲＯＭ出力
μｒｙ₁ と、マイクロシーケンサによる次の応答出力μ
ｓｙ₂ との間に同じ遅れが生じることに注意されたい。
しかしながら、図８とは対照的に、本発明は、図７の好
ましい改良された流れを得るための新規な装置及び方法
を備え、これについて以下に述べる。

【００５５】図９は、図５のブロック図に、図７の好ま
しいタイミングを得るのに使用される細部を加えたもの
を示している。特に、命令デコーダ２１は、ｘ及びｙ命
令に対し各々個別のレジスタ２１ｘ及び２１ｙを備えて
いる。更に、各個別のレジスタ２１ｘ及び２１ｙは、各
プログラマブル論理アレー（ＰＬＡ）に接続される。よ
り詳細には、ＰＬＡ１５８ｘ及び１５８ｙは、各命令の
ＯＰコードを記憶するレジスタ２１ｘ及び２１ｙの部分
に接続される。ＯＰコードは各レジスタ２１ｘ及び２１
ｙ内で左に整列されて図示されているが、このような図
示は、ＯＰコードがバッファ内のどこにでも記憶するこ
とができ、必ずしも相接ビットで表されなくてもよいと
いう点で任意である。各ＰＬＡ１５８ｘ及び１５８ｙ
は、更に、各マイクロシーケンサ１４６ｘ及び１４６ｙ
の制御入力に接続されている。最後に、図示されていな
いが、各ＰＬＡ１５８ｘ及び１５８ｙは、以下に述べる
機能を達成するように付加的な入力に接続されることに
注意されたい。

【００５６】図９の要素の動作は、図７のタイミング図
について最も良く説明される。まず始めに、各命令レジ
スタ２１ｘ及び２１ｙは、２つの逐次パイプライン処理
される命令ｘ₁ 及びｘ₂ と、ｙ₁ 及びｙ₂ とを各々記憶
すると仮定する。従って、図７に示すように、クロック
サイクル１５０のＩＤ２段のφ１中に、マイクロシーケ
ンサ１４６ｘは制御信号を受け取り、そして次のマイク
ロアドレスμｓｘ₁ を出力する。更に、クロックサイク
ル１５０のＩＤ２段のφ２中に、マイクロシーケンサ１
４６ｙは制御信号を受け取り、そして次のマイクロアド
レスμｓｙ₁ を出力する。μｓｘ₁ 及びμｓｙ₁ が出力
されると、これらはマイクロＲＯＭ回路１４８へ送ら
れ、上記のようにμｒｘ₁ 及びμｒｙ₁ を発生する。

【００５７】しかしながら、クロックサイクル１５０に
生じるＩＤ２段に戻ると、各ＰＬＡ１５８ｘ及び１５８
ｙは、各命令のＯＰコードをデコードして、現在命令が
単一クロック命令であるかどうか判断する。好ましい実
施例では、ＰＬＡは、単一クロック命令を構成するＯＰ
コードビットのいかなる考えられるパターンも検出する
ようにプログラムされる。この検出は、ＯＰコードビッ
トの一部又は全部に基づいている。ＰＬＡが単一クロッ
ク命令を検出した場合には、ＰＬＡは、その各々のマイ
クロシーケンサを制御して、その直後に続くクロックサ
イクル中に次のマイクロアドレスμｓを出力する。例え
ば、ＰＬＡ１５８ｘは、命令ｘ₁ が単一クロック命令で
あると決定すると、マイクロシーケンサ１４６ｘを制御
し、図７に示すように、次のクロックサイクル１５２の
間に、次のマイクロアドレスμｓｘ₂ を出力させる。別
の例として、ＰＬＡ１５８ｙは、命令ｙ₁ が単一クロッ
ク命令であると決定すると、マイクロシーケンサ１４６
ｙを制御し、図７に示すように、次のクロックサイクル
１５２の間に、次のマイクロアドレスμｓｙ₂ を出力さ
せる。

【００５８】各ＰＬＡ１５８ｘ及び１５８ｙは、選択さ
れたＯＰコードビットに加えて情報を分析して、命令が
単一クロック命令であるかどうかを決定する。例えば、
Ｘ８６アーキテクチャにおいては、ｍｏｄ ｒ／ｍバイ
トの選択されたビットのような命令内の他のビットが分
析される。更に、ＯＰコードビットに加えて、命令以外
のビットも分析できる。例えば、保護モードがセットさ
れたかどうかを指示するビットを分析して、命令が単一
クロック命令であるかどうかを決定できる。当業者であ
れば、他の例も明らかであり、これらは本発明の範囲内
に包含されるものとする。

【００５９】以上のことから、図９の構成は、公知技術
で考えられた次々のマイクロ命令間に浪費されるクロッ
クサイクルを排除することが明らかである。このような
進歩は、これら命令の各々に対する遅延が減少されるの
で、多数の単一クロック命令を用いるマイクロプロセッ
サに対して非常に有益である。最初に述べたように、命
令スループットが主として重要であり、ここに示すよう
に、本発明は、このようなスループットを向上させる。
当業者であれば、本発明の範囲から必ずしも逸脱せず
に、代替え物を選択できることが理解されよう。例え
ば、図７について述べた例は、Ｘ及びＹの両パイプライ
ンにおける単一クロック命令を示すものであったが、本
発明は、２つのパイプラインの片方だけが単一クロック
命令を実行するときにも（即ち、他方のパイプラインの
命令によって要求される実行段の数に係わりなく）デュ
アルパイプラインアーキテクチャに適用できる。従っ
て、本発明は、他の単一又は多パイプラインのアーキテ
クチャにも適用できる。更に別の例として、ＰＬＡはＯ
Ｐコードビットを監視するように示されたが、ＰＬＡ以
外の構造を用いて、単一クロック命令の存在を検出する
こともできる。更に別の例として、特定のアーキテクチ
ャが与えられると、ＯＰコードビット以外のビットで
も、単一クロック命令を表す場合には、分析することが
できる。

【００６０】４．デュアルパイプラインアーキテクチャ
をサポートするための単一マイクロＲＯＭ動作 図５ないし８に関連して上記したように、本発明のプロ
セッサアーキテクチャは、マイクロアドレスを受け取っ
て図７のタイミング図に基づいてマイクロ命令を発生す
るマイクロＲＯＭ回路１４８を備えている。本発明は、
単一のマイクロＲＯＭアレーを使用しながらも、このよ
うなタイミングを達成するために付加的な新規な装置及
び方法を使用する。特に、図１０は、このような装置を
示しており、そして図１１は、図１０の装置に対する詳
細なタイミングを示している。

【００６１】図１０を参照すれば、マイクロＲＯＭ回路
１４８が、種々の機能を表すブロックを用いて詳細に示
されている。これらブロックは、Ｘ及びＹの両方のパイ
プラインに応対する単一のマイクロＲＯＭアレー１６７
を備えている。このマイクロＲＯＭアレー１６７は、図
１０の種々のブロックによってアドレス及び出力される
マイクロ命令を記憶するための複数の行及び列を含む。
以下に述べる２つの要素を除くと、他の要素は、マイク
ロＲＯＭアレー１６７に対して一般的に対称的であり、
従って、以下の説明は、「ｘ」という表示を用いた対応
参照番号をもつｘ関連ブロックに集中して行う。ｙ関連
ブロックに関する要素は、「ｙ」という表示を用いて同
様に示されている。

【００６２】マイクロアドレスμｓｘは、φ１によりク
ロック（刻時）されるラッチ１５２ｘの入力に接続され
る。好ましい実施例では、μｓｘは、１４ビットアドレ
スであり、これは、マイクロＲＯＭアレー１６７の行及
び列を各々アドレスするための個別の成分に分割され
る。特に、マイクロ命令は、１行に１６個の命令が記憶
されるようにアレー１６７に記憶される。従って、行が
選択されると、その行からの１６個の列の１つが更に選
択されて、その行に沿って記憶されている多数の中から
特定のマイクロ命令が選択される。特に、μｓｘの１０
ビットがラッチ１５２から行デコードブロック１５４ｘ
の入力に接続される。同様に、μｓｘの４ビットがラッ
チ１５２から列デコードブロック１５６ｘの入力に接続
される。これらの１０ビットのグループは、μｓｘの最
初の１０ビット（即ち〔０：９〕）及びμｓｘの最後の
４ビット（即ち〔１０：１３〕）として示されている
が、行又は列のデコードに、μｓｘの非隣接ビットが選
択されてもよいことを理解されたい。又、マイクロアド
レスμｓｘ及びμｓｙは、１４ビットより多い又はそれ
より少ないもので構成してもよいことを理解されたい。

【００６３】行デコードブロック１５４ｘの出力は、φ
２によってクロックされるラッチ１５８ｘの入力に接続
される。更に、ラッチ１５８ｘの出力は、φ１によりク
ロックされる３状態ドライバ１６０ｘの入力に接続され
る。同様に、列デコードブロック１５６ｘの出力は、φ
２によりクロックされるラッチ１６２ｘの入力に接続さ
れる。

【００６４】３状態ドライバ１６０ｘの出力は、１６４
ｘｙと示されたアドレスバスに接続され、これは、以下
に述べるように、ｘ又はｙアドレスのいずれかがバスに
通信されることを示唆する。実際に、３状態ドライバ１
６０ｙの出力は、アドレスバス１６４ｘｙにも接続され
ることに注意されたい。アドレスバス１６４ｘｙは、行
ドライバ１６６ｘｙの入力に接続され、これは更にマイ
クロＲＯＭアレー１６７に接続される。図１０における
回路の対象性は、ｙ行関連回路についても、ｘ行関連回
路に関して説明したものと同様の要素を形成する。従っ
て、μｓｙのビット〔０：９〕は、行デコードブロック
１５４ｙに接続され、その出力はラッチ１５８ｙの入力
に接続される。ラッチ１５８ｙの出力は、３状態ドライ
バ１６０ｙの入力に接続され、その出力はアドレスバス
１６４ｘｙに接続される。しかしながら、ｙ行回路のデ
ータ路は、ｘ行回路と同様であるが、ラッチ１５８ｙ及
びドライバ１６０ｙのクロック信号は、以下に述べるタ
イミング機能を果たすように切り換えられることに注意
されたい。

【００６５】ｘ列関連回路に戻ると、ラッチ１６２ｘの
出力は、感知増幅器、ラッチ及びマルチプレクサブロッ
ク１６８ｘの制御入力に接続される。ブロック１６８ｘ
は、その名称の各機能を実行できることに注意された
い。特に、ブロック１６８ｘのデータ入力は、マイクロ
ＲＯＭアレー１６７の出力に接続される。更に、ブロッ
ク１６８ｘは、ラッチ機能を果たすようにφ１によりク
ロックされる。最後に、ラッチ１６２ｘの出力は、ブロ
ック１６８ｘの制御入力に接続されるので、ブロック１
６８ｘは、以下に詳細に述べるように、マイクロＲＯＭ
アレー１６７により出力された１行のデータの選択的部
分（即ち、特定の列）しかラッチしない。ブロック１６
８ｘの出力は、φ１によりクロックされるフリップ−フ
ロップ１７０ｘの入力に接続される。このフリップ−フ
ロップ１７０ｘの出力は、マイクロＲＯＭアレー１６７
により発生されたｘマイクロ命令へのアクセスを要求す
るライン、バス又はアーキテクチャへ接続される。

【００６６】図１０の回路対象性は、ｙ列関連回路とし
て同様の要素を形成する。従って、μｓｙのビット〔１
０：１３〕は、列デコードブロック１５６ｙに接続さ
れ、該ブロックは更にラッチ１６２ｙの入力に接続され
る。このラッチ１６２ｙの出力は、感知増幅器、ラッチ
及びマルチプレクサブロック１６８ｙの制御入力に接続
される。それ故、この場合も、ｙ列データ路は、一般
に、ｘ行データ路と同じであるが、以下に述べるタイミ
ングを得るためにクロック信号は反転される。しかしな
がら、ｙ行データ路は、１つの点で若干異なり、即ちマ
ルチプレクサブロック１６８ｙの出力がラッチ１７２ｙ
の入力に接続されることに注意されたい。これは、ラッ
チではなくてフリップ−フロップに接続されたマルチプ
レクサブロック１６８ｘの出力とは対照的である。この
相違も、以下に述べるタイミング機能を受け入れる。更
に、ラッチ１７２ｙの出力は、マイクロＲＯＭアレー１
６７により発生されたｙマイクロ命令へのアクセスを要
求するライン、バス又はアーキテクチャへ接続される。

【００６７】図７に示すように、本発明の好ましいアー
キテクチャの１つの特徴は、マイクロＲＯＭ回路１４８
の２つのアクセスを同じクロックサイクル１５０内であ
るが個別の位相φ１及びφ２に含むことである。更に、
単一クロックサイクルにおいてマイクロＲＯＭ回路１４
８へμｒｘ及びμｒｙを与えることにより、μｒｘがμ
ｓｘ後の１つのクロックサイクルの終わりまでに完全に
使用でき、そして同様に、μｒｙがμｓｙ後の１つのク
ロックサイクルの終わりまでに完全に使用できるように
なる。図１０のブロックは、このような動作を許し、図
１１の詳細なタイミング図によって最も良く理解されよ
う。

【００６８】図１１は、図６に示したものと同様に、ク
ロックサイクル１５０ないし１５４の間のマイクロＲＯ
Ｍアレー１６７のｘ及びｙの両方のアクセスのタイミン
グを詳細に示す図である。明瞭化のために、Ｘパイプラ
インに関連した動作（即ち、ｘマイクロアドレス及びｘ
マイクロ命令）を、図の対角線流の最も左の部分に沿っ
て示して最初に説明する。同様に、Ｙパイプラインに関
連した動作（即ち、ｙマイクロアドレス及びｙマイクロ
命令）を、図の最も右の部分に沿って示して第２に説明
する。

【００６９】図１１の最も左の部分を参照すれば、μｓ
ｘ₁ は、クロックサイクル１５０のφ１の終わりまでに
ラッチ１５２ｘによってラッチされる。従って、μｓｘ
₁ の適当なビットが行及び列デコードブロック１５４ｘ
及び１５６ｘに各々与えられる。これらデコードブロッ
クの各々は、この技術で良く知られた技術に基づいてビ
ットをデコードし、μｓｘ₁ によりアドレスされるマイ
クロＲＯＭアレー１６７内の対応する行及び列を識別す
る。従って、マイクロアドレスのデコードがクロックサ
イクル１５０のφ２の間に生じ、それにより生じる行及
び列のデコードされた信号が各々ラッチ１５８ｘ及び１
６２ｘによりクロックサイクル１５０のφ２の終わりに
ラッチされる。ラッチ１６２ｘにより出力されるデコー
ドされた列信号は、マルチプレクサブロック１６８ｘの
制御入力に直ちに接続される。

【００７０】次いで、その直後にクロックサイクル１５
２のφ１の立上り遷移が続いて、３状態ドライバ１６０
ｘは、ラッチ１５８ｘにラッチされたデコードされた行
の値でアドレスバス１６４ｘｙを駆動する。この値は、
ドライバ１６６ｘｙによって受け取られ、該ドライバ
は、この技術で良く知られた原理により、マイクロＲＯ
Ｍアレー１６７の選択された行へ充分な駆動信号を与え
る。従って、クロックサイクル１５２のφ１中に、マイ
クロＲＯＭアレー１６７による駆動及び応答が、アドレ
スされた行の適当な信号を発生し作用させる。クロック
サイクル１５２のφ１の立下り縁で、マルチプレクサ１
６８ｘは、マイクロＲＯＭアレー１６７により出力され
た信号の行の選択されたビットをラッチする。特に、幾
つかのビット（即ち、所望のマイクロ命令を記憶する
列）が、ラッチ１６２ｘから受け取ったデコードされた
列アドレスに応答して選択されて、マルチプレクサ１６
８ｘの出力にラッチされる。この事象も、図６に示した
クロックサイクル１５２中のφ１の終わりに対応するこ
とに注意されたい。

【００７１】クロックサイクル１５２のφ２の間に、フ
リップ−フロップ１７０ｘは、その入力をサンプリング
し、そしてφ２の立下り縁において、フリップ−フロッ
プ１７０ｘは、そのサンプリングされた入力を出力す
る。従って、サイクル１５２のφ２の終わりに、Ｘパイ
プラインのマイクロ命令μｒｘが、上記ＡＣ２段の動作
のためにプロセッサの他部分に使用できるようになる。
又、フリップ−フロップ１７０ｘは、マイクロＲＯＭア
レー１６７又はマルチプレクサ１６８ｘの出力に生じる
潜在的な変化から現在マイクロ命令を分離するために含
まれていることに注意されたい。換言すれば、クロック
サイクル１５２のφ２の立下り縁の後に、マイクロＲＯ
Ｍアレー１６７又はマルチプレクサ１６８ｘのいずれの
出力の変化も、次のサイクル１５４の位相φ１の間にフ
リップ−フロップ１７０ｘの出力に影響することはな
い。従って、このような変化が、現在μｒｘマイクロ命
令を検査しているプロセッサの要素に影響することはな
い。

【００７２】ｘマイクロアドレス及びｘマイクロ命令発
生方法の動作について以上に説明したが、図１１の最も
右の部分を参照し、ｙマイクロアドレス及びｙマイクロ
命令を発生する動作に対する同時動作を説明する。ま
ず、μｓｙ₁ がクロックサイクル１５０のφ２の終わり
までにラッチ１５２ｙによってラッチされる。従って、
μｓｙ₁ の適当なビットが各々行及び列デコードブロッ
ク１５４ｙ及び１５６ｙに与えられる。ｘビットと同様
ではあるが１位相の後に、ｙビットがクロックサイクル
１５０のφ２の間にデコードされて、μｓｙ₁ によりア
ドレスされたマイクロＲＯＭアレー１６７内の対応する
行及び列を識別する。更に、それにより得られる行及び
列のデコードされた信号は、各々ラッチ１５８ｙ及び１
６２ｙによりクロックサイクル１５２のφ１の終わりま
でにラッチされる。

【００７３】次いで、その直後にクロックサイクル１５
２のφ２の立上り遷移が続いて、３状態ドライバ１６０
ｙは、ラッチ１５８ｙにラッチされたデコードされた行
の値でアドレスバス１６４ｘｙを駆動する。３状態ドラ
イバ１６０ｘは、この時間中には高インピーダンスモー
ドにあり、従って、ｙアドレスのみがアドレスバス１６
４ｘｙに通信されることに注意されたい。この場合も、
この値は、ドライバ１６６ｘｙによって受け取られ、該
ドライバは、マイクロＲＯＭアレー１６７の選択された
行を駆動する。従って、クロックサイクル１５２のφ２
中に、マイクロＲＯＭアレー１６７による駆動及び応答
が、アドレスされた行の適当な信号を発生し出力する。
クロックサイクル１５２のφ２の立下り縁で、マルチプ
レクサ１６８ｙは、マイクロＲＯＭアレー１６７により
出力された信号の行の選択されたビット（即ち、列）を
ラッチする。この場合に、所望のマイクロ命令を表すビ
ットは、ラッチ１６２ｙから受け取ったデコードされた
列アドレスに応答して選択され、マルチプレクサ１６８
ｙの出力にラッチされる。この事象も、図６に示したク
ロックサイクル１５２中のφ２の終わりに対応すること
に注意されたい。

【００７４】クロックサイクル１５４のφ１の間に、ラ
ッチ１７２ｙは透過的となってその入力の信号がその出
力に得られるようになる。従って、クロックサイクル１
５４のφ１の立上り縁に、プロセッサの他部分は、Ｙパ
イプラインのマイクロ命令μｒｙにアクセスする。ラッ
チ１７２ｙは、フリップ−フロップ１７０ｘと同様に、
マイクロＲＯＭアレー１６７又はマルチプレクサ１６８
ｙの出力に生じる潜在的変化から現在マイクロ命令を分
離するために設けられている。従って、サイクル１５４
のφ１の終わりに、マイクロＲＯＭアレー１６７又はマ
ルチプレクサ１６８ｙのいずれの出力の変化も、サイク
ル１５４の次の位相φ２の間にラッチ１７２ｙの出力に
影響することはない。従って、このような変化が、現在
のμｒｙマイクロ命令を検査しているプロセッサの要素
に影響を及ぼすことはない。

【００７５】以上のことから、図１０に示された機能的
ブロックは、図１１に示す好ましいタイミングを許すこ
とが明らかであろう。従って、個別の位相を用いると、
単一のマイクロＲＯＭアレー１６７が単一クロックサイ
クル中に２回アクセスされる一方、そのアクセスの１つ
の全クロックサイクル内の各アクセスに対応するマイク
ロ命令を発生する。従って、独立したＸ及びＹパイプラ
インがスループットを犠牲にすることなく同じ信号アレ
ーを共有することができる。当業者であれば、ここに述
べる本発明の機能及び構造から必ずしも逸脱せずに代替
え物を選択できることが理解されよう。例えば、「クロ
ックサイクル」と考えられるものにおいて３つ以上の位
相が生じるようにクロックの巾を調整できる一方、多数
のパイプラインが同じマイクロＲＯＭアレーを共有する
能力を維持できる。この例は、特許請求の範囲によって
限定された本発明の範囲から逸脱するものでないことが
当業者に明らかであろう。

【００７６】５．条件依存命令の実行促進 図５に関連して上記したように、好ましい実施例は、マ
イクロシーケンサ回路１４６を備え、これは、精巧なマ
ルチプレクサとして動作して、その入力の種々のマイク
ロアドレス間で選択を行い、そしてマイクロＲＯＭ回路
１４８をアドレスするための選択されたマイクロアドレ
スを出力する。マイクロシーケンサ回路１４６に関連し
て、本発明は、更に、条件依存命令の実行を促進するた
めの装置及び方法を備えている。好ましい実施例におい
て、このような条件依存命令の一例は、流れ変更（ＣＯ
Ｆ）命令である。このようなＣＯＦ命令は、この技術で
知られており、例えば、Ｘ８６アーキテクチャにおいて
は、ＦＡＲ ＪＵＭＰ、ＦＡＲ ＣＡＬＬ及びＩＲＥＴ
のような命令を含む。ＣＯＦ命令や、他の条件依存命令
を促進する好ましい装置及び方法を、図１２に関連して
以下に説明する。

【００７７】図１２は、図５の要素の一部分を示すもの
で、条件依存命令を促進するための装置が付加されてい
る。この説明の残り部分については、好ましい実施例
を、例えば、ＣＯＦ命令に適用するものとして説明す
る。しかしながら、ＣＯＦ命令は一例に過ぎず、特許請
求の範囲に定められた本発明の範囲をこれに限定するも
のではない。それ故、図１２の説明を続けると、この場
合も、図示されたマイクロシーケンサ回路１４６は、マ
イクロアドレスを受け取り、そして種々の制御信号によ
り、マイクロアドレスμｓｘ及びμｓｙをマイクロＲＯ
Ｍ回路１４８へ与える。しかしながら、特に、図５に加
えて、ＣＯＦ命令に関連してマイクロアドレス及び制御
を与えるための装置が示されている。より詳細には、図
１２は、ＣＯＦ命令デコード回路１７４を更に示してい
る。このＣＯＦ命令デコード回路１７４は、好ましく
は、記述子を受け取るための入力１７６ａ、モードビッ
トを受け取るための入力１７６ｂ、及び「ヒストリビッ
ト」を受け取るための入力１７６ｃを含む種々のデータ
入力を備えている。ヒストリビットは、既に発行された
命令から記憶された選択されたビット、及び／又は実行
されている現在命令に対応する既に実行されたマイクロ
命令からのビットを含む。ＣＯＦ命令デコード回路は、
更に、各ｘ及びｙ命令に対応する制御信号を受け取るた
めの制御入力１７８ｘ及び１７８ｙも備えている。以下
で容易に明らかとなる目的のために、これらの制御信号
は、各々、ｘマルチウェイ及びｙマルチウェイ制御信号
と称する。

【００７８】ＣＯＦ命令デコード回路は、更に、出力１
８０ｘｙを含み、これは、各ｘ及びｙ出力１８０ｘ及び
１８０ｙに分割されて示されている。出力１８０ｘは、
アドレスレジスタ１８２ｘの下位部分への二次アドレス
（ＳＥＣＯＮＤＡＲＹ ＡＤＤＲＥＳＳ）又はマイクロ
シーケンサ１４６ｘを制御する終了（ＤＯＮＥ）信号を
与えるように接続される。同様に、出力１８０ｙは、ア
ドレスレジスタ１８２ｙの下位部分への二次アドレス
（ＳＥＣＯＮＤＡＲＹ ＡＤＤＲＥＳＳ）又はマイクロ
シーケンサ１４６ｙを制御する終了（ＤＯＮＥ）信号を
与えるように接続される。アドレスレジスタ１８２ｘの
上位部分は、マイクロＲＯＭ回路１４８のｘ出力に接続
され、従って、ｘマイクロ命令μｒｘの一部分を受け取
ることができる。以下に詳細に述べるように、この接続
は、μｒｘがアドレスレジスタ１８２ｘの上位部分にベ
ースアドレス（ＢＡＳＥ ＡＤＤＲＥＳＳ）を与えるこ
とができるようにする。同様に、アドレスレジスタ１８
２ｙの上位部分は、マイクロＲＯＭ回路１４８のｙ出力
に接続され、従って、ｙマイクロ命令μｒｙの一部分を
受け取ることができる。従って、以下に詳細に述べるよ
うに、この接続は、μｒｙがアドレスレジスタ１８２ｙ
の上位部分にベースアドレス（ＢＡＳＥ ＡＤＤＲＥＳ
Ｓ）を与えることができるようにする。

【００７９】図１２の装置の動作へと進む前に、ＣＯＦ
命令又は他の形式の条件依存命令を取り扱うための少な
くとも１つの公知技術を説明するのが有益であろう。こ
の説明は、テーブル１のマイクロ命令を用いて行うが、
これらのマイクロ命令は、公知技術の理解を容易にする
ために一例として与えられたものであることを理解され
たい。公知技術においては、ＣＯＦ命令は、マイクロＲ
ＯＭ内の第１マイクロ命令をアドレスすることによりそ
の実行段を開始する。ＣＯＦ命令については、その第１
の又はその後のマイクロ命令の後に、一連の逐次の条件
マイクロ命令ＪＵＭＰ（ＣＪＵＭＰ）に典型的に遭遇
し、これらＣＪＵＭＰの各々は種々の条件をテストす
る。従って、テーブル１を参照し、マイクロＲＯＭのア
ドレス１に位置した４つの次々のマイクロ命令をアドレ
スすることによりＣＯＦ命令が開始される場合を考え
る。 テーブル１ マイクロ命令 マイクロ命令 条件を満たした アドレス 場合の行き先 １ ＣＪＵＭＰ条件＃１ １０ ２ ＣＪＵＭＰ条件＃２ １１ ３ ＣＪＵＭＰ条件＃３ １２ ４ ＣＪＵＭＰ条件＃４ １３ ５ ＤＯＮＥ 公知技術では、条件＃１を満たす場合、マイクロＲＯＭ
は、アドレス１０を出力し、これは、ＣＯＦ命令の実行
を続けるためのそれ自体の中の次の（又は「行き先」）
マイクロ命令アドレスである。プロセスの流れは、次い
で、位置１０のマイクロ命令へジャンプすることによっ
てシーケンスし、ＣＯＦ命令の機能が完了するまで続
く。しかしながら、条件＃１を満足しない場合には、カ
ウンタを使用して、そのとき実行しているマイクロ命令
を識別したマイクロアドレスの一部分が増加される。従
って、増加された値がアドレス２を識別し、シーケンス
はそのアドレスにおけるマイクロ命令をアドレスする。
この場合も、次々のマイクロ命令が別の条件、即ち条件
＃２をテストする。このプロセスは、条件を満たすか、
又は次々の全ての条件をテストしたが全く満足しないか
のいずれかまで繰り返される。条件が満たされない場合
は、マイクロＲＯＭは、終了（ＤＯＮＥ）信号を発生し
て、ＣＯＦ命令がその実行サイクルを完了したことを指
示し、そして次の命令に対するマイクロＲＯＭへの命令
エントリ点をアクセスすることができる。上記の例は、
その概念を容易に理解するためにのみ逐次番号を使用し
たが、条件マイクロ命令は必ずしも整数増加形態でアド
レスされるものではないことが意図される。

【００８０】テーブル１及びそれに対応する説明から、
当業者であれば、実行されているＣＯＦ命令（又は他の
条件依存命令）に対応する条件が満たされるまでに多数
のＣＪＵＭＰが必要であることが容易に明らかであろ
う。典型的に、条件の各テスト及びテストされるべき次
の条件の発生には少なくとも１つのクロックサイクルを
費やす。従って、所与のＣＯＦ命令に対し多数の条件が
満たされない場合には、そのＣＯＦ命令を実行するのに
多数のクロックサイクルが費やされる。しかしながら、
本発明の好ましい実施例では、以下に述べるように、こ
のような条件テストは単一のクロックサイクルに減少さ
れ、潜在的なクロックサイクルの数を減少し、ひいて
は、全処理速度を向上するという明確な利点がもたらさ
れる。

【００８１】公知例について上記したが、図１２の装置
の動作を説明する。ＣＯＦ（又は他の条件依存）命令が
命令デコーダ（例えば、図５参照）により受け取られる
と、マイクロＲＯＭ回路１４８から制御信号を発生する
ことによりその実行段が開始される。説明上、この信号
は、「マルチウェイ」と識別され、これは、次に続くク
ロックサイクルに多数の異なる行き先（即ち、ウェイ
（経路））へ流れを向けられることを指示するものであ
る。従って、ＸパイプラインにおいてＣＯＦ命令が実行
される場合には、マイクロＲＯＭ回路１４８により、ｘ
マルチウェイ制御信号がｘマイクロ命令の一部分として
出力される。このｘマルチウェイ制御信号は、以下に述
べるように、ＣＯＦ命令デコード回路１７４を制御す
る。又、ｘマイクロ命令は、アドレスレジスタ１８２ｘ
の上位部分へロードされるＢＡＳＥＡＤＤＲＥＳＳ（ベ
ースアドレス）も同時に含んでいる。

【００８２】ＣＯＦ命令デコード回路１７４は、好まし
くは、その入力１７６ａ、１７６ｂ及び１７６ｃにおけ
る好ましい情報を分析して、これら入力に応答してＳＥ
ＣＯＮＤＡＲＹ ＡＤＤＲＥＳＳ（二次アドレス）を決
定する組み合わせロジックを備えている。好ましい実施
例では、この二次アドレスは、４ビット信号であり、従
って、１６（即ち、２⁴ ＝１６）までの特定のアドレス
を識別することができる。更に、二次アドレスは、マル
チウェイ制御信号を発生する前に入力情報に基づいて計
算されるのが好ましい。その後、上記のｘマルチウェイ
制御信号の例の場合と同様に、マルチウェイ制御信号の
発生により、既に決定された二次アドレスがＣＯＦ命令
デコード回路１７４からアドレスレジスタ１８２ｘの下
位部分へロードされる。

【００８３】この点において、アドレスレジスタ１８２
ｘの下位及び上位の両部分には、アドレス部分がロード
される。これらの部分は、次いで、好ましくは連鎖によ
って組み合わされて、単一のＤＥＳＴＩＮＡＴＩＯＮ
ＡＤＤＲＥＳＳ（行き先アドレス）を形成する。この行
き先アドレスは、ＣＯＦ命令の実行を進めるためのマイ
クロＲＯＭ回路１４８内の位置である。従って、行き先
アドレスはマイクロシーケンサ１４６ｘへ接続され、該
マイクロシーケンサは、これを選択してマイクロＲＯＭ
回路１４８へ接続し、これにより、ＣＯＦ命令に対する
実行段の次のマイクロ命令をアドレスして実行する。

【００８４】Ｘパイプラインに関連して説明した動作
は、Ｙパイプラインにも等しく適用されることに注意さ
れたい。従って、デコード回路１７４が二次アドレスを
アドレスレジスタ１８２ｘの下位部分に出力するのと同
時に、その同じ二次アドレスがアドレスレジスタ１８２
ｙの下位部分に出力される。Ｙパイプラインの場合は、
異なるベースアドレスがマイクロＲＯＭ回路１４８から
与えられ、この異なるベースアドレスは、Ｘパイプライ
ンについて説明したのと同様にそして同じ目的で二次ア
ドレスと組み合わされる。又、同様に、以下で詳細に述
べる終了信号も、デコード回路１７４から両マイクロシ
ーケンサ１４６ｘ及び１４６ｙへ同時に結合される。

【００８５】それ故、以上のことから、図１２の実施例
は、ＣＯＦ又は他の条件依存命令を実行する前に、多数
のＣＪＵＭＰ、ひいては、クロックサイクルを使い果た
す必要をなくすものであることが理解されよう。特に、
好ましい実施例は、単一のクロックサイクルしか必要と
せず、これに対し、公知技術は、ＣＯＦ命令を実行する
ための行き先アドレスを決定するのに多数のクロックサ
イクルを必要とした。それ故、当然ながら、特に多数の
ＣＯＦ命令を伴うアプリケーションについてはスループ
ットが向上される。

【００８６】上記で簡単に述べたように、ＣＯＦ命令デ
コード回路１７４は、上記のようにアドレスレジスタ１
８２ｘに二次アドレスを与えるのではなくて、マイクロ
シーケンサ１４６ｘを制御する終了信号を発生する。こ
の同じ機能がｙ要素にも適用され、従って、ＣＯＦ命令
デコード回路１７４は、アドレスレジスタ１８２ｙに二
次アドレスを与えるのではなく、マイクロシーケンサ１
４６ｙを制御する終了信号を発生する。この特徴も、公
知技術に勝る効果を奏する。

【００８７】ここでも、本発明の終了信号の特徴を説明
する前に、ＣＯＦ又は他の条件依存命令の実行の完了を
指示する公知技術を説明するのが有益であろう。上記説
明から、公知の方法では、マイクロＲＯＭから終了信号
が発生されたことを想起されたい。典型的に、これは、
シーケンスにおける他の全ての条件がテストされた後
か、又は別のルーチンがそのステップを実行しそしてマ
イクロＲＯＭをアドレスした後にのみ生じ、マイクロＲ
ＯＭが終了信号を発生する。又、公知技術では、ＣＯＦ
命令が完了したという１クロック前の通知を必要とし、
従って、ＣＯＦ命令の実行が終了したという指示を与え
るのに２つのクロックサイクルが費やされる。これに対
して、本発明は、ＣＯＦ命令の完了を指示するためのク
ロックサイクルの数を減少する。従って、次々の命令が
パイプラインを経て進められ、これにより、スループッ
トが向上される。

【００８８】終了信号の発生についての本発明による特
定の実施は、次の通りである。この場合も、ＣＯＦ命令
デコード回路１７４は、マイクロＲＯＭ回路１４８をア
クセスするように独立して動作する。更に、本発明の実
施例では、ＣＯＦ命令デコード回路１７４に種々の入力
データが得られるので、ＣＯＦ命令がその実行段を完了
したときが決定される。従って、ＣＯＦ命令デコード回
路１７４によって二次アドレスではなくてマルチウェイ
制御信号が受け取られたときには、その入力の組み合わ
せがＣＯＦ命令の実行完了を指示する場合に、終了信号
が出力される。好ましい実施例では、終了信号は、二次
アドレスについて上記したデコード回路１７４からの同
じ４ビット出力においてデコードされる。この構成で
は、独立した出力をもつことなく、同じ導線を二重に使
うことができる。しかしながら、当業者であれば、終了
信号を通信するためにそれより多いビット又は少ないビ
ットの個別の出力を設けられることが容易に明らかであ
ろう。

【００８９】ＣＯＦ命令デコード回路１７４からの終了
信号は、マイクロシーケンサ回路１４６に接続され、そ
して該回路が選択する次のマイクロアドレスがＣＯＦ命
令に続く命令へのエントリ点マイクロアドレスとなるよ
うにこのマイクロシーケンサ回路１４６を制御する。従
って、本発明は、マイクロＲＯＭがこのような状態を指
示することを必要とせずにＣＯＦ命令の完了を直ちに指
示することが当業者に明らかであろう。従って、上記し
た公知技術の実施例よりも１つ以上のクロックサイクル
が節約される。

【００９０】以上、本発明を詳細に説明したが、多数の
変更や、修正や、代替えがなされ得ることに注意された
い。例えば、特定のマイクロプロセッサアーキテクチ
ャ、命令セット、及び種々の条件を満足することに基づ
きマイクロＲＯＭ回路１４８内の種々の異なる位置へジ
ャンプする必要性が理解されると、二次アドレス及び終
了信号を計算するための種々の技術及びアーキテクチャ
が当業者に容易に明らかであろう。実際に、デコード回
路１７４への入力データは、ＣＯＦ命令セットの変更及
び／又はそれにより生じる所望のアドレスを、これら命
令及びこれら命令によりテストされる条件に基づいて受
け入れるように変更できる。終了信号の形成について
も、同じことが当てはまる。更に、上記の種々の例で述
べたように、本発明は、ＣＯＦ命令ではなく、条件依存
命令へと拡張することができる。これら入力又は命令の
導出方法、及び本発明に対する他の変更や置き換えは、
本発明の範囲に何ら影響を及ぼすものではない。

【００９１】６．結論 以上、好ましい実施例を開示したが、本発明の範囲から
逸脱せずに種々の変更がなされ得ることが当業者に明ら
かであろう。このような変更の多数の例については既に
述べた。別の例としては、ここではブロック図で示した
が、このようなブロック図は、本発明の方法を表すもの
で、必ずしもその範囲を限定するものではなく、従っ
て、本発明の範囲から逸脱せずに、種々の機能をマイク
ロプロセッサの他の定められた領域へ移動することがで
きる。更に別の例として、アーキテクチャ及びタイミン
グは、デュアルパイプライン構成に関するものであった
が、本発明の種々の特徴は、単一パイプライン又は他の
多パイプラインプロセッサアーキテクチャにも適用でき
る。本発明は、特許請求の範囲内に包含されるいかなる
変更又は別の実施例も網羅するものとする。

【図面の簡単な説明】

【図１】マイクロプロセッサ全体のブロック図である。

【図２】命令パイプライン段の一般化されたブロック図
である。

【図３】マイクロプロセッサを用いたプロセッサシステ
ムのブロック図である。

【図４】パイプライン段を通る命令の流れを示すタイミ
ング図である。

【図５】マイクロプロセッサのマイクロシーケンサ及び
マイクロＲＯＭを含む簡単なブロック図である。

【図６】マイクロアドレスの発生、及びそれによりマイ
クロＲＯＭによって出力されるマイクロ命令を示すタイ
ミング図である。

【図７】マイクロ命令を発生しそして次に続くマイクロ
アドレスを得るための本発明の１つの特徴の好ましいタ
イミングを示すタイミング図である。

【図８】マイクロ命令を発生してから次に続くマイクロ
アドレスを得るまでに公知技術で浪費されるクロックサ
イクルを示したタイミング図である。

【図９】図５のブロック図に、各命令レジスタ及びその
各々のプログラマブル論理アレーを含ませた詳細なブロ
ック図である。

【図１０】マイクロＲＯＭ回路に対する好ましい装置を
示す図である。

【図１１】マイクロＲＯＭ回路のマイクロＲＯＭアレー
のｘ及びｙアクセスを示すタイミング図である。

【図１２】図５の要素の一部分を示す図で、流れ変更
（ＣＯＦ）又は他の条件依存命令を促進するための装置
を付加した図である。

【図１３】マイクロプロセッサのマイクロシーケンサ及
びデコード回路を含む簡単なブロック図である。

【符号の説明】

１０ マイクロプロセッサ ２０ 中央処理ユニット（ＣＰＵ）コア ２５ ＡＣコントロールユニット ２６ マイクロコントロールユニット ２８ パイプコントロールユニット ２９ 書き込みバッファ ３０ プリフェッチバッファ ３５ プリフェッチャ ４０ 分岐処理ユニット（ＢＰＵ） ５０ アドレス変換ユニット（ＡＴＵ） ６０ 単一化キャッシュ ６２ タグＲＡＭ ６５ 命令ラインキャッシュ １４６ マイクロシーケンサ回路 １４８ マイクロＲＯＭ回路 １５８ プログラマブル論理アレー

フロントページの続き (72)発明者 スチーブン シー マクマハン アメリカ合衆国 テキサス州 75082 リ チャードソン ウインドメア ドライヴ 3311 (72)発明者 ロール エイ ガリベイ ジュニア アメリカ合衆国 テキサス州 75080 リ チャードソン ３ビー メルローズ 333 (72)発明者 ジョン ケイ アイトリーム アメリカ合衆国 テキサス州 75093 ダ ラス1127 プレストン ロード 3700 (72)発明者 ロナルド エス マクマホン アメリカ合衆国 テキサス州 75093 ダ ラス1614 プレストン ロード 3700

Claims (13)

【特許請求の範囲】
1. 【請求項１】 （ａ）少なくとも１つのマイクロ命令に
   より各々定められた実行可能な命令を記憶するための記
   憶手段と、 （ｂ）上記記憶手段（ａ）に接続され、実行されるべき
   命令をデコードしそして命令が単一クロック命令である
   かどうかを検出するデコード手段と、 （ｃ）第１のクロックサイクル中に上記デコード手段
   （ｂ）に応答して第１のマイクロアドレスを与え、そし
   て単一クロック命令として検出される（ｂ）における命
   令に応答して、第２のクロックサイクルに、上記（ｂ）
   における命令の後に実行するための（ａ）における後続
   命令を定めるマイクロ命令に対するマイクロアドレスの
   シーケンス動作を促進するシーケンシング手段と、 （ｄ）上記のシーケンシング手段（ｃ）からのマイクロ
   アドレスに応答して、（ｂ）における命令を定めるマイ
   クロ命令を出力するためのメモリ手段とを備えたことを
   特徴とするパイプライン式プロセッサ。
2. 【請求項２】 上記命令はオペレーションコードビット
   を含み、上記デコード手段は、このオペレーションコー
   ドビットに応答して、命令が単一クロック命令であるか
   どうかを検出する請求項１に記載のパイプライン式プロ
   セッサ。
3. 【請求項３】 上記デコード手段は、更に、上記命令か
   ら外部の保護モードビットに応答して、命令が単一クロ
   ック命令であるかどうかを検出する請求項２に記載のパ
   イプライン式プロセッサ。
4. 【請求項４】 第２のパイプラインを備え、これは、 （ｅ）上記第１の記憶手段と並列に接続され、上記
   （ｂ）における命令と実質的に並列に実行可能な第２の
   命令を記憶するための第２の記憶手段と、 （ｆ）上記第１のデコード手段と並列に接続され且つ上
   記第２記憶手段（ｅ）に接続され、第２の命令をデコー
   ドすると共に、第２の命令が単一クロック命令であるか
   どうかを検出するための第２のデコード手段と、 （ｇ）第１のクロックサイクル中に上記第２のデコード
   手段（ｆ）に応答して第２のマイクロアドレスを上記メ
   モリ手段（ｄ）に与え、そして単一クロック命令として
   検出される（ｆ）における命令に応答して、第２クロッ
   クサイクルに、上記（ｆ）における命令の後に実行する
   ための（ｅ）における命令を定める後続マイクロ命令に
   対するマイクロアドレスのシーケンス動作を促進する第
   ２のシーケンシング手段とを備えた請求項１に記載のパ
   イプライン式プロセッサ。
5. 【請求項５】 少なくとも１つのマイクロ命令により定
   められた命令を記憶するための記憶回路と、マイクロ命
   令を記憶するためにマイクロアドレスでアドレス可能な
   メモリとを有するパイプライン式マイクロプロセッサに
   おいて、 （ａ）上記記憶回路に命令を記憶し、 （ｂ）上記段階（ａ）で記憶された命令が単一クロック
   命令であるかどうかを検出し、 （ｃ）上記段階（ａ）で記憶された命令を定める少なく
   とも１つのマイクロ命令に対応するマイクロアドレスを
   発行し、 （ｄ）上記段階（ｂ）に応答して、後続命令に対応する
   後続マイクロアドレスを促進し、そして （ｅ）上記段階（ｃ）からのマイクロアドレスに応答し
   てメモリからマイクロ命令を出力する、という段階を備
   えたことを特徴とする方法。
6. 【請求項６】 一連の命令に対し上記段階（ａ）ないし
   （ｅ）を繰り返すための段階（ｆ）を更に備えた請求項
   ５に記載の方法。
7. 【請求項７】 上記段階（ｂ）は、 （ｉ）命令の一部を論理回路に入力し、そして （ii）命令が単一クロック命令であるかどうかを表す制
   御コードを上記論理回路から出力する、ことを含む請求
   項５に記載の方法。
8. 【請求項８】 上記パイプライン式マイクロプロセッサ
   は、上記段階（ａ）ないし（ｅ）と実質的に並列に動作
   する第２のパイプラインを有し、更に、 （ｆ）第２命令を第２の記憶回路に記憶し、 （ｇ）上記段階（ｆ）で記憶された第２命令が単一クロ
   ック命令であるかどうかを検出し、 （ｈ）上記段階（ｆ）で記憶された第２命令の少なくと
   も一部分を定めるマイクロ命令に対応するマイクロアド
   レスを発行し、 （ｉ）上記段階（ｇ）に応答して、後続マイクロアドレ
   スを促進し、そして （ｊ）上記段階（ｈ）からのマイクロアドレスに応答し
   てメモリから第２のマイクロ命令を出力する、という段
   階を備えた請求項５に記載の方法。
9. 【請求項９】 単一のマイクロメモリと、第１及び第２
   の命令パイプラインとを有するプロセッサにおいて、マ
   イクロメモリ命令を出力する方法が、 （ａ）第１の命令パイプラインに関連して発行された第
   １のマイクロアドレスを、第１クロックサイクルの第１
   段階中に単一のマイクロメモリに結合し、 （ｂ）第２の命令パイプラインに関連して発行された第
   ２のマイクロアドレスを、第１クロックサイクルの第２
   段階中に単一のマイクロメモリに結合し、 （ｃ）上記単一のマイクロメモリから、第１クロックサ
   イクルの直後に続く第２クロックサイクルの終わりまで
   に上記段階（ａ）の第１マイクロアドレスに対応する第
   １マイクロメモリ命令を出力し、 （ｄ）上記単一のマイクロメモリから、上記第２クロッ
   クサイクルの終わりまでに上記段階（ｂ）の第２マイク
   ロアドレスに対応する第２マイクロメモリ命令を出力
   し、 （ｅ）上記段階（ｃ）からの第１マイクロメモリ命令
   を、上記第２クロックサイクル直後に続く第３クロック
   サイクルの第１段階の終わりまでに第１回路にラッチ
   し、そして （ｆ）上記段階（ｄ）からの第２マイクロメモリ命令
   を、上記第３クロックサイクルの第１段階の終わりまで
   に第２回路にラッチする、という段階を備えたことを特
   徴とする方法。
10. 【請求項１０】 （ａ）第１及び第２の命令パイプライ
    ンを備え、各パイプラインは、対抗するクロックサイク
    ル中に動作する関連段を有し、 （ｂ）マイクロ命令を出力するようにマイクロアドレス
    によってアドレス可能なマイクロメモリを更に備え、 （ｃ）第１マイクロアドレスを第１クロックサイクルの
    第１段階中にマイクロメモリ（ｂ）に結合する手段を更
    に備え、第１マイクロアドレスは、第１命令パイプライ
    ンに関連して発行され、 （ｄ）第２マイクロアドレスを第１クロックサイクルの
    第２段階中にマイクロメモリ（ｂ）に結合する手段を更
    に備え、第２マイクロアドレスは、第２命令パイプライ
    ンに関連して発行され、 （ｅ）第１クロックサイクルの直後に続く第２クロック
    サイクルの終わりまでに上記第１マイクロアドレス
    （ｃ）に対応する第１マイクロメモリ命令を出力する手
    段を更に備え、そして （ｆ）第２クロックサイクルの終わりまでに上記第２マ
    イクロアドレス（ｄ）に対応する第２マイクロメモリ命
    令を出力する手段を更に備えたことを特徴とするプロセ
    ッサ。
11. 【請求項１１】 マイクロ命令を記憶するマイクロ命令
    メモリを有したマイクロプロセッサにおいて、流れ変更
    命令を促進する方法が、 （ａ）流れ変更命令を受け取り、 （ｂ）上記段階（ａ）の流れ変更命令に対応する制御信
    号及びベースアドレス成分を有する第１のマイクロ命令
    を発行し、 （ｃ）複数の所定のデータを評価することにより二次ア
    ドレスを決定し、そして （ｄ）上記段階（ｂ）の第１マイクロ命令からの制御信
    号成分に応答して、上記ベースアドレスと二次アドレス
    とを結合することにより行き先アドレスを形成し、この
    行き先アドレスは、上記段階（ａ）の流れ変更命令を完
    了するための第２マイクロ命令を識別するものである、
    という段階を備えたことを特徴とする方法。という段階
    を備えたことを特徴とする方法。
12. 【請求項１２】 上記段階（ｂ）の後に、上記段階
    （ａ）における流れ変更命令の完了を指示する完了信号
    を上記第１マイクロ命令の制御信号成分から発行する段
    階（ｅ）が続く請求項１１に記載の方法。
13. 【請求項１３】 流れ変更命令を促進するように動作で
    きるプロセッサにおいて、 （ａ）マイクロ命令を記憶するメモリと、 （ｂ）命令を受け取るための受信手段と、 （ｃ）制御信号及びベースアドレスを与える第１マイク
    ロ命令をメモリ（ａ）から発行する手段と、 （ｄ）上記メモリ（ａ）から外部にあり、複数の所定の
    データを評価することにより二次アドレスを決定するた
    めの手段と、 （ｅ）上記制御信号に応答して、上記ベースアドレスと
    二次アドレスとを結合して行き先アドレスを形成する手
    段とを備え、この行き先アドレスは、受け取った命令に
    対して後続段階を実行するために上記メモリ（ａ）にお
    いて第２マイクロ命令を識別することを特徴とするプロ
    セッサ。