JPH0714399A

JPH0714399A - シリアルアクセスメモリ

Info

Publication number: JPH0714399A
Application number: JP5149923A
Authority: JP
Inventors: Itsuro Iwakiri; 逸郎岩切; Shinichiro Sato; 信一郎佐藤
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1993-06-22
Filing date: 1993-06-22
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】冗長機能だけでは救済できない不良チップの
中から、メモリ容量を半分にすることによってハーフビ
ット良品を提供する。【構成】アドレスカウンタ２０における最上位ビット
のＴ−ＦＦＡ９の出力側に設けられた固定回路３０内の
フューズ３５又は３６を遮断することにより、該Ｔ−Ｆ
ＦＡ９の出力を“Ｈ”又は“Ｌ”に固定する。これによ
り、全メモリ容量の半分だけアクセスが行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、内部アドレス
発生機能を持つ大容量のメモリセルアレイを備えた、不
良品救済可能なシリアルアクセスメモリに関するもので
ある。

【０００２】

【従来の技術】半導体メモリには、データの随時読み書
き可能なランダムアクセスメモリ（以下、ＲＡＭとい
う）や、ビデオシステム等においてシリアルデータの読
み書きを行うシリアルアクセスメモリ等といった種々の
ものがあり、これらは微細化及び高集積化が進んできて
おり、大容量メモリが次々と量産されている。図２は、
従来の一般的なシリアルアクセスメモリの一構成例を示
すブロック図である。このシリアルアクセスメモリは、
複数のメモリセルがマトリクス状に配列されたメモリセ
ルアレイ１を有し、該メモリセルアレイ１のロウ（行）
側をロウデコーダ２で選択すると共に、コラム（列）側
をコラムデコーダ３によって選択し、その選択されたメ
モリセルの記憶データをセンスアンプ４で検知、増幅
し、それを入／出力（以下、Ｉ／Ｏという）コントロー
ラ５によってシリアルデータに変換し、出力データＤＯ
ＵＴとして出力するようになっている。このＩ／Ｏコン
トローラ５は、シリアルな入力データＤＩＮをパラレル
なデータに変換し、ロウデコーダ２及びコラムデコーダ
３で選択されたメモリセルに対してデータの書込みを行
わせる機能も有している。このシリアルアクセスメモリ
には、反転されたリードライトクロック信号ＲＷＣＫ_N
（但し、Ｎ；反転を意味する）に基づき各種のタイミン
グ信号を発生するタイミングジェネレータ１０、ライト
イネーブル信号ＷＥ_N に基づきＩ／Ｏコントローラ５に
ライトクロック信号を供給するライトクロックジェネレ
ータ１１、及び信号ＳＡＳ_N に基づき外部アドレスＳＡ
Ｄを格納するアドレスレジスタ１２が設けられている。
さらに、アドレスレジスタ１２の出力に基づきロウアド
レスを発生するロウアドレスカウンタ１３、該アドレス
レジスタ１２の出力に基づきコラムアドレスをコラムデ
コーダ３へ供給するコラムアドレスカウンタ１４、リフ
レッシュ用のタイミング信号を発生するリフレッシュタ
イマ１５、該リフレッシュタイマ１５の出力に基づきリ
フレッシュアドレスを発生するリフレッシュアドレスカ
ウンタ１６、及びロウアドレスカウンタ１３とリフレッ
シュアドレスカウンタ１６の出力のいずれか一方を選択
してロウデコーダ２へ供給するアドレスマルチプレクサ
１７が設けられている。

【０００３】なお、図２中のＶＣＣは電源電位、ＶＳＳ
は接地電位である。図３は、図２中のロウアドレスカウ
ンタ１３やコラムアドレスカウンタ１４の一構成例を示
す構成図である。このアドレスカウンタ２０は、１０ビ
ットのカウンタであり、１０段のトグルフリップフロッ
プ（以下、Ｔ−ＦＦという）Ａ０〜Ａ９で構成されてい
る。相補的なクロック信号ＩＮＣ，ＩＮＣ_N が入力する
と、各Ｔ−ＦＦＡ０〜Ａ９からアドレスが発生するよう
になっている。各Ｔ−ＦＦＡ０〜Ａ９は、リセット信号
ＲＥＳＥＴによってリセットされる。

【０００４】次に、図２及び図３に示すシリアルアクセ
スメモリの動作を説明する。リードライトクロック信号
ＲＷＣＫ_N がタイミングジェネレータ１０に入力される
と、該タイミングジェネレータ１０から各種のタイミン
グ信号が出力され、それがロウデコーダ２、Ｉ／Ｏコン
トローラ５、ロウアドレスカウンタ１３、及びコラムア
ドレスカウンタ１４等に供給される。ロウアドレスカウ
ンタ１３及びコラムアドレスカウンタ１４は、タイミン
グジェネレータ１０からのタイミング信号によってイン
クリメント（増分）し、ロウアドレス及びコラムアドレ
スを発生する。ロウアドレスカウンタ１３で発生したロ
ウアドレスは、アドレスマルチプレクサ１７で選択され
てロウデコーダ２へ送られ、該ロウデコーダ２でデコー
ドされてメモリセルアレイ１のロウ側が選択される。コ
ラムアドレスカウンタ１４から発生したコラムアドレス
は、コラムデコーダ３でデコードされてメモリセルアレ
イ１のコラム側が選択され、アクセス対象となるメモリ
セルが選択される。選択されたメモリセルの記憶データ
を読出す場合、その記憶データがセンスアンプ４で検
知、増幅され、Ｉ／Ｏコントローラ５でシリアルデータ
に変換された後、出力データＤＯＵＴとして外部へ出力
される。選択されたメモリセルに対してデータを書込む
場合、シリアルな入力データＤＩＮがＩ／Ｏコントロー
ラ５に入力される。Ｉ／Ｏコントローラ５は、シリアル
な入力データＤＩＮをパラレルデータに変換し、そのパ
ラレルデータが、選択されたメモリセルに書込まれる。
データの書込みが行われた後、リフレッシュタイマ１５
から出力されるリフレッシュ用のタイミング信号によ
り、リフレッシュアドレスカウンタ１６からリフレッシ
ュアドレスが出力され、それがアドレスマルチプレクサ
１７で選択されてロウデコーダ２へ送られる。ロウデコ
ーダ２では、リフレッシュアドレスをデコードし、リフ
レッシュ対象となるメモリセルを選択し、その選択され
たメモリセルに対するリフレッシュ動作が行われる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
シリアルアクセスメモリでは、次のような課題があっ
た。（ａ）半導体メモリでは、微細化及び高集積化が進ん
で大容量メモリが次々と量産されている。メモリ容量が
大容量化してくると、チップ内にある不良メモリセルの
数も増加する。不良メモリセルを救済する一般的な方法
は、メモリセルアレイ１内に冗長メモリセルを設け、も
しメモリセルアレイ１内のメモリセルに不良が発生した
場合、その不良メモリセルのあるロウ／コラムを、それ
に対応するロウ／コラムの冗長メモリセルに置き換える
ことにより、歩留りの向上を図るようにしている。冗長
メモリセルの数を増やしていけば、良品の救済率（歩留
り）を向上できるが、その反面、チップサイズが増大す
るので１チップ当りのコストが高くなってしまう。又、
冗長メモリセルの占有率が増えると、該冗長メモリセル
自体の不良も顕著になってくるため、冗長メモリセルの
数を余り多くできない。しかも、冗長メモリセルで救済
可能なチップは、その冗長構成と不良ビットの位置関係
（不良モード）に依存するため、最適な冗長構成を決め
るのは難しい。従って、冗長メモリセルを用いても、１
ウエハ当りの歩留りを向上させてコスト低減を図るのに
は自ずと限界があり、プロセスの完成度や安定度に頼る
しかなく、冗長メモリセルで救済しきれない程不良メモ
リセルが多いチップでは不良品として廃棄処分にしてい
る。（ｂ）一方、メモリの大容量化が進んでビット単価が
下がってきているものの、ユーザによってはまだ価格が
高いために半導体メモリを使えないという声もある。こ
れに対し、一部のユーザでは、必ずしもシリアルアクセ
スメモリが全ビット動作していなくても、半分のビット
（ハーフビット）が動作していればよい場合もある。こ
の場合、ユーザとしてはハーフビットが連続してアクセ
スできれば、最上位アドレスを論理“Ｈ”又は論理
“Ｌ”に固定して使うことが可能である。

【０００６】ところが、ハーフビット良品は、ＲＡＭの
場合、ユーザ側で任意のアドレスをメーカの指定通りに
固定して使うことにより可能であるが、シリアルアクセ
スメモリのようにアドレス端子がチップ外部にない場
合、ユーザ側でアドレスを固定できないので、ＲＡＭの
ような使い方ができない。従って、このような全ビット
の半分しか動作しないハーフビット製品は、メーカが不
良品として廃棄処分にしており、無駄であった。本発明
は、以上のような問題点を解決し、冗長機能だけでは救
済できない不良チップの中から、メモリ容量を半分にす
ることにより、ハーフビット良品となり得るシリアルア
クセスメモリを提供することを目的とする。

【０００７】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のメモリセルが配列されたメモ
リセルアレイと、クロック信号に基づき複数のアドレス
を発生する複数ビットのアドレスカウンタと、前記アド
レスをデコードして前記メモリセルを選択するデコーダ
とを備え、前記選択されたメモリセルに対してシリアル
データの書込み又は読出しを行うシリアルアクセスメモ
リにおいて、次のような手段を講じている。即ち、前記
アドレスカウンタの最上位アドレスを“Ｈ”又は“Ｌ”
に固定する固定回路を、該アドレスカウンタの最上位ビ
ットの出力側に接続している。第２の発明では、第１の
発明と同様のシリアルアクセスメモリにおいて、前記ア
ドレスカウンタの任意のアドレスを“Ｈ”又は“Ｌ”に
固定する固定回路と、選択信号に基づき前記アドレスカ
ウンタの出力側と前記固定回路の入力側との間を切換え
接続するスイッチ手段とを、設けている。

【０００８】

【作用】第１の発明によれば、以上のようにシリアルア
クセスメモリを構成したので、固定回路によってアドレ
スカウンタの最上位アドレスを“Ｈ”又は“Ｌ”に固定
すれば、メモリセルアレイのうちの半分のアクセスが行
える。第２の発明によれば、スイッチ手段及び固定回路
によってアドレスカウンタの任意のアドレスを“Ｈ”又
は“Ｌ”に固定すれば、その固定されたアドレス以上の
ビットがそれぞれ１ビットシフトされ、メモリセルアレ
イの半分に対してアクセスが行える。これにより、不良
メモリセルの位置により、最適なアドレスを例えばメー
カ側で固定し、ハーフビット良品の提供が行える。従っ
て、前記課題を解決できるのである。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例を示すシリアルアクセス
メモリの要部の回路図であり、従来の図２及び図３中の
要素と共通の要素には共通の符号が付されている。本実
施例のシリアルアクセスメモリは、その全体構成が従来
の図２と同一であり、その図２中のロウアドレスカウン
タ１３あるいはコラムアドレスカウンタ１４のような例
えば図３の１０ビットのアドレスカウンタ２０の出力側
に、新たに固定回路３０が接続されている点のみが従来
のものと異なっている。１０ビットのアドレスカウンタ
２０は、１０段のＴ−ＦＦＡ０〜Ａ９で構成され、相補
的なクロック信号ＩＮＣ，ＩＮＣ_N によってインクリメ
ントし、各段のＴ−ＦＦＡ０〜Ａ９からアドレスが発生
する。各Ｔ−ＦＦＡ０〜Ａ９は、リセット信号ＲＥＳＥ
Ｔによってリセットされる。アドレスカウンタ２０の最
上位ビットであるＴ−ＦＦＡ９の出力側には、その出力
をフューズによって“Ｈ”又は“Ｌ”に固定する固定回
路３０が接続されている。固定回路３０は、Ｔ−ＦＦＡ
９の出力によってゲート制御されるＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）３１及びＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳという）３２を
有している。ＰＭＯＳ３１とＮＭＯＳ３２の間には、フ
ューズ（例えば、レーザで遮断可能なレーザフューズ）
３５，３６が設けられ、それらのＰＭＯＳ３１、フュー
ズ３５，３６及びＮＭＯＳ３２が電源電位ＶＣＣと接地
電位ＶＳＳとの間に直列接続されている。ＰＭＯＳ３１
には、電源投入後に出力される１ショットの反転パルス
信号ＩＮＴ_N によってゲート制御されるＰＭＯＳ３３が
並列接続されている。同様に、ＮＭＯＳ３２にも、反転
パルス信号ＩＮＴ_N と相補的なパルス信号ＩＮＴによっ
てゲート制御されるＮＭＯＳ３４が並列接続されてい
る。フューズ３５と３６の接続点には、２個のインバー
タ３７，３８が逆並列接続されたラッチ回路が接続さ
れ、該ラッチ回路の出力側が、２段のインバータ３９，
４０を介して端子Ａ９Ｄに接続され、さらに該インバー
タ３９の出力側が端子Ａ９Ｄ_N に接続されている。

【００１０】図４（ａ），（ｂ）は、図１の固定回路３
０内のフューズ３５，３６を切断した後の動作波形図で
あり、同図（ａ）はフューズ３５を切断した場合、及び
同図（ｂ）はフューズ３６を切断した場合の図である。
これらの図を参照しつつ、図１の動作を説明する。ま
ず、プロービングテストを行って図２のメモリセルアレ
イ１中の不良ビットを検索し、不良ビットがないか、あ
るいはあっても冗長メモリセルで救済可能なものは良
品、冗長メモリセルのみでは救済不可能だが、本実施例
の救済手段をとることによって救済可能なものはハーフ
ビット良品となるので、それらの選別を行う。良品の場
合には、固定回路３０内のフューズ３５，３６を切断し
ない。フューズ３５，３６を切断しなければ、アドレス
カウンタ２０における最上位ビットのＴ−ＦＦＡ９の出
力が、ＰＭＯＳ３１，３２からなるインバータで反転さ
れ、それがインバータ３７，３９，４０で順次反転され
て該Ｔ−ＦＦＡ９の出力がそのまま出力端子Ａ９Ｄから
出力されるので、従来の図２と同様に全ビットアクセス
製品として動作可能である。即ち、図２において、リー
ドライトクロック信号ＲＷＣＫ_N がタイミングジェネレ
ータ１０に入力されると、該タイミングジェネレータ１
０から各種のタイミング信号が出力され、ロウアドレス
カウンタ１３及びコラムアドレスカウンタ１４がインク
リメントし、それらからロウアドレス及びコラムアドレ
スが発生する。発生したロウアドレスは、アドレスマル
チプレクサ１７で選択され、ロウデコーダ２でデコード
されてメモリセルアレイ１のロウ側が選択される。又、
発生したコラムアドレスは、コラムデコーダ３でデコー
ドされ、メモリセルアレイ１のコラム側が選択される。
これにより、メモリセルアレイ１におけるアクセス対象
となるメモリセルが選択され、そのメモリセルに対し、
Ｉ／Ｏコントローラ５を介して、シリアルな入力データ
ＤＩＮの書込み、あるいはシリアルな出力データＤＯＵ
Ｔの読出しが行われる。

【００１１】一方、前記プロービングテストの結果、ハ
ーフビット良品となるものについては、ハーフビットブ
ロックのうち、どのブロックが救済可能か否かを判断
し、固定回路３０内のフューズ３５又は３６のいずれか
一方を切断する。フューズ３５を切断した場合、図４
（ａ）に示すように、電源投入後に相補的な１ショット
のパルス信号ＩＮＴ，ＩＮＴ_N が出力されると、固定回
路３０内のＰＭＯＳ３１及びＮＭＯＳ３２がオン状態と
なり、フューズ３５と３６間が“Ｌ”となる。この
“Ｌ”は、インバータ３７，３８で構成されるラッチ回
路でラッチされ、それがインバータ３９，４０で反転さ
れて端子Ａ９Ｄが“Ｌ”に固定され、ハーフビットブロ
ックのうちのあるブロックが救済され、ハーフビットア
クセス製品となる。このハーフビットアクセス製品の場
合、メモリセルアレイ１における全ビットの半分が、良
品のシリアルアクセスメモリと同様に動作することにな
る。固定回路３０内のフューズ３６を切断した場合、図
４（ｂ）に示すように、電源投入後に出力される１ショ
ットのパルス信号ＩＮＴ，ＩＮＴ_N によって固定回路３
０内のＰＭＯＳ３３及びＮＭＯＳ３４がオンし、フュー
ズ３５と３６間が“Ｈ”となり、それがインバータ３
７，３８からなるラッチ回路でラッチされる。ラッチ回
路でラッチされた“Ｈ”は、インバータ３９，４０で反
転されるため、端子Ａ９Ｄが“Ｈ”に固定される。その
ため、前記のフューズ３５の切断時に救済されたハーフ
ビットブロックと異なるブロックが救済され、全ビット
の半分が図２の良品のシリアルアクセスメモリと同様に
動作する。以上のように、本実施例では、プロービング
テストで、ハーフビット良品となりうるものについて
は、固定回路３０内のフューズ３５又は３６を遮断する
ことによってアドレスカウンタ２０の最上位ビットを
“Ｈ”または“Ｌ”に固定する。これにより、全メモリ
容量の半分だけアクセスできるようになる。そのため、
従来は全ビット良品となり得なかった廃棄処分されてい
た不良チップの中から、ハーフビット良品として製品化
できるので、歩留りを向上できると共に、それをユーザ
に対して安価に販売することが可能となる。

【００１２】第２の実施例図５は、本発明の第２の実施例を示すシリアルアクセス
メモリの要部の回路図であり、従来の図２、図３及び第
１の実施例の図１中の要素と共通の要素には共通の符号
が付されている。この実施例では、第１の実施例の１０
ビットのアドレスカウンタ２０に代えて７ビットのアド
レスカウンタ２０Ａが設けられ、そのアドレスカウンタ
２０Ａを構成する７段のＴ−ＦＦＡ０〜Ａ６の出力側
が、スイッチ手段（例えば、トランスファゲートによる
スイッチ）５０ａ，５０ｂ〜５６ａ，５６ｂを介して、
７個の固定回路３０₀〜３０₆の入力側に接続されてい
る。各スイッチ５０ａ，５０ｂ〜５６ａ，５６ｂは、選
択回路５０から出力される選択信号によって選択され、
通常は５０ａ〜５６ａ＝“Ｈ”，５０ｂ〜５６ｂ＝
“Ｌ”となっている。選択回路５０は、フューズ（例え
ば、レーザフューズ）６０〜６６及び抵抗６７を有し、
それらが電源電位ＶＣＣと接地電位ＶＳＳとの間に直列
接続されている。各フューズ６０〜６６及び抵抗６７の
間には、スイッチ５０ｂ〜５６をオン状態にするための
インバータ７０〜７６が接続され、さらにそれらのイン
バータ７０〜７６の出力側に、スイッチ５０ａ〜５６ａ
をオン状態にするためのインバータ８０〜８６が接続さ
れている。各固定回路３０₀〜３０₆は、図１中の固定回
路３０と同一の回路構成であり、フューズ３５又は３６
のいずれか一方を遮断することにより、それらの各固定
回路３０₀〜３０₆の端子Ａ０Ｄ〜Ａ６Ｄを“Ｈ”又は
“Ｌ”に固定するようになっている。

【００１３】図６（ａ），（ｂ）は、例えば固定回路３
０₃ の端子Ａ３Ｄを“Ｈ”に固定する場合の図５の動作
説明図であり、同図（ａ）はフューズ６３切断前、及び
同図（ｂ）はフューズ６３切断後の状態をそれぞれ示し
ている。この図６を参照しつつ、図５の動作を説明す
る。選択回路５０内のフューズ６３を切断する。する
と、インバータ８０〜８２は通常通り“Ｈ”を出力する
が、インバータ８３〜８６は“Ｌ”を出力する。これに
より、スイッチ５０ａ，５０ｂ〜５６ａ，５６ｂの接続
状態が図６の（ａ）から（ｂ）へ変わり、アドレスカウ
ンタ２０Ａを構成するＴ−ＦＦＡ３〜Ａ５の出力が、ス
イッチ５３ａ，５３ｂ〜５５ａ，５５ｂを介して固定回
路３０₄ 〜３０₆ の端子Ａ４Ｄ〜Ａ６Ｄへ出力されるこ
とになる。固定回路３０₃ の端子Ａ３Ｄには何も出力さ
れないので、不定状態となる。そこで、端子Ａ３Ｄの固
定回路３０₃ 内の図１に示すフューズ３５を切断し、該
端子Ａ３Ｄを“Ｌ”に固定する。これにより、アドレス
カウンタ２０Ａにおける４ビット目のＴ−ＦＦＡ３の出
力が“Ｌ”に固定され、その固定されたアドレス以上の
ビットがそれぞれ１ビットシフトされ、図２のメモリセ
ルアレイ１におけるハーフビットのアクセスが行える。

【００１４】本実施例では、次のような利点を有してい
る。アドレスカウンタ２０Ａは７ビットのＴ−ＦＦＡ０
〜Ａ６で構成されているため、図２のメモリセルアレイ
１をハーフビット動作させるためには、いずれかのＴ−
ＦＦの出力を“Ｈ”または“Ｌ”に固定する必要がある
が、単にそのＴ−ＦＦを“Ｈ”又は“Ｌ”に固定するだ
けでは該アドレスカウンタ２０Ａを正常に動作させるこ
とができない。そこで、本実施例では、選択回路５０及
び固定回路３０₀〜３０₆内のフューズ６０〜６６，３
５，３６の切断によってアドレスカウンタ２０Ａの出力
の任意のビットを“Ｈ”又は“Ｌ”に固定するようにし
たので、固定されたアドレス以上のビットがそれぞれ１
ビットシフトされる。そのため、全ビット動作製品と同
機能を持つハーフビット動作製品を作ることができ、そ
れによって良品の救済率、即ち歩留りが向上する。しか
も、アドレスカウンタ２０Ａにおける最適なアドレスを
固定することにより、種々の不良パターンに対応でき
る。さらに、１種類のシリアルアクセスメモリから、全
ビット動作品とハーフビット動作品の容量の異なる２種
類の製品を生産できる。

【００１５】なお、本発明は図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。（ｉ）図１では１０ビットのアドレスカウンタ２０、
図５では７ビットのアドレスカウンタ２０Ａを用いてい
るが、それらは任意のビット数のアドレスカウンタを用
いることができ、それに応じてスイッチ５０ａ，５０ｂ
〜５６ａ，５６ｂ及び固定回路３０₀〜３０₀の数を変更
すればよい、又、固定回路３０，３０₀ 〜３０₆ 、及び
スイッチ５０ａ，５０ｂ〜５６ａ，５６ｂは、図示以外
の回路構成に変更してもよい。（ii）シリアルアクセスメモリの全体構成は、図２以
外の回路構成にしてもよい。

【００１６】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、アドレスカウンタの最上位アドレスを“Ｈ”
又は“Ｌ”に固定する固定回路を設けたので、該固定回
路によってアドレスカウンタの最上位アドレスを“Ｈ”
又は“Ｌ”に固定することにより、メモリ容量が半分の
ハーフビット動作が可能になる。従って、従来は廃棄す
るしかなかった不良チップの中から、ハーフビット良品
を作り出し、製品化することができる。第２の発明によ
れは、アドレスカウンタの出力側に、スイッチ手段を介
して固定回路を接続したので、該スイッチ手段及び固定
回路によってアドレスカウンタの任意のアドレスを
“Ｈ”又は“Ｌ”に固定することにより、第１の発明と
ほぼ同様に、全ビット動作製品と同機能を持つ半ビット
動作製品を作ることができ、それによって良品の救済
率、即ち歩留りを向上できる。さらに、アドレスカウン
タの最適なアドレスを固定することにより、種々の不良
パターンに対応でき、その上、１種類のシリアルアクセ
スメモリから、全ビット動作品とハーフビット動作品の
容量の異なる２種類の製品を製造できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すシリアルアクセス
メモリの要部回路図である。

【図２】従来のシリアルアクセスメモリの一般的な構成
ブロック図である。

【図３】図２中のアドレスカウンタの構成図である。

【図４】図１のフューズ切断後の動作波形図である。

【図５】本発明の第２の実施例を示すシリアルアクセス
メモリの要部回路図である。

【図６】図５の動作説明図である。

【符号の説明】

１メモリセルアレイ２ロウデコーダ３コラムデコーダ４センスアンプ５Ｉ／Ｏコントローラ１０タイミングジェネレータ１１ライトクロックジェネレータ１２アドレスレジスタ１３ロウアドレスカウンタ１４コラムアドレスカウンタ１５リフレッシュタイマ１６リフレッシュアドレスカウンタ１７アドレスマルチプレクサ２０，２０Ａアドレスカウンタ３０，３０₀〜３０₆ 固定回路５０選択回路５０ａ，５０ｂ〜５６ａ，５６ｂスイッチ６０〜６６フューズＡ０〜Ａ９Ｔ−ＦＦＡ０Ｄ〜Ａ６Ｄ，Ａ９Ｄ端子

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが配列されたメモリセ
ルアレイと、クロック信号に基づき複数のアドレスを発
生する複数ビットのアドレスカウンタと、前記アドレス
をデコードして前記メモリセルを選択するデコーダとを
備え、前記選択されたメモリセルに対してシリアルデー
タの書込み又は読出しを行うシリアルアクセスメモリに
おいて、前記アドレスカウンタの最上位アドレスを論理“Ｈ”又
は論理“Ｌ”に固定する固定回路を、該アドレスカウン
タの最上位ビットの出力側に接続したことを特徴とする
シリアルアクセスメモリ。
【請求項２】複数のメモリセルが配列されたメモリセ
ルアレイと、クロック信号に基づき複数のアドレスを発
生する複数ビットのアドレスカウンタと、前記アドレス
をデコードして前記メモリセルを選択するデコーダとを
備え、前記選択されたメモリセルに対してシリアルデー
タの書込み又は読出しを行うシリアルアクセスメモリに
おいて、前記アドレスカウンタの任意のアドレスを論理“Ｈ”又
は論理“Ｌ”レベルに固定する固定回路と、選択信号に基づき前記アドレスカウンタの出力側と前記
固定回路の入力側との間を切換え接続するスイッチ手段
とを、設けたことを特徴とするシリアルアクセスメモリ。