JPH07143180A - Ｃｌａｄにおけるアドレス学習装置 - Google Patents

Ｃｌａｄにおけるアドレス学習装置

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JPH07143180A
JPH07143180A JP5175993A JP17599393A JPH07143180A JP H07143180 A JPH07143180 A JP H07143180A JP 5175993 A JP5175993 A JP 5175993A JP 17599393 A JP17599393 A JP 17599393A JP H07143180 A JPH07143180 A JP H07143180A
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    • H04L12/54—Store-and-forward switching systems 
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Abstract

(57)【要約】 【目的】 パケットをＡＴＭセルに分解，組立するＣＬ
ＡＤにおいて、学習精度を維持しつつ、アドレス・テー
ブルの学習にかかる負荷を軽減する。 【構成】 ＡＴＭ伝送系からＢＯＭセル，ＳＳＭセルを
バッファ１に受信すると、制御部２はセル中の送信元ア
ドレス，ＶＰＩ，ＶＣＩといったアドレス情報をアドレ
ス・テーブル３に追加登録する。これとは非同期に制御
部２は、テーブル３の空き領域の不足時や負荷の小さな
ときに、テーブル３の内容を送信元アドレスでソート
し、重複するアドレス情報の単一化，同一送信元アドレ
スを持つ複数のアドレス情報の多数決方式による単一化
を行う。イーサネット等のＬＡＮからパケットをバッフ
ァ５に受信すると、パケット中の宛先アドレスと同一の
アドレスを送信元アドレスに持つアドレス情報をテーブ
ル３から検索し、そのアドレス情報中のＶＰＩ，ＶＣＩ
を使用して、セル生成部６により受信パケットをＡＴＭ
セル化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ伝送系から受信
したＡＴＭセルをイーサネットなどのＬＡＮにおけるパ
ケットにパケット化し、反対にイーサネットなどのＬＡ
Ｎから受信したパケットをＡＴＭセルにセル化するＣＬ
ＡＤに関し、特に、ＡＴＭ伝送系から受信したＡＴＭセ
ルに含まれる送信元アドレス，ＶＰＩ，ＶＣＩのアドレ
ス情報を学習する、ＣＬＡＤにおけるアドレス学習装置
に関する。
【０００２】
【従来の技術】イーサネットなどのＬＡＮどうしを、Ａ
ＴＭ（ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ
ｍｏｄｅ）交換網などのＡＴＭ伝送系を介して相互に接
続する場合、ＬＡＮではそのＬＡＮ特有のＶＢＲ（ｖａ
ｒｉａｂｌｅ ｂｉｔ ｒａｔｅ）系データであるパケ
ットが扱われるのに対し、ＡＴＭ伝送系では、５３バイ
ト固定長のＡＴＭセルが扱われるため、ＬＡＮとＡＴＭ
伝送系との接続部分で、ＡＴＭ伝送系から受信したＡＴ
Ｍセルをパケット化し、反対にＬＡＮから受信したパケ
ットをＡＴＭセル化するＣＬＡＤ（ｃｅｌｌ ａｓｓｅ
ｍｂｌｙ ｄｉｓａｓｓｅｍｂｌｙ ｆａｃｉｌｉｔ
ｙ）が必要となる。
【０００３】ところで、このようなＣＬＡＤにおいて
は、ＡＴＭ伝送系から受信したセルに含まれる送信元ア
ドレス（ＳＡ），ＶＰＩ（ｖｉｒｔｕａｌ ｐａｔｈ
ｉｄｅｎｔｉｆｉｅｒ；仮想パス識別子），ＶＣＩ（ｖ
ｉｒｔｕａｌ ｃｈａｎｎｅｌｉｄｅｎｔｉｆｉｅｒ；
仮想チャネル識別子）といったアドレス情報を保持する
ためのアドレス・テーブルを備えており、反対にＬＡＮ
から或る宛先アドレスを指定したパケットを受信したと
き、その宛先アドレスと一致する送信元アドレスを含む
アドレス情報を前記アドレス・テーブルから検索し、そ
のアドレス情報中のＶＰＩ，ＶＣＩを使用して、そのパ
ケットをＡＴＭセル化している。
【０００４】そして、従来においては、アドレス情報を
アドレス・テーブルに登録するとき、今回登録するアド
レス情報と同一のアドレス情報が既にアドレス・テーブ
ルに登録されているか否かをアドレス・テーブルを検索
することにより調べ、登録されていなければ今回のアド
レス情報を追加登録し、既に登録されていればその登録
内容を今回のアドレス情報で更新するというアドレス学
習処理を行っている。
【０００５】なお、ＡＴＭ伝送系から受信したセルのペ
イロードのＣＲＣチェックはセル単独では行えず、パケ
ット化した時点で可能となるので、１つのパケットが生
成され、そのＣＲＣチェックが完了して誤りが無いと判
断された時点で、セルのペイロード中に収容されていた
送信元アドレスを使用することにより、送信元アドレス
に誤りを含むアドレス情報がアドレス・テーブルに保持
されないような対策も講じられている。
【０００６】
【発明が解決しようとする課題】従来は上述したように
して、アドレス・テーブルのアドレス情報を最新の内容
に変更するという学習動作を行っているが、送信元アド
レスを含むＡＴＭセルを受信する毎にアドレス・テーブ
ルの検索を行うため、検索処理が頻繁に発生し、ＣＬＡ
Ｄの負荷が高まるという問題点がある。
【０００７】本発明はこのような事情に鑑みて提案され
たものであり、その目的は、学習精度を殆ど低下させる
ことなく、アドレス・テーブルの学習にかかる負荷を軽
減し得るようにすることにある。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ＡＴＭ伝送系から受信したＡＴＭセルを
イーサネットなどのＬＡＮにおけるパケットにパケット
化し、反対にイーサネットなどのＬＡＮから受信したパ
ケットをＡＴＭセルにセル化するＣＬＡＤにおいて、ア
ドレス・テーブルと、ＡＴＭ伝送系から受信したＡＴＭ
セルに含まれる送信元アドレス，ＶＰＩおよびＶＣＩを
含むアドレス情報を前記アドレス・テーブルに登録する
と共に、前記アドレス・テーブルに登録されている重複
するアドレス情報を単一化し且つ送信元アドレスは一致
するが残りのアドレス情報要素に相違のある複数のアド
レス情報を多数決方式によって単一化する単一化処理
を、前記登録処理と非同期に、例えば、前記アドレス・
テーブルの空き領域が不足したときや、負荷の小さい期
間の空き時間を利用して、実行するアドレス・テーブル
制御部と、イーサネットなどのＬＡＮから受信したパケ
ットの宛先アドレスに一致する送信元アドレスを含む前
記アドレス・テーブル中のアドレス情報に含まれるＶＰ
Ｉ，ＶＣＩを使用して、前記受信したパケットをＡＴＭ
セル化するセル生成部とを備えている。
【０００９】
【作用】ＡＴＭ伝送系からＢＯＭ（ｂｅｇｉｎｎｉｎｇ
ｏｆ ｍｅｓｓａｇｅ）或いはＳＳＭ（ｓｉｇｎａｌ
ｓｅｇｍｅｎｔ ｍｅｓｓａｇｅ）といったＡＴＭセ
ルを受信すると、アドレス・テーブル制御部が、それら
のセルに含まれる送信元アドレス，ＶＰＩ，ＶＣＩとい
ったアドレス情報を、同じアドレス情報が既にアドレス
・テーブルに登録されているか否かを検索することな
く、アドレス・テーブルの空き領域に追加登録する。こ
のとき、ペイロードのＣＲＣチェックが行われていない
ので、アドレス情報の送信元アドレスに誤りが含まれて
いる可能性があるが、そのまま登録する。
【００１０】上記動作とは非同期に、アドレス・テーブ
ルの空き領域が不足して新たなアドレス情報の追加登録
が困難になるか、あるいは、受信中のセル数が或るしき
い値に満たない状況になっている等の負荷の小さいとき
の空き時間を利用して、アドレス・テーブル制御部が、
アドレス・テーブルに登録されているアドレス情報を送
信元アドレスをキーにしてソートした後、送信元アドレ
スは一致するが残りのアドレス情報要素に相違のある複
数のアドレス情報を多数決方式によって単一化する処
理，完全に重複する複数のアドレス情報を単一化する処
理を行う。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【００１２】図１を参照すると、本発明の一実施例を適
用したＣＬＡＤの一例は、図示しないＡＴＭ伝送系から
受信したセルを蓄えるセル受信バッファ１と、このセル
受信バッファ１に蓄積されたセルを順次入力してパケッ
ト化し、図示しないイーサネットなどのＬＡＮに送出す
るためのパケットを生成するパケット生成部４と、アド
レス情報を保持するためのアドレス・テーブル３と、前
記ＬＡＮから受信したパケットを蓄えるパケット受信バ
ッファ５と、このパケット受信バッファ５に蓄積された
パケットをセル化してＡＴＭ伝送系に送出するためのＡ
ＴＭセルを生成するセル生成部６と、アドレス・テーブ
ル３に対するアドレス情報の登録，検索，ソートおよび
多数決による単一化といった制御を行うアドレス・テー
ブル制御部２とを有している。
【００１３】図２を参照すると、アドレス・テーブル３
は、複数のエントリＥ１，Ｅ２，…を有し、各エントリ
は、ＤＡフィールド３１，ＶＰＩフィールド３２，ＶＰ
Ｉフィールド３３，…で構成されている。
【００１４】図３は、アドレス・テーブル制御部２がア
ドレス・テーブル３の登録および単一化に関して実行す
る処理の一例を示すフローチャートであり、以下、各図
を参照して本実施例の動作を説明する。
【００１５】ＡＴＭ伝送系から受信したＡＴＭセルは、
セル受信バッファ１に蓄えられる。アドレス・テーブル
制御部２は、図３に示すようにセル受信バッファ１に蓄
えられたＡＴＭセルを順番に取り出し（Ｓ１）、この取
り出したＡＴＭセルがＢＯＭセルまたはＳＳＭセルであ
れば、これらのセルのヘッダに含まれるＶＰＩ，ＶＣＩ
およびペイロードに含まれる送信元アドレス（ＳＡ）を
１つのアドレス情報として、アドレス・テーブル３の空
きエントリに追加登録する（Ｓ２）。このとき、ＶＰＩ
は図２のＶＰＩフィールド３２へ、ＶＣＩはＶＣＩフィ
ールド３３へ設定し、送信元アドレス（ＳＡ）はＤＡフ
ィールド３１へ設定する。
【００１６】なお、この段階では、ヘッダの正当性はＨ
ＥＣ（ｈｅａｄｅｒ ｅｒｒｏｒｃｏｎｔｒｏｌ）チェ
ックにより確認されているので問題は無いが、ペイロー
ドは誤り制御を経ていないため、送信元アドレス（Ｓ
Ａ）に誤りが含まれている可能性があるが、そのまま登
録する。
【００１７】以上のような動作は、受信されたＢＯＭセ
ルまたはＳＳＭセル毎に行われる。この結果、ＡＴＭ伝
送系を通じて同じ送信元にかかる同じアドレス情報を含
むＢＯＭセル，ＳＳＭセルが複数個受信されると、アド
レス・テーブル３には同じアドレス情報が重複して登録
されることになる。
【００１８】アドレス・テーブル制御部２は、ステップ
Ｓ２にてアドレス・テーブル３への登録を行う毎に、ア
ドレス・テーブル３の全てのエントリにアドレス情報が
書き込まれフル（ｆｕｌｌ）状態になったか否か、即ち
アドレス・テーブル３の空き領域が不足したか否かをチ
ェックすると共に（Ｓ３）、フル状態でなければセル受
信バッファ１に蓄えられたセルの数が予め設定されたし
きい値以上であるか否かをチェックする（Ｓ４）。
【００１９】そして、アドレス・テーブル３がフル状態
でなく且つセル受信バッファ１に蓄えられたセルの数が
所定のしきい値以上であれば、セル受信バッファ１から
のセルの引き取り（Ｓ１）と、アドレス・テーブル３へ
の登録処理（Ｓ２）とを引き続き実行する。
【００２０】他方、アドレス・テーブル３がフル状態と
なって、それ以上アドレス情報が書き込めなくなった場
合（Ｓ３でＹＥＳ）、ステップＳ５へ進む。また、フル
状態ではないが（Ｓ３でＮＯ）、セル受信バッファ１に
蓄えられたセルの数が所定のしきい値未満であれば（Ｓ
４でＮＯ）、処理の負荷が小さな状態であるので、処理
の空き時間を有効利用するために、やはりステップＳ５
へ進む。
【００２１】ステップＳ５において、アドレス・テーブ
ル制御部２は、アドレス・テーブル３に登録されている
全てのアドレス情報を、ＤＡフィールド３１をソートキ
ーにしてソートする。そして、ステップＳ６に進み、以
下のようにして、アドレス情報の単一化を行う。
【００２２】（１）先ず、ＤＡフィールド３１は同一で
あるが、残りのＶＰＩフィールド３２，ＶＣＩフィール
ド３３が相違するアドレス情報が複数存在している場
合、ＶＰＩフィールド３２，ＶＣＩフィールド３３が同
一であるアドレス情報の数が最も多いアドレス情報だけ
を残し、他のアドレス情報は削除する。
【００２３】例えば、 ＤＡ ＶＰＩ ＶＣＩ … ＤＡ ＶＰＩ ＶＣＩ … ＤＡ ＶＰＩ’ ＶＣＩ’ … のように全く同一のアドレス情報，とこれらとＤＡ
フィールドは同じであるが残りのアドレス情報要素が相
違する１つのアドレス情報との３つのアドレス情報
〜がある場合、多数決方式によれば２対１でアドレス
情報，が勝利するので、アドレス情報を削除す
る。
【００２４】なお、 ＤＡ ＶＰＩ ＶＣＩ … ＤＡ ＶＰＩ’ ＶＣＩ’ … のようにＶＰＩフィールド，ＶＣＩフィールドが同じで
あるアドレス情報の数が等しく多数決では勝敗を決する
ことができない場合、最新に登録されたアドレス情報側
を残し、それと相違する他のアドレス情報を削除する。
なお、最新に登録されたか否かは、例えば、アドレス・
テーブル３への登録時に時刻を併せて登録しておくこと
で判定できる。
【００２５】（２）次に、ＤＡフィールド３１，ＶＰＩ
フィールド３２およびＶＣＩフィールド３３が全て同一
であるアドレス情報が複数存在している場合、１つのア
ドレス情報だけを残して後は削除する。
【００２６】なお、アドレス・テーブル制御部２は、ア
ドレス情報の削除によりアドレス・テーブル３の先頭の
エントリから最終のアドレス情報を格納するエントリま
でに空きエントリが生じたときは、その空きエントリを
後方のアドレス情報で埋めることにより、アドレス情報
がアドレス・テーブル制御部２の先頭エントリから連続
して格納されるようにする。
【００２７】他方、図１において、図示しないＬＡＮか
ら受信したパケットはパケット受信バッファ５に蓄えら
れる。アドレス・テーブル制御部２は、パケット受信バ
ッファ５から順番にパケットを取り出し、その宛先アド
レス（ＤＡ）をキーにして、アドレス・テーブル３をそ
の先頭エントリから順に検索し、その宛先アドレスと同
一の内容をＤＡフィールド３１に有するアドレス情報中
のＶＰＩフィールド３２，ＶＣＩフィールド３３の値を
取得する。そして、この取得したＶＰＩ，ＶＣＩとパケ
ット受信バッファ５から取り出されたパケットとから、
セル生成部６がＡＴＭセルを生成し、図示しない装置内
のバスを通じて図示しないＡＴＭ伝送系へ送信する。
【００２８】以上、本発明の実施例について説明した
が、本発明は以上の実施例にのみ限定されず、その他各
種の付加変更が可能である。例えば、アドレス・テーブ
ル３上の各アドレス情報の不使用時間を管理し、所定時
間以上使用されないアドレス情報はテーブル３から削除
するようにしても良い。
【００２９】
【発明の効果】以上説明したように、本発明は、受信し
たアドレス情報を全てアドレス・テーブルに登録し、そ
の登録とは非同期に、アドレス・テーブルの空き領域が
不足したときや、負荷の少ないときの空き時間を利用し
て、重複するアドレス情報の単一化，送信元アドレスは
一致するが残りのアドレス情報要素に相違のある複数の
アドレス情報の多数決方式による単一化を行うようにし
たので、ＡＴＭセルによる送信元アドレスを含むメッセ
ージを受信する毎にアドレス・テーブルを検索してアド
レス情報を登録するか否かを判定している従来技術に比
べ、アドレス・テーブルの学習にかかる処理の負荷を軽
減することができる。
【００３０】また、重複する複数のアドレス情報はその
何れが検索されても結果は同じなので、重複する複数の
アドレス情報がアドレス・テーブルに登録されていても
学習精度上問題はなく、更に、同一の送信元アドレスに
対するＶＰＩ，ＶＣＩが更新される場面においては、更
新時点では新旧のアドレス情報がアドレス・テーブルに
登録されることになるが、その後に古いアドレス情報は
受信されず新しいアドレス情報のみ受信されるので、多
数決による単一化処理によって、新しいアドレス情報に
学習でき、問題は生じない。
【００３１】なお、ペイロードのＣＲＣチェックが行わ
れていない段階で、ペイロード中の送信元アドレスを登
録すると、誤りを含む送信元アドレスを登録してしまう
可能性がある。しかしながら、ＡＴＭ伝送系は本来極め
て高い信頼性を前提として構築されているため、そのよ
うな可能性は極めて小さく実用上問題はない。更に、本
発明では、送信元アドレスは一致するが残りのアドレス
情報要素に相違のある複数のアドレス情報は多数決方式
によって単一化するので、送信元アドレスに誤りがあっ
てアドレス・テーブル中の他の正常な送信元アドレスと
たまたま一致することになっても、そのような誤りを含
むアドレス情報を排除でき、尚更、問題は生じない。
【図面の簡単な説明】
【図１】本発明の一実施例を適用したＣＬＡＤの一例を
示す要部ブロック図である。
【図２】アドレス・テーブルの説明図である。
【図３】アドレス・テーブル制御部がアドレス・テーブ
ルの登録および単一化に関して実行する処理の一例を示
すフローチャートである。
【符号の説明】
１…セル受信バッファ ２…アドレス・テーブル制御部 ３…アドレス・テーブル ４…パケット生成部 ５…パケット受信バッファ ６…セル生成部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/56 8732−5Ｋ Ｈ０４Ｌ 11/20 Ｄ 9077−5Ｋ １０２ Ｚ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＡＴＭ伝送系から受信したＡＴＭセルを
    イーサネットなどのＬＡＮにおけるパケットにパケット
    化し、反対にイーサネットなどのＬＡＮから受信したパ
    ケットをＡＴＭセルにセル化するＣＬＡＤにおいて、 アドレス・テーブルと、 ＡＴＭ伝送系から受信したＡＴＭセルに含まれる送信元
    アドレス，ＶＰＩおよびＶＣＩを含むアドレス情報を前
    記アドレス・テーブルに登録すると共に、前記アドレス
    ・テーブルに登録されている重複するアドレス情報を単
    一化し且つ送信元アドレスは一致するが残りのアドレス
    情報要素に相違のある複数のアドレス情報を多数決方式
    によって単一化する単一化処理を、前記登録処理と非同
    期に実行するアドレス・テーブル制御部と、 イーサネットなどのＬＡＮから受信したパケットの宛先
    アドレスに一致する送信元アドレスを含む前記アドレス
    ・テーブル中のアドレス情報に含まれるＶＰＩ，ＶＣＩ
    を使用して、前記受信したパケットをＡＴＭセル化する
    セル生成部とを備えることを特徴とするＣＬＡＤにおけ
    るアドレス学習装置。
  2. 【請求項２】 前記アドレス・テーブル制御部は、前記
    アドレス・テーブルの空き領域が不足したときに前記単
    一化処理を実行する請求項１記載のＣＬＡＤにおけるア
    ドレス学習装置。
  3. 【請求項３】 前記アドレス・テーブル制御部は、負荷
    の小さな期間の空き時間を利用して前記単一化処理を実
    行する請求項１記載のＣＬＡＤにおけるアドレス学習装
    置。
  4. 【請求項４】 前記アドレス・テーブル制御部は、前記
    アドレス・テーブルに登録されているアドレス情報を送
    信元アドレスをキーにしてソートした後、前記単一化処
    理を行う請求項２または３記載のＣＬＡＤにおけるアド
    レス学習装置。
JP5175993A 1993-06-23 1993-06-23 Ｃｌａｄにおけるアドレス学習装置 Expired - Lifetime JP2546505B2 (ja)

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Application Number Priority Date Filing Date Title
JP5175993A JP2546505B2 (ja) 1993-06-23 1993-06-23 Ｃｌａｄにおけるアドレス学習装置
US08/264,431 US5450399A (en) 1993-06-23 1994-06-23 Clad having majority decision address table controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5175993A JP2546505B2 (ja) 1993-06-23 1993-06-23 Ｃｌａｄにおけるアドレス学習装置

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JPH07143180A true JPH07143180A (ja) 1995-06-02
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ID=16005834

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