JPH0713785B2 - Image display controller - Google Patents
Image display controllerInfo
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- JPH0713785B2 JPH0713785B2 JP62121535A JP12153587A JPH0713785B2 JP H0713785 B2 JPH0713785 B2 JP H0713785B2 JP 62121535 A JP62121535 A JP 62121535A JP 12153587 A JP12153587 A JP 12153587A JP H0713785 B2 JPH0713785 B2 JP H0713785B2
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Description
【発明の詳細な説明】 ［概要］ 画像表示制御装置であって、アナログ表示用デイスプレ
イとディジタル表示用ディスプレイとを意識することな
くデータの更新が行えるようにしたものである。DETAILED DESCRIPTION OF THE INVENTION [Outline] An image display control device is arranged so that data can be updated without being aware of the analog display and the digital display.
［産業上の利用分野］ 本発明は画像表示制御装置に関し、更に詳しくは、アナ
ログ表示用ディスプレイ及びディジタル表示用ディスプ
レイを意識することなく接続できる画像表示制御装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display control device, and more particularly to an image display control device capable of connecting an analog display and a digital display without being aware of them.
パーソナルコンピュータ等の端末機器として用いられる
ディスプレイに入力される画像信号は、アナログRGB信
号系とディジタルRGB信号系に大別できる。ここで、ア
ナログRGB信号系は、R,G,Bの各色系統毎に複数の重み付
けを行ったものであり、例えば各色系統の重み付けを４
ビットとすると、24×24×24＝7096から、4096色を表現
することができる。一方、ディジタルRGB信号系は、R,
G,Bの各色系統と輝度系統Ｉよりなる４系統の信号をTTL
の２値レベルで表わしたものであり、24＝16から、最大
16色を表現することができる。尚、ディスプレイの画面
における表示色は、各信号系に設けられているパレット
メモリにおいて選択設定される。Image signals input to a display used as a terminal device such as a personal computer can be roughly classified into an analog RGB signal system and a digital RGB signal system. Here, the analog RGB signal system is a system in which a plurality of weights are applied to each of the R, G, and B color systems.
In terms of bits, 4096 colors can be expressed from 2 4 × 2 4 × 2 4 = 7096. On the other hand, the digital RGB signal system is
TTL signals from 4 systems consisting of G and B color systems and luminance system I
It is expressed by the binary level of, from 2 4 = 16, the maximum
16 colors can be expressed. The display color on the screen of the display is selectively set in the palette memory provided in each signal system.
ところで、例えばパーソナルコンピュータから画像信号
を出力するのにあたっては、接続されるディスプレイが
アナログRGB信号系対応形なのかディジタルRGB信号系対
応形かを予測することは困難であることから、アナログ
RGB信号系用ディスプレイに適合したアナログ表示用デ
ータとディジタルRGB信号系用ディスプレイに適合した
ディジタル表示用データと並列に出力することが望まし
い。By the way, when outputting an image signal from a personal computer, for example, it is difficult to predict whether the connected display is an analog RGB signal system compatible type or a digital RGB signal system compatible type.
It is desirable to output analog display data suitable for RGB signal system display and digital display data suitable for digital RGB signal system display in parallel.
［従来の技術］ 第４図は、従来のこの種の画像表示制御装置の構成例を
示すブロック図である。図において、１は各種演算制御
を行うコンピュータであり、該コンピュータ１からはア
ナログ表示用のパレットメモリ２とディジタル表示用の
パレットメモリ３にそれぞれに対応したディスプレイ4,
5の各画面における表示色を設定するためのデータが出
力されて更新格納される。[Prior Art] FIG. 4 is a block diagram showing a configuration example of a conventional image display control device of this type. In the figure, reference numeral 1 is a computer for performing various arithmetic controls. From the computer 1, a display 4 corresponding to a palette memory 2 for analog display and a palette memory 3 for digital display,
The data for setting the display color on each screen of 5 is output and updated and stored.
［発明が解決しようとする問題点］ しかし、このような従来の画像表示制御装置は、アナロ
グ表示用のパレットメモリ２とディジタル表示用のパレ
ットメモリ３の両方のデータを更新しなければならず、
コンピュータ１のソフトウェア処理が繁雑になるという
不具合があった。[Problems to be Solved by the Invention] However, such a conventional image display control device has to update data in both the palette memory 2 for analog display and the palette memory 3 for digital display.
There is a problem that the software processing of the computer 1 becomes complicated.
本発明は、このような点に鑑みてなされたものであっ
て、アナログ表示用のパレットメモリのデータを更新す
ることにより、自動的にディジタル表示用のデータも更
新できる画像表示制御装置を提供することを目的として
いる。The present invention has been made in view of the above circumstances, and provides an image display control device capable of automatically updating data for digital display by updating data in a palette memory for analog display. Is intended.
［問題点を解決するための手段］ 第１図は本発明の画像表示制御装置の原理ブロック図で
あり、第４図と同一のものは同一の符号を付して示して
いる。図において、６はアナログ表示用データを格納す
るパレットメモリ２から読み出されるアナログ表示用デ
ータのビット幅を圧縮してディジタル表示用データとし
て出力するデータ圧縮回路である。[Means for Solving Problems] FIG. 1 is a block diagram showing the principle of the image display control apparatus of the present invention. The same parts as those in FIG. 4 are designated by the same reference numerals. In the figure, 6 is a data compression circuit for compressing the bit width of the analog display data read from the palette memory 2 storing the analog display data and outputting it as digital display data.
［作用］ コンピュータ１からは、アナログ表示用データがパレッ
トメモリ２に出力されて更新格納される。そして、該パ
レットメモリ２から所定の色のデータが選択され、図示
しないD/A変換器を介してアナログ表示用のディスプレ
イ４に加えられると共に、データ圧縮回路６を介してデ
ィスプレイ表示用のディスプレイ５に加えられる。ここ
で、データ圧縮回路６は論理ゲートで構成されていて、
パレットメモリ２から加えられるアナログ表示用データ
を一定の関係で自動的にディジタル表示用データに変換
する。これにより、パレットメモリ２に格納されるアナ
ログ表示用データを更新することによって、ディスプレ
イ表示用データも自動的に更新されることになり、従来
の構成に比べてコンピュータのソフトウェアの負担を軽
減でき、ディジタル表示用のパレットメモリが不要にな
る。[Operation] The analog display data is output from the computer 1 to the palette memory 2 and updated and stored. Then, data of a predetermined color is selected from the palette memory 2 and added to the display 4 for analog display via a D / A converter (not shown), and the display 5 for display is displayed via the data compression circuit 6. Added to. Here, the data compression circuit 6 is composed of logic gates,
The analog display data added from the palette memory 2 is automatically converted into digital display data in a fixed relationship. As a result, by updating the analog display data stored in the palette memory 2, the display display data is also automatically updated, and the load on the software of the computer can be reduced as compared with the conventional configuration. Eliminates the need for palette memory for digital display.
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例を示す構成ブロック図であ
り、第１図と同一のものには同一符号を付けている。図
において、添字のR,G,BはそれぞれＲ（レッド）,G（グ
リーン）,B（ブルー）の光の３原色信号系統を表わして
いる。７はパレットメモリ２から読み出されるアナログ
表示用データをアナログ信号に変換するD/A変換器であ
る。各パレットメモリ２Ｒ,2Ｇ,2Ｂから各D/A変換器７
Ｒ,7Ｇ,7Ｂに読み出されるアナログ表示用データの一部
はデータ圧縮回路６にも加えられている。そして、該デ
ータ圧縮回路６は、入力されるアナログ表示用データを
R,G,B及び輝度信号Ｉよりなる４ビットのディジタル表
示用データに圧縮変換してディジタル表示用のディスプ
レイ５に出力する。FIG. 2 is a configuration block diagram showing an embodiment of the present invention, and the same components as those in FIG. 1 are designated by the same reference numerals. In the figure, the subscripts R, G and B represent the three primary color signal systems of the lights of R (red), G (green) and B (blue), respectively. Reference numeral 7 denotes a D / A converter which converts analog display data read from the palette memory 2 into an analog signal. Each palette memory 2 R , 2 G , 2 B to each D / A converter 7
Part of the analog display data read out to R , 7 G and 7 B is also added to the data compression circuit 6. Then, the data compression circuit 6 receives the input analog display data.
It is compressed and converted into 4-bit digital display data consisting of R, G, B and luminance signal I, and is output to the display 5 for digital display.
第３図は、データ圧縮回路６の具体例図である。本実施
例では、アナログ表示用データのR,G,Bの各系統がそれ
ぞれ４ビットで構成されていて、各最上位ビットMSBが
ディジタル表示用データのR,G,Bに対応し、MSB−１ビッ
トの論理和がディジタル表示用データの輝度Ｉに対応し
ている。即ち、アナログ表示用データのR,G,Bの各系統
のMSBビット画素のままディジタル表示用データ弐R,G,B
データとして出力され、アナログ表示用データのR,G,B
の各系統のMSB−１ビットがオアゲート８を介して輝度
データＩとして出力されることになり、全体として12ビ
ットのアナログ表示用データが４ビットのディジタル表
示用データに圧縮変換されることになる。FIG. 3 is a specific example diagram of the data compression circuit 6. In this embodiment, each system of R, G, B of analog display data is composed of 4 bits, and each most significant bit MSB corresponds to R, G, B of digital display data. The 1-bit logical sum corresponds to the brightness I of the digital display data. That is, the MSB bit pixel of each system of analog display data R, G, B remains as digital display data 2 R, G, B
R, G, B of data for analog display that is output as data
The MSB-1 bit of each system is output as the luminance data I via the OR gate 8, and the 12-bit analog display data is compressed and converted to 4-bit digital display data as a whole. .
［発明の効果］ 以上詳細に説明したように、本発明によれば、アナログ
表示用パレットメモリのデータを更新することによって
自動的にディジタル表示用のデータも更新できる画像表
示制御装置を提供することができる。[Effect of the Invention] As described in detail above, according to the present invention, there is provided an image display control device capable of automatically updating data for digital display by updating data in the palette memory for analog display. You can
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は本発明におけるデータ圧縮回路の具体例図、 第４図は従来の画像表示制御装置の構成例を示すブロッ
ク図である。 第１図，第２図及び第３図において、 １はコンピュータ、２はアナログ表示用のパレットメモ
リ、４はアナログ表示用のディスプレイ、５はディジタ
ル表示用のディスプレイ、６はデータ圧縮回路、７はD/
A変換器、８はオアゲートである。FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a specific example of a data compression circuit in the present invention, and FIG. 4 is a conventional image display. It is a block diagram which shows the structural example of a control apparatus. 1, 2, and 3, 1 is a computer, 2 is a pallet memory for analog display, 4 is a display for analog display, 5 is a display for digital display, 6 is a data compression circuit, and 7 is D /
A converter, 8 is an OR gate.
Claims (1)
と、 該コンピュータ（１）と接続されアナログ表示用データ
を格納するパレットメモリ（２）と、 該パレットメモリ（２）から読み出されるアナログ表示
用データのビット幅を圧縮してディジタル表示用データ
として出力するデータ圧縮回路（６）とを設け、 前記パレットメモリ（２）のデータの更新に応じてディ
ジタル表示用データも更新して、それぞれアナログ表示
用ディスプレイ（４）及びディジタル表示用ディスプレ
イ（５）にさせるように構成したことを特徴とする画像
表示制御装置。1. A computer (1) for controlling various arithmetic operations.
A palette memory (2) which is connected to the computer (1) and stores analog display data; and a bit width of the analog display data read from the palette memory (2) is compressed and output as digital display data. And a data compression circuit (6) for updating the digital display data in accordance with the update of the data in the palette memory (2), and display the analog display (4) and the digital display (5) respectively. An image display control device, characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121535A JPH0713785B2 (en) | 1987-05-19 | 1987-05-19 | Image display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121535A JPH0713785B2 (en) | 1987-05-19 | 1987-05-19 | Image display controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63286891A JPS63286891A (en) | 1988-11-24 |
| JPH0713785B2 true JPH0713785B2 (en) | 1995-02-15 |
Family
ID=14813648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62121535A Expired - Lifetime JPH0713785B2 (en) | 1987-05-19 | 1987-05-19 | Image display controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713785B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2773248B2 (en) * | 1988-08-09 | 1998-07-09 | セイコーエプソン株式会社 | Image signal processing device |
-
1987
- 1987-05-19 JP JP62121535A patent/JPH0713785B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63286891A (en) | 1988-11-24 |
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