JPH07131785A - ビデオ適用用の脱圧縮プロセサ - Google Patents

ビデオ適用用の脱圧縮プロセサ

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JPH07131785A
JPH07131785A JP4055338A JP5533892A JPH07131785A JP H07131785 A JPH07131785 A JP H07131785A JP 4055338 A JP4055338 A JP 4055338A JP 5533892 A JP5533892 A JP 5533892A JP H07131785 A JPH07131785 A JP H07131785A
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シー． パーセル スティーブン
David E Galbi
イー． ガルビ デイビッド
Frank H Liao
エイチ． リャオ フランク
Yvonne C Tse
シー． ツェ イボンヌ
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C KIYUUBU MAIKUROSHISUTEMUZU
KIYUUBU MAIKUROSHISUTEMUZU C
LSI Corp
Original Assignee
C KIYUUBU MAIKUROSHISUTEMUZU
KIYUUBU MAIKUROSHISUTEMUZU C
C Cube Microsystems Inc
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Abstract

(57)【要約】 フレーム内及びフレーム間でコード化された圧縮ビデオ
データをデコードするための方法及び装置が提供されて
いる。本発明の一実施例においては、プロセサ２０１を
有する脱圧縮装置２００が設けられており、それはグロ
ーバルバス２０５を有しており、グローバルバス２０５
を介して、デコーダコプロセサ２０２と、逆離散余弦変
換コプロセサ２０３と運動補償コプロセサ２０４とが通
信を行なう。本発明に基づくこの脱圧縮装置は、ホスト
バス２０６を介してホストコンピュータと通信を行ない
且つメモリバス２０８を介して外部のダイナミックラン
ダムアクセスメモリと通信を行なう。本発明脱圧縮装置
におけるプロセサ２０１は、複数個のデータレジスタ及
び制御レジスタを読取り且つそれに書込みを行なうこと
により該デコーダ、ＩＤＣＴ及び運動補償コプロセサに
対しての全体的な制御を与え、その各レジスタは該デコ
ーダ、ＩＤＣＴ及び運動補償コプロセサの一つと関連し
ている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル信号処理の技術
分野に関するものであって、更に詳細には、デジタルビ
デオ信号の処理技術に関するものである。
【０００２】
【従来の技術】モーションピクチャ即ち映画乃至は動画
は連続的な運動の錯覚を起こさせるために毎秒３０個の
フレーム即ちこまで供給される。各画像は数千個の画素
から構成されているので、たとえ短い運動シーケンスで
あってもそれを格納するのに必要な記憶容量は巨大なも
のである。一層高いデフィニション即ち品質のものが所
望されるので、各画像における画素数は増加するものと
予測される。幸運なことに、人間の視覚システムの特別
の特性を利用して、知覚された画像品質を損なうことな
しに非常に高いデータ圧縮を達成するために損失性圧縮
技術が開発されている。損失性圧縮技術は、ターゲット
の画像品質を得るために必要でない情報を廃棄する。し
かしながら、脱圧縮プロセサは、実時間で格納した運動
シーケンスの全ての画素を再生することが必要とされ
る。
【０００３】映画専門家グループ（ＭＰＥＧ）という名
称の団体は、圧縮及び脱圧縮装置の間で適合性を達成す
るための標準（以下、「ＭＰＥＧ標準」と呼称する）を
提供することが委託されている。この標準は、格納媒体
に対するビデオ信号のコード化デジタル表示及びデコー
ド方法の両方を特定している。この表示方法は、通常速
度のプレイバック、及びカラー映画のその他の上映モー
ド及び静止画像の再生をサポートしている。この標準
は、一般的な５２５及び６２５ラインのテレビ、パソコ
ン及びワークステーションのディスプレイフォーマット
をカバーしている。このＭＰＥＧ標準は、例えばコンパ
クトディスク、デジタルオーディオテープ又は磁気ハー
ドディスクなどのような最大で１．５Ｍｂｉｔｓ／秒の
連続的な転送率を支持する装置に対して意図されてい
る。このＭＰＥＧ標準は、２４Ｈｚと３０Ｈｚの間のレ
ートで約２８８×３５２個の画素の画像フレームの各々
をサポートすることが意図されている。
【０００４】このＭＰＥＧ標準の下では、画像フレーム
は一連の「マクロブロックスライス」（ＭＢＳ）に分割
され、各ＭＢＳは各々が１６×１６個の画素をカバーす
る多数の画像エリア（「マクロブロック」と呼ばれる）
を有している。これらの画像エリアの各々は、一つ又は
それ以上の８×８マトリクスによって表現され、該マト
リクスの要素は空間的ルミナンス及びクロミナンス値で
ある。マクロブロックの一つの表示方法（４：２：２）
においては、ルミナンス値（Ｙタイプ）は１６×１６画
素の画像エリア（四つの８×８「Ｙ」マトリクスにおい
て）における全ての画素に対して与えられており、且つ
各々が同一の１６×１６画像エリアをカバーするＵ及び
Ｖ（即ち、ブルー及びレッドクロミナンス）タイプのク
ロミナンス値はそれぞれ二つの８×８「Ｕ」及び二つの
８×８「Ｖ」マトリクス内に与えられている。即ち、各
８×８Ｕ又はＶマトリクスは８×１６画素のエリア（区
域）をカバーする。別の表示方法（４：２：０）におい
ては、１６×１６画素の画像エリアにおける全ての画素
に対してルミナンス値が与えられており、且つＵ及びＶ
タイプの各々に対する一つの８×８マトリクスが、１６
×１６画素の画像エリアのクロミナンス値を表わすため
に与えられている。２×２コンフィギュレーション（形
態）における４個の隣接する画素からなる一つのグルー
プは「クワッド（ｑｕａｄ）画素」と呼ばれ、従って該
マクロブロックは、８×８コンフィギュレーションにお
いて６４個のクワッド画素から構成されているものと考
えることも可能である。
【０００５】ＭＰＥＧスタンダード（標準）は、図１に
示した圧縮及び脱圧縮のモデルを採用している。図１に
示した如く、フレーム間の冗長（ブロック１０１により
示してある）が最初にカラー映画フレームから除去され
る。フレーム間冗長性除去を達成するために、各フレー
ムはコーディングの目的のために「内部型」、「予測
型」又は「内挿型」の何れかに指定される。内部型フレ
ームは最も稀に与えられるものであり、予測型フレーム
は内部型フレームよりもより頻繁に与えられ、且つその
他の残りの全てのフレームは内挿型フレームである。内
部型フレーム（「Ｉ画像」）における全ての画素の値は
独立的に与えられる。予測型フレーム（「Ｐ画像」）に
おいては、最後のＩ画像又はＰ画像から画素値における
増分的変化のみがコード化される。内挿型フレーム
（「Ｂ画像」）においては、画素値は前のフレームと後
のフレームの両方に関してコード化される。注意すべき
ことであるが、ＭＰＥＧスタンダードはフレームを厳格
な時間的シーケンスにおいて格納することを必要とする
ものではなく、予測型フレームがコード化される内部型
フレームを、その予測型フレームよりも時間において速
いか又は遅いの何れかの画像シーケンスにおいて与える
ことが可能である。予測型及び内挿型フレームを使用し
てフレームを増分的にコード化することにより、ほとん
どのフレーム間冗長性を除去することが可能であり、そ
の結果格納容量において著しい節約が行なわれる。マク
ロブロック全体の運動を、画素レベルにおいてではなく
運動ベクトルによりコード化することが可能であり、そ
れによりさらなるデータ圧縮を与えることが可能であ
る。
【０００６】ＭＰＥＧスタンダードの下での圧縮におけ
る次のステップはフレーム内冗長性の除去である。図１
のブロック１０２により表わされる１番目のステップに
おいて、二次元離散余弦変換（ＤＣＴ）が８×８値のマ
トリクスの各々に関して実施され、空間的ルミナンス又
はクロミナンス値を周波数ドメイン内にマッピングす
る。
【０００７】次に、図１のブロック１０３により表わさ
れる如く、「量子化」と呼ばれる処理が、そのクロミナ
ンス又はルミナンスタイプ及びその周波数に従って８×
８マトリクスの各要素に重み付けを行なう。Ｉ画像にお
いては、この量子化重み付けは、人間の目が感じること
のない多数の高周波数成分へ還元することを意図してい
る。ほとんど一層高い周波数成分を含有するＰ及びＢ画
像においては、重みは視覚的な知覚に関連したものでは
ない。８×８マトリクス内に多数のゼロ要素を形成して
おり、従って、各マトリクスは、情報を損失することな
しに、「ＤＣ」値及びゼロでない「ＡＣ」値の交互の対
及び該ゼロでない値に追従するゼロ要素の長さの順番の
付けられたリストとして表示することが可能である。該
リストは、該マトリクスがあたかもジグザグ態様で読取
られたかのように該マトリクスの要素を提供するように
（即ち、マトリクスＡの要素がＡ００，Ａ０１，Ａ１
０，Ａ０２，Ａ１１，Ａ２０などの順番で読取られてい
る）順番が付けられている。この表示方法は、ゼロ要素
は個別的に表示されないので空間上の効率がよい。
【０００８】最後に、図１におけるブロック１０４によ
り表わされるエントロピーエンコーディング方法を使用
して、ＤＣブロック係数及び可変長コードを使用するＡ
Ｃ値ラン長対の表示を更に圧縮する。エントロピーエン
コーディング方法の下では、より頻繁に発生する記号は
より短いコードで表わされている。従って、その際に、
格納空間におけるさらなる効率が達成されている。
【０００９】ＭＰＥＧの下での脱圧縮は図１においてブ
ロック１０５−１０８により示されている。脱圧縮にお
いては、エントロピーエンコーディング、量子化及びＤ
ＣＴの処理は、ブロック１０５−１０７においてそれぞ
れ示される如く、逆にされている。「絶対的画素発生」
（ブロック１０８）と呼ばれる最終的ステップは、プレ
イモード（前進、逆進、スローモーションなど）、及び
使用されるディスプレイの物理的寸法及び属性に従って
再生のための実際の画素を提供する。
【００１０】更に、ＭＰＥＧスタンダードは非インター
レース型ビデオ信号に対してのみ与えられているので、
従来のＮＴＳＣ又はＰＡＬテレビ上で出力動画を表示す
るためには、脱圧縮器が従来のインターレース型フィー
ルドで出力ビデオ信号を供給せねばならない。インター
レースされたテレビ信号用の脱圧縮に関するガイドライ
ンは、ＭＰＥＧスタンダードに対する拡張として提案さ
れている。この拡張されたスタンダードは、国際ラジオ
諮問委員会（ＣＣＩＲ）レコメンデーション６０１（Ｃ
ＣＩＲ−６０１）と適合性を有している。一つの画像か
ら一つのフレームの二つのインターレースされたフィー
ルドへ変換するプロセスは、ＭＰＥＧの出版物「動画用
のコーディング及び１．５Ｍｂｉｔ／ｓでのデジタル格
納媒体に対する関連したオーディオ（Ｃｏｄｉｎｇ ｆ
ｏｒ Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅｓ ａｎｄ Ａｓ
ｓｏｃｉａｔｅｄ Ａｕｄｉｏ ｆｏｒ Ｄｉｇｉｔａ
ｌＳｔｏｒａｇｅ Ｍｅｄｉｕｍ ａｔ １．５Ｍｂｉ
ｔ／ｓ）」のアネックスＣにおいて説明されている。
【００１１】例えば上述したＭＰＥＧスタンダードに関
して説明したような圧縮及び脱圧縮におけるステップ
は、非常に計算が大変であり、この様な計算方法が実際
的なものであり且つ広く受入れられるためには、脱圧縮
プロセサは、実時間で脱圧縮を提供し、且つ今日のコン
ピュータ又は集積回路技術を使用して経済的に実現する
ことが可能であるように設計されねばならない。
【００１２】
【課題を解決するための手段】本発明によれば、フレー
ム内及びフレーム間のコード化圧縮ビデオデータをデコ
ードするための方法及び装置が提供されている。本発明
の１実施形態においては、脱圧縮装置が、プロセサと、
デコーダコプロセサと、逆離散余弦変換コプロセサと、
運動補償コプロセサと、通信用のグローバルバスとを有
している。本発明に基づく脱圧縮装置は、ホストバスを
介してホストコンピュータと通信することが可能であ
り、且つメモリバスを介して外部のダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）と通信を行なうことが可
能である。
【００１３】本発明の脱圧縮装置内のプロセサは、デコ
ーダ、ＩＤＣＴ及び運動補償コプロセサのうちの一つに
関連する複数個のデータ及び制御レジスタの読取り及び
書込みを行なうことによりデコーダ、ＩＤＣＴ及び運動
補償コプロセサに対して全体的な制御を与える。
【００１４】本発明の１実施形態においては、二次元デ
ィスプレイ空間をディスプレイ空間のＸ及びＹベクトル
を直線的なＤＲＡＭアドレス内に埋め込むことにより外
部ＤＲＡＭの直線的アドレス空間内にマップさせる。更
に、本発明に基づくＸ及びＹベクトルのマッピングは、
マクロブロックの画素を一つのＤＲＡＭメモリページ内
に格納することを可能とし、従ってマクロブロックに対
するアクセスはＤＲＡＭページへのページモードアクセ
スの下で効率的に達成することが可能である。１実施形
態においては、ＣＡＳ信号のタイミングは、クロック信
号の下降エッジを遅延させることにより充足される。Ｃ
ＡＳ信号を出力ピンからチップ内へループバックさせる
ことにより、外部ＤＲＡＭからのデータの到着のタイミ
ングをよりよく制御することが可能である。一つのアド
レスビットに対し特別の制御を与えることにより、４個
の画素のデータを２×２画素（「クワッド画素」）形態
又は４×１画素（「スキャン」）形態で一度に得ること
が可能である。
【００１５】本発明の一実施例においては、上述した脱
圧縮装置を４個有するＨＤＴＶ脱圧縮装置及び方法が、
高品質テレビ（ＨＤＴＶ）信号をデコードするために提
供されている。このＨＤＴＶ脱圧縮装置においては、各
脱圧縮装置が、２個の２４０×１０８８画素画像エリア
へのアクセスでもって４８０×１０８８画素の画像エリ
アをデコードする。１５進除数を使用する方法がＨＤＴ
Ｖ脱圧縮装置内に設けられており、ＤＲＡＭ物理的アド
レス空間を効率的に使用してディスプレイ空間を外部Ｄ
ＲＡＭ内にマッピングする。
【００１６】本発明の一実施例においては、複数個のデ
コードテーブルを有するデコーダ論理装置及び方法が、
コード化されたビデオデータをデコードするために、デ
コーダコプロセサ内に設けられている。デコードされる
べき各コード化されたデータは、全てのデコードテーブ
ルへ供給される。デコードされたデータは、全てのデコ
ードされたテーブルの出力データの中から有限のステー
トマシンにより選択される。
【００１７】本発明の一実施例においては、脱圧縮装置
のプロセサは、三進演算及びゼロ化、否定又は予め計算
した定数を不変のままとさせることの何れかを使用する
ことにより得られる修正したオペランドの和へ計算を還
元させることにより積を計算するコストを最小とするた
めの装置及び方法が設けられている。
【００１８】本発明の一実施例においては、ブロックメ
モリ装置及び方法が、二重バッファ動作を必要とするこ
となしに、８×８画素ブロックが受取られる場合に１６
×１６画素の画像エリアを同時的に列毎に出力させるこ
とが可能であるように、１６×１６画素の画像エリアに
おいて８×８画素ブロックを列毎に受取るために設けら
れている。
【００１９】本発明の一実施例においては、運動ベクト
ルを使用してフレーム間のコード化したビデオデータを
内挿するために運動補償装置及び方法が設けられてい
る。運動補償装置は、垂直方向及び水平方向の両方にお
いて画素データを再サンプルするためのフィルタと、予
測メモリ装置と、重み付けをした加算器装置とを有して
いる。本発明の一実施例においては、重み付けをした加
算器装置及び方法は、複数個のマルチプレクサ及びマル
チ入力加算器を使用して二つの値の双一次内挿を実施す
るために設けられている。
【００２０】本発明の一実施例においては、１６×１６
画素の画像エリアのアクセス期間中に横断するＤＲＡＭ
ページ境界の数を最小とさせ、その際にページアクセス
モードの下でのＤＲＡＭの初期的アクセスに関連するオ
ーバーヘッドコストを減少させることによりメモリアク
セスの効率を増加させるために、１６×１６画素の画像
エリアを二つの部分でアクセスするための装置及び方法
が提供されている。
【００２１】
【実施例】図２はビデオ脱圧縮回路２００における本発
明の一実施例を示している。本発明のこの実施例は、カ
リフォルニア州サンノゼのシ−キューブ・マイクロシス
テムズ社から市販されているＣＬ９５０ ＭＰＥＧビデ
オ脱圧縮プロセサ（「ＣＬ９５０チップ」）に設けられ
ている。図２に示した如く、ビデオ脱圧縮回路２００
は、プロセサ２０１と、デコーダコプロセサ２０２と、
ＩＤＣＴコプロセサ２０３と、運動補償コプロセサ２０
４とを有しており、それらはグローバルバス２０５によ
り接続されている。ビデオ脱圧縮回路２００は四つのイ
ンターフェース、即ち４９ビットホストバス２０６、１
０ビットコードバス２０７、８２ビットメモリバス２０
８、１５ビットビデオバス２０９を有している。
【００２２】グローバルバス２０５は、プロセサ２０１
とコプロセサ２０２−２０４との間での通信のための通
路を与えている。該グローバルバスは、３２ビットデー
タバスと７ビットアドレスバスとを有しており、該７ビ
ットアドレスバスの最小桁ビットは、その７ビットアド
レスが読取りアドレスであるか書込みアドレスであるか
を表わしている。コプロセサ２０２−２０４内の選択さ
れたモジュールは、各々、四つのコプロセサアドレス、
即ち「読取りデータ」アドレス（ベースアドレス）、
「書込みデータ」アドレス（ベース＋１アドレス）、
「読取り制御」アドレス（ベース＋２アドレス）及び
「書込み制御」アドレス（ベース＋３アドレス）が割当
てられている。更に、プロセサ２０１は、プロセサ２０
１内の３２個のレジスタの読取り及び書込みを行なうた
めに６４個のアドレスが割当てられている。以下に説明
する如く、プロセサ２０１は、各モジュールの制御及び
データアドレスの読取り及び書込みによりコプロセサ２
０２−２０４内のモジュールの動作をモニタし且つ制御
する。
【００２３】ホストバス２０６は、例えばＡＮＳＩ／Ｉ
ＥＥＥスタンダード１１９６−１９８７（「ＮｕＢｕ
ｓ」スタンダード）などのような標準的な通信プロトコ
ルを使用するホストコンピュータと通信を行なう。使用
するホストコンピュータ及び通信プロトコルのタイプ
は、本発明にとって特に重要なものではない。この実施
例においては、ホストバス２０６は、データ入力及び出
力のために双方向３２ビットバスを有すると共に、「ホ
ストリクエスト」（Ｈｒｅｑ）及び「読取り／書込み」
（Ｈｗｒｉｔｅ）信号を包含する８ビットアドレスバス
を有しており、更に４制御入力及び出力ピン、ホストク
ロックピン、グローバルクロックピン、リセットピン、
インタラプトピン、テストピンを有している。ホストバ
ス２０６はグローバルバスへアクセスを与えるモジュー
ルである。グローバルバス２０５の７ビットアドレスバ
スは、ホストバス２０６の７ビットアドレスバスに対応
している。
【００２４】コードバス２０７は、バイトストリームＣ
ＢＵＳ［７：０］における圧縮ビデオデータ（「ｃｏｄ
ｅ（コード）」）の到着を表わす１ビット「ｃｏｄｅ
ｖａｌｉｄ（コード有効）」（ＣＶＡＬＩＤ）信号を受
取り、且つコードバス２０７が次のバイトのコードに対
する準備ができている場合には「ｒｅａｄｙ（レデ
ィ）」（ＣＲＤＹ）を供給する。
【００２５】メモリバス２０８は、回路２００外部の最
大で３個のバンクのダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）へ接続する。メモリバス２０８は、双方
向６４ビットデータバス（２０８ｂ）ｍｄａｔａ［６
３：０］及びバスｍａｄｄｒ［９：１］及びリードｍａ
ｄｄｒ０Ｈ及びｍａｄｄｒ０Ｌからなる列アドレス及び
行アドレスをマルチプレクス即ち多重化するための１１
ビットアドレスバス（２０８ａ）を有している。メモリ
アドレスバス２０８ａ内のビットの行アドレス及び列ア
ドレスへのマッピングについては後に説明する。メモリ
バス２０８は、以下に詳細に説明する高速のページモー
ド下で外部ＤＲＡＭへアクセスすることが可能である。
３個の１ビット「行アドレスストローブ」（ＲＡＳ
［１：０］，ＲＡＳ２）信号及び１ビット「列アドレス
ストローブ」（ＣＡＳ）信号が供給される。このＣＡＳ
信号は、「ｄａｔａ ｒｅａｄｙ（データレディ）」
（ＮＣＡＳＩＮ）信号としてループバックされる。クロ
ックのスキュー及び例えば出力負荷などのようなその他
のファクタのために、列アドレスストローブ信号が実際
に外部ＤＲＡＭに何時到達するかということを制御する
ことは非常に困難であり、従って、外部ＤＲＡＭから何
時データが準備されているかを制御することは困難であ
る。しかしながら、出力ピン上にＣＡＳ信号をループバ
ックさせることにより、この実施例では、ＣＡＳ信号が
外部ＤＲＡＭにおいてアサート即ち活性化される時間を
モニタすることが可能である。従って、何時外部ＤＲＡ
Ｍが列アドレス信号を受取るかということに関する不確
実性が除去されており、従ってＣＡＳ信号のアサートか
ら特定した時間内におけるデータの到着時間が分かる。
読取り又は書込み動作は、２ビットの書込みイネーブル
信号（ＭＷＥ［１：０］）により表わされる。
【００２６】ビデオバス２０９は、ビデオクロックと同
期して動作するＣＣＩＲ−６０１フォーマットにおける
バイト直列バスである。本実施例は、インターレース型
及び非インターレース型の両方の適用をサポートしてい
る。ビデオバス２０９は８ビットデータバス（ＶＢＵＳ
［７：０］）を有している。フレームの開始を表わすＶ
ＳＹＮＣ信号は、出力信号としてビデオバス２０９によ
り発生させることが可能であり、又はビデオバス２０９
への入力信号として外部ディスプレイ装置により供給す
ることが可能である。信号ＶＰＯＰは、外部ディスプレ
イ装置が次のクロック期間において１バイトのビデオデ
ータを転送することを要求する場合に、ビデオバス２０
９へ供給される。更に、本実施例においては、例えば、
ＲＧＢタイプのディスプレイへの直接的な出力をサポー
トするためにＶＢＵＳ［７：０］を拡張する場合などの
ような将来の改良のために５個のピンが予約されてい
る。プロセサ２０１は３２ビットプロセサユニットであ
って、それはコプロセサ２０２−２０４に対して全体的
な制御を与え、外部メモリシステムへのアクセスを制御
し、且つ一般的に例外及び低周波数タスクを取扱う。デ
コーダ２０２は、可変長エントロピーコード化コードの
バイトストリームをコードバス２０６から受取るコプロ
セサである。デコーダ２０２は、このエントロピーコー
ド化コードのデコーディング及び脱量子化を行なう。デ
コードされたコードは、８×８二次元逆離散余弦変換を
使用して、周波数空間からディスプレイ空間へマッピン
グされるべきＩＤＣＴユニット２０３へ供給される。運
動補償コプロセサ２０４は、運動ベクトル及び過去及び
／又は将来のフレームからＰ画像及びＢ画像を再生す
る。
【００２７】図３は、図２の回路２００のより詳細なブ
ロック図であり、プロセサ２０１及びコプロセサ２０２
−２０４内の機能的ブロックを示している。図３に示し
た如く、プロセサ２０１は、６４×３２ビット命令メモ
リ３０１、３２個の汎用３２ビットレジスタからなるレ
ジスタファイル３０２、ＡＬＵ３０３、ＤＲＡＭアドレ
ス発生ユニット３０４ａと「パッド及びＦＦ」即ちグロ
ーバルバスインターフェースユニット３０４ｂの両方を
有するＤＲＡＭ制御器ユニット３０４を有している。
【００２８】デコーダコプロセサ２０２は図３に示して
あり、３２×３２ビットコードメモリユニット３０５、
３２×３２ビットデコードメモリユニット３０６、デコ
ード論理ユニット３０７、ジグザグ論理ユニット３０
８、１２８×８ビットジグザグメモリ３０９、２×６４
×８ビット量子化器メモリ３１０、量子化器論理ユニッ
ト３１１を有している。ＩＤＣＴコプロセサ２０３は、
変換論理ユニット３１２及び変換メモリ３１３を有して
いる。運動補償ユニット２０４は、ブロックメモリユニ
ット３１４、画素フィルタユニット３１６、重み付き加
算器／ＡＬＵユニット３１５、１２８×１６ビット及び
６４×１６ビットメモリから構成される画素乃至は予測
メモリ３１７、６４×３２ビットビデオメモリ３１９、
水平再サンプル回路３１８を有している。
【００２９】プロセサ２０１ 上述した如く、プロセサ２０１は、コプロセサ２０２−
２０４の動作及び外部ＤＲＡＭへのアクセスを包含し
て、回路２００の全体的な動作を制御する。プロセサ２
０１の命令は、図４に示した一般的なフォーマットを有
している。
【００３０】図４に示した如く、プロセサ２０１の命令
内のオペコードフィールド（「ｏｐ」及び「ｏｐｃ」フ
ィールドの組合わせ）は、５ビットから構成されてお
り、そのうちの２ビットフィールド「ｏｐ」は「主要動
作」を表わし、それは演算動作、シフト動作、ロード動
作又は格納動作の何れかである。典型的な命令は、二つ
のオペランドの供給源「Ａ」及び「Ｂ」を特定し且つそ
の結果を宛て先レジスタ「Ｃ」に供給する。プロセサ２
０１の命令は、２ビットフィールド「ＳＲＣ」におい
て、「Ａ」オペランドの供給源（発信元）タイプを特定
し、それはレジスタであるか、５ビットの直接的な値で
あるか、又は１４ビットの直接的な値の何れかとするこ
とが可能である。プロセサ２０１の命令の「Ｂ」供給源
乃至は発信元は常に５ビットレジスタであり、グローバ
ルにアドレス可能なレジスタ（後述）又はレジスタファ
イル３０２内の局所的なレジスタを包含している。ビッ
ト「ｄ」は、その宛て先がレジスタファイル３０２内の
局所的レジスタであるか、又はグローバルにアドレス可
能なレジスタであるかを特定する。プロセサ２０１にお
ける命令の実行は、所定数のフラッグをセットし、該フ
ラッグは次の命令によってテストされ、分岐条件が充足
されるか否かを決定する。テストされるべき条件は、４
ビット分岐制御フィールド「ｂｒ」内において特定され
る。分岐条件のテストが成功すると、制御が５ビットジ
ャンプターゲットフィールド「Ｊ」において特定されて
いるレジスタ内に収容されているアドレスの命令へ転送
される。「Ａ」供給源が１４ビットの直接的値を特定す
る場合には、「ｂｒ」、「Ｊ」及び「Ａ」フィールドは
使用可能ではない。
【００３１】命令を実行する前に、該命令は３２ワード
命令キャッシュを包含する６４×３２ビット命令メモリ
３０１内にロードされねばならない。この命令キャッシ
ュは、ＤＲＡＭからの３２個の命令からなる一つのブロ
ックを保持し、且つキャッシュ管理のため及びコプロセ
サ２０２−２０４のインタラプトに応答するため（後
述）に供給された３２個の常駐命令を保持している。該
命令はパイプラインでフェッチされる。性能を増加させ
るために、次の逐次的な命令及び潜在的な分岐ターゲッ
トにおける命令の両方がフェッチされる。
【００３２】３２個の汎用レジスタがレジスタファイル
３０２内に設けられている。レジスタファイル３０２
は、２個の読取りポート及び１個の書込みポートが設け
られており、２個の供給源オペランドのフェッチ動作を
可能とし且つ上述した命令フォーマットにおいて要求さ
れている場合にはその結果を宛て先レジスタ内に書込む
ことを可能としている。同一のレジスタに対しての同時
的な読取り及び書込みのためにバイパスマルチプレクサ
が設けられている。
【００３３】プロセサ２０１の各命令は一つのクロック
サイクルで実行され、オーバーヘッド又はストールサイ
クルを排除している。メモリロード命令においては、３
２ビット又は６４ビットの何れかのデータがロードされ
るかに依存して、宛て先レジスタがアップデートされる
前に付加的に一つ又は二つのサイクルが必要とされる場
合がある。特別のＤＲＡＭページアクセス方法が使用さ
れるので（後述）、同一の行内のＤＲＡＭ位置への相継
ぐアクセスは、一つ置きの命令で開始させることが可能
である。新たな行への初期的なアクセスの場合には、ア
クセス時間は４乃至６個のクロックサイクルとすること
が可能である。この期間は、４番目の命令の実行を所要
数のサイクルだけストール即ち停止させることによりユ
ーザから隠されている。従って、４個の命令のロード命
令待ち時間が維持される。
【００３４】特定された分岐条件が存在しない（即ち、
「ｂｒａｎｃｈ ｎｅｖｅｒ（分岐なし）」条件）の場
合のある時間に関して重要な命令においては、特別回路
へ制御信号を供給することにより性能を向上させるため
にフィールド「Ｊ」（分岐ターゲットアドレス）が使用
される。これらの制御信号は、例えばＲＡＳプレーチャ
ージ、ビデオラインアクセス、メモリリフレッシュ、運
動補償型基準ブロックのアドレスを計算する場合に使用
される特別動作などのような動作を特定する。これらの
特別の動作は、運動補償コプロセサ２０４に関連して以
下に説明する。上述した如く、プロセサ２０１は、グロ
ーバルバス２０５を介してコプロセサ２０２−２０４の
各々におけるモジュールの制御レジスタ及びデータレジ
スタ内に書込むことによりコプロセサ２０２−２０４の
各々における動作を制御する。グローバルにアドレス可
能なレジスタは、ホストバス２０５内のｈＣｎｔｌレジ
スタ、プロセサ２０１内のｉＣｎｔｌ及びｉＤａｔａレ
ジスタ、コードメモリユニット３０５と関連したｃＣｎ
ｔｌレジスタ、デコードメモリ３０６と関連したｄＣｎ
ｔｌレジスタ、デコード論理３０７と関連したｋＣｎｔ
ｌ，ｄＤａｔａ０，ｄＤａｔａ１，ｄＤｉａｇ，ｄＭＶ
１，ｄＭＶ２レジスタ、画素フィルタユニット３１６と
関連したｆＣｎｔｌレジスタ、ＩＤＣＴユニット２０３
と関連したｓＣｎｔｌ及びｔＣｎｔｌレジスタ、ジグザ
グユニット３０８と関連したｚＣｔｌレジスタ、ブロッ
クメモリユニット３１４と関連したｂＣｎｔｌレジス
タ、量子化ユニット３１１と関連したｑＣｎｔｌレジス
タ、画素メモリ３１７と関連したｐＣｎｔｌレジスタ、
ビデオメモリ３１８と関連したｖＣｎｔｌレジスタ、メ
モリ制御器３０４と関連したｍＣｎｔｌレジスタであ
る。
【００３５】本発明の制御方法の下においては、各コプ
ロセサは、プロセサ２０１による初期化の後に、有限ス
テートマシンにより内部的に制御される。プロセサ２０
１のコプロセサ２０２−２０４の各々の制御は、他の制
御プロセスと並列的に稼動される独立的なプロセスであ
る。これらの制御プロセスのうちの四つは、コード入
力、脱圧縮（コード入力及び脱圧縮の両方のタスクはデ
コーダコプロセサ２０２へ指向されている）、運動補償
及びビデオ出力タスク（運動補償及びビデオ出力の両方
は運動補償コプロセサ２０４へ指向されている）であ
る。これらのタスクは、（ａ）ビデオ出力、（ｂ）コー
ド入力、（ｃ）脱圧縮、（ｄ）運動補償の順番で、外部
ＤＲＡＭへのアクセスの優先度が与えられている。幾つ
かのモジュールはリセットの後に初期化され、且つ幾つ
かのレジスタは全てのフレームの後にアップデートされ
る。運動補償コプロセサ２０４内のフィルタ制御レジス
タは全てのマクロブロック毎に一度アップデートされ
る。
【００３６】プロセサ２０１は、ホストコンピュータ又
はモジュールの外部ＤＲＡＭへのアクセスを援助する。
例えば、デコードメモリ３０６などのようなモジュール
は、その先入れ先出しメモリ（ＦＩＦＯ）の一部をスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）において
オンチップで実行し、且つそのＦＩＦＯを外部ＤＲＡＭ
内にオーバーフローさせる。外部ＤＲＡＭ内へ及びそれ
からデータを移動させるプロセスはプロセサ２０１によ
り援助される。図５は外部ＤＲＡＭ内のデータがプロセ
サ２０１の援助を受けて制御レジスタ５０７を持ったモ
ジュール内のＳＲＡＭ５０１内にロードされる構成を示
している。この構成は、プロセサ２０１がコプロセサ２
０２−２０４に対して全体的な制御を与える態様を概略
的に示したものである。図５に示される如く、モジュー
ルにはベースアドレスが割当てられており、それはモジ
ュール内の特定されたレジスタ内又はそのアドレスが制
御レジスタ５０７において特定された（前の「書込み制
御」アクセスにより配置された）ＳＲＡＭ位置における
データを読取るための「読取りデータ」アドレス、特定
されたデータレジスタ又は制御レジスタにおいて特定さ
れたＳＲＡＭ位置内へ書込むための「書込みデータ」ア
ドレス（ベース＋１）、制御レジスタ５０７内への書込
みのための「書込み制御」アドレス（ベース＋３）及び
制御レジスタ５０７を読取るための「読取り制御」アド
レス（ベース＋２）である。この場合には、制御レジス
タは、更に、ＳＲＡＭアドレスを特定するためのフィー
ルドを収容している。データレジスタ及び制御レジスタ
はグローバルバス２０５上で読取り可能及び書込み可能
であり、それはグローバルアドレスバス２０５ａ及びグ
ローバルデータバス２０５ｂを有している。プロセサ２
０１が該モジュールにより外部ＤＲＡＭメモリへのアク
セスを援助する一例として、ＦＩＦＯのＳＲＡＭ部分に
おける所定のレベルの「充満度」に到達すると、該モジ
ュールの制御レジスタ５０７内にビットをセットするこ
とにより、該モジュールによるインタラプト要求がプロ
セサ２０１へ送給される。プロセサ２０１は、制御レジ
スタ５０７内のモジュールの「ｒｕｎ ｆｌａｇ」をク
リアすることにより応答する。インタラプトに応答する
場合には、プロセサ２０１はモジュールの制御レジスタ
の現在の状態を読取り且つ格納する。転送されるべきデ
ータの量及び外部ＤＲＡＭへ転送されるべきデータのＳ
ＲＡＭ５０１内における位置の開始アドレスが制御レジ
スタ５０７内に書込まれる。プロセサ２０１内のメモリ
制御器３０４が、データを外部ＤＲＡＭ内の対応する位
置へ転送するためにセットアップされる。データがＳＲ
ＡＭ５０１からデータレジスタ５０３内へ読取られ、グ
ローバルデータバス２０５上へ読取られ、次いでメモリ
バス２０８（６４ビット幅）を介して外部ＤＲＡＭ内へ
転送される。各３２ビットデータが転送されると、制御
レジスタ５０７内のデータカウントがデクリメントされ
且つ全てのワードが転送された後に、インクリメンタ回
路５０５によってＳＲＡＭアドレスがそれと対応してイ
ンクリメントされる。最後に、データカウントがゼロに
到達すると、プロセサ２０１が該モジュールの制御レジ
スタ５０７の状態を回復させ、ランフラッグ（ｒｕｎ
ｆｌａｇ）をセットする。
【００３７】プロセサ２０１は、更に、グローバルバス
２０５の割当てのためのアービトレーション（仲裁）ユ
ニット（不図示）を有している。グローバルバス２０５
は、四つの「クライエント」のうちの一つへ割当てるこ
とが可能である。尚、該「クライエント」は、（ａ）ロ
ード命令の完了（外部ＤＲＡＭから読取られたデータの
宛て先レジスタ又はＳＲＡＭ位置内への格納）、（ｂ）
命令ユニットのアドレスステージ（６４ビット「ｓｔｏ
ｒｅ ｄｏｕｂｌｅ（二重格納）」のため）、（ｃ）ホ
ストバスインターフェース、（ｄ）命令ユニットの実行
フェーズである。命令実行は、何らかのホストバスサイ
クル及びメモリアクセス競合の場合にストール即ち停止
される。
【００３８】プロセサ２０１は、そのほとんどの時間を
マクロブロックスライス（即ち、ＭＰＥＧスタンダード
において定義されている１グループのマクロブロック）
のデコーディングを制御するタスクを実行することに費
やする。このマスターブロックスライスファームウエア
は、同時に、インタラプトファームウエアを有する命令
メモリ３０１内に嵌込むことが可能である。マクロブロ
ックスライス作業の実行と実行の間において、マクロブ
ロックスライスファームウエアは、例えばシーケンス初
期化、画像初期化、エラー処理などのような一層高いレ
ベルのルーチンの実行に対して場所をあけるためにスワ
ップアウト即ち交換的に外に出される。ＡＬＵ３０３
は、入力マルチプレクサ、入力コンプリメンタ、３２ビ
ット加算器及び論理ユニット、３２ビットバレルシフタ
を有している。これらの回路は、当該技術分野において
公知であり、従ってそれらの詳細な説明は割愛する。
【００３９】ＤＲＡＭ制御器 ＤＲＡＭ制御器３０４は、ＨＤＴＶ（「高品質ＴＶ」）
及び非ＨＤＴＶモードをサポートしている。非ＨＤＴＶ
は、「エンハンスト品質ＴＶ」（ＥＤＴＶ）に対するサ
ポートを有している。非ＨＤＴＶモードにおいて、メモ
リ制御器３０４は３個のバンクのＤＲＡＭを直接的にサ
ポートし、従来のＤＲＡＭ制御信号ＲＡＳ（行アドレス
ストローブ）、ＣＡＳ（列アドレスストローブ）及びＷ
Ｅ（書込みイネーブル）を供給する。ＨＤＴＶモードに
おいては、ＲＡＳ信号が外部回路により発生される。Ｄ
ＲＡＭ制御器３０４は、更に、リフレッシュサイクルを
与える。ＤＲＡＭ制御器３０４は、機能的ユニット「ｄ
ｇ_ｍｓ」（ステートマシン）、「ｄｇ_ｍａ」（アドレ
スブロック）、「ｄｇ_ｍｒ」（リフレッシュブロッ
ク）及び「ｄｇ_ｍｃ」（制御論理ブロック）を有して
いる。
【００４０】外部ＤＲＡＭメモリは、レートバッファ
（「コードバッファ」とも呼ばれる）、基準フレーム及
びデコードされた現在のフレームを収納している。コー
ドバッファはＦＩＦＯリングであり、それはデコーディ
ング前の圧縮データを保持している。内部コード型フレ
ームは、典型的に、予測型又は内挿型フレームよりも３
乃至１７倍多いデータを使用する。従って、圧縮データ
が一定の割合で到達する場合には、レートバッファが、
予測型又は内挿型フレームがデコードされる場合に、デ
ータを蓄積し、且つ内部コード型フレームがデコードさ
れる場合にデータを空にさせる。
【００４１】ＭＰＥＧスタンダードを実現するために、
本実施例は、外部ＤＲＡＭ内に二つの基準フレームを保
持している。ＤＲＡＭは、更に、現在デコード中のフレ
ームの全て又は一部を保持することが可能である。例え
ば外部フレームバッファが存在している場合などのよう
に、各マクロブロックは、それが処理された後に出力す
ることが可能である場合には、現在のフレームは格納す
る必要はない。別の場合においては、一ラインの画素
が、それがデコードされるや否やディスプレイ即ち表示
され且つ一度のみ表示される場合には、ＤＲＡＭは二行
のマクロブロックを保持することが必要であるに過ぎな
い。しかしながら、入力コードがインターレースされて
おらず且つ出力信号がインターレースされている場合に
は、最大で完全なフレームの格納が必要とされる。
【００４２】非ＨＤＴＶモード 本実施例は、行及び列アドレス入力に対して異なった接
続を使用する２５６Ｋ×１６ビット、２５６Ｋ×４ビッ
ト又は６４Ｋ×１６ビットＤＲＡＭチップをサポートし
ている。表１は、これらのサポートされたＤＲＡＭチッ
プに対するピン接続を示している。外部ＤＲＡＭにおい
て使用される特定のチップに拘らず、外部ＤＲＡＭは、
２４ビットアドレス空間（Ｅ［２３：０］）を持ったバ
イトアドレス可能なメモリとして考えることが可能であ
る。図３に示した実施例においては、非ＨＤＴＶモード
において、各メモリワードは６４ビット幅であり、該メ
モリを２５６Ｋ×６４ビット又は６４Ｋ×６４ビットと
して組織することを可能としている。２５６Ｋ×６４ビ
ット形態においては、ビットＥ［２２：２１］が三つの
メモリバンクのうちの一つを選択し、且つビットＥ［２
０：３］が、外部ＤＲＡＭ（表２参照）の実現において
使用されているチップに従って行及び列アドレスとして
供給される。６４Ｋ×６４ビット形態においては、ビッ
トＥ［２２：１９］がメモリバンクを選択し、且つビッ
トＥ［１８：３］が行及び列アドレスを選択する。
【００４３】 表１ ｍａｄｄｒ 出力 9 8 7 6 5 4 OL/OH 3 2 1 列アドレスとして出力 10 11 10 9 8 7 6 5 4 3 されるアドレスビット 行アドレスとして出力 11 20 19 18 17 16 15 14 13 12 されるアドレスビット ２５６Ｋ×４列アドレ C C C C C C C C C ス用に使用されるビット ２５６Ｋ×４行アドレ R R R R R R R R R ス用に使用されるビット ２５６Ｋ×１６列アドレ C C C C C C C C ス用に使用されるビット ２５６Ｋ×１６行アドレ R R R R R R R R R R ス用に使用されるビット ６４Ｋ×１６列アドレ C C C C C C C C ス用に使用されるビット ６４Ｋ×１６行アドレ R R R R R R R R ス用に使用されるビット 図６は、本実施例のグローバルバス及びメモリバスイン
ターフェースユニット３０４ｂの概略図である。図６に
示した如く、メモリデータバス２０８ｂは二つの３２ビ
ットバスｍｄａｔａ［６３：３２］（バス６０１）及び
ｍｄａｔａ［３１：０］（バス６０２ａ及び６０２ｂを
有するバス６０２）を有しており、それらは、それぞ
れ、「高位」及び「低位」３２ビットバスと呼称され
る。低位３２ビットバスは、更に、１６ビット演算用に
二つの１６ビットバスに分割することが可能である。レ
ジスタ６０３ａ，６０３ｂ，６０３ｃは、３２ビットグ
ローバルバス２０５上にロードするために、バス２０８
ｂ（バス６０１及び６０２）上を外部ＤＲＡＭから６４
ビットデータをラッチする。データの流れの他方の方向
においては、レジスタ６０６ａ，６０６ｂ，６０６ｃ
は、グローバルバス２０５から６４ビットメモリデータ
バス２０８ｂへの３２ビットデータをラッチする。６４
ビットデータが二つのクロック期間を介してグローバル
バス２０５から到達するので、最初の（高位）３２ビッ
トは一時的にレジスタ６０８内に格納される。これらの
３２個のビットは、次いで、下位の３２個のビットと同
時に、それぞれ、レジスタ６０６ａ，６０６ｂ，６０６
ｃ内に書込まれ、同時的にメモリバス２０８ｂ上に出力
される。マルチプレクサ６０７ａ，６０７ｂ，６０７ｃ
は、レジスタ６０８をバイパスし且つホストデータバス
６１２から３２ビットデータをメモリデータバス２０８
ｂの高位３２ビット又は低位３２ビットの何れかへチャ
ンネルさせる（マルチプレクサ６１１を介して）するた
めに使用することが可能である。バス２０８ｂ上の外部
ＤＲＡＭからの各データは６４ビット幅であり且つグロ
ーバルバス２０５は３２ビット幅であるので、「ｄａｔ
ａ ｒｅａｄｙ（データレディ）」信号ＭＣＡＳＩＮが
受取られると、６４ビットデータは、最初に、レジスタ
６０３ａ，６０３ｂ，６０３ｃ内にロードされる。レジ
スタ６０３ａ内の高位の３２ビットデータは、グローバ
ルバス２０５へ送給され、一方レジスタ６０３ｂ及び６
０３ｃ内の３２ビットデータは、次のクロック期間にお
いてグローバルバス２０５へ出力するために、レジスタ
６０９内に一時的に格納される。下位の３２ビットデー
タをレジスタ６０３ｂ及び６０３ｃ内に滞留させたまま
とする代わりにレジスタ６０９内に格納することは、メ
モリ読取り要求が一つ置きのクロック期間で送給される
バーストモードにおいて動作している場合に、対応する
「列アドレスストローブ」信号（ＭＣＡＳ）が送給され
るのと同一のクロック期間中に信号ＭＣＡＳＩＮが受取
られる場合に、次のクロック期間においてバス６０２ａ
及び６０２ｂ上に到達する次のデータにより上書きされ
ることを回避するために必要である。
【００４４】一つ置きのクロック期間でメモリ要求を開
始するために、ページアクセスモードが使用される。図
７ａは、従来のページアクセスモードに対するデータ及
び制御信号を示している。図７ａに示した如く、ＲＡＳ
信号は時間ｔ０において論理低状態へ移行し、その行ア
ドレスがレディ即ち準備できていることを表わす。次い
で、ＣＡＳ信号が時間ｔ２において論理低状態へ移行
し、列ストローブアドレスがレディであることを表わ
す。初期的な読取りアクセスは時間ｔ３において完了
し、その場合に、読取られたデータ（信号「ＲｅａｄＤ
ａｔａ」で表わしてある）がＤＲＡＭから到達する。ペ
ージモードの下においては、初期的なアクセスの後の２
番目の読取りは、ＲＡＳ信号が低状態にある間に、ＣＡ
Ｓを再度高状態とし且つ列アドレスのみを供給すること
により時間ｔ３において開始させることが可能である。
その後に、２番目の読取りアクセスは時間ｔ５において
完了し、その時に、２番目のデータがＤＲＡＭから到着
する。３番目の読取りアクセスも、同様に、時間ｔ５に
おいて再度ＣＡＳを論理高状態とさせることにより開始
させることが可能である。
【００４５】ほとんどの市販されているＤＲＡＭ部品は
「ＣＡＳ低」及び「ＣＡＳ高」の異なる保持時間を必要
とするので（例えば、５５ｎｓの最小ページモードサイ
クルを有するある８０ｎｓＤＲＡＭの場合、ＣＡＳ低及
びＣＡＳ高に対する最小の保持時間はそれぞれ１０ｎｓ
及び３０ｎｓである）、図７ａのページモードアクセス
を実行するための便利なタイミング構成は、ＣＡＳ信号
の上昇エッジ及び下降エッジをグローバルクロックと同
期させることによるものであり、従って、１番目のクロ
ック期間において、ＣＡＳ信号は、グローバルクロック
が高である期間中、高であり、且つクロックが低状態へ
変化する場合にＣＡＳ低へ状態を変化させる。次のクロ
ック期間において、ＣＡＳは低状態に止どまる。４５−
５５デューティサイクルクロックの場合、このタイミン
グ構成は、１．５５クロック期間がＣＡＳ低保持時間条
件を満足するのに十分に長いものでなければならず、且
つ０．４５クロック期間がＣＡＳ高時間条件を満足する
のに十分長いものでなければならないことを必要とす
る。この構成の下においては、ＣＡＳ高保持時間の場
合、製造プロセスにおける変動に起因するタイミング変
動に対して許容されるマージンは非常に小さい。例え
ば、上述したタイミング構成が、３６ＭＨｚの４５−５
５デューティサイクルグローバルクロックを有する（２
７．８ｎｓ／クロック期間）本実施例において使用する
場合には、上述した８０ｎｓＤＲＡＭ用のＣＡＳ高時間
は充足されない。なぜならば、該グローバルクロックは
単に１２．５ｎｓのみに対する論理高期間を有するもの
であり、且つＣＡＳ信号に対する遷移時間は２．５ｎｓ
よりも大きくなることはできず、ＣＡＳ高保持時間条件
を満足させるのに１０ｎｓ未満のものを残すのみであ
る。一つの解決方法は、ＣＡＳ高保持時間条件を満足す
るためにグローバルクロック期間を延長させることであ
る。しかしながら、この方法は非常に浪費が多い。
【００４６】ＣＡＳ低時間においてマージンが存在して
いる（例えば、上述した８０ｎｓＤＲＡＭにおいては、
最小のＣＡＳ高時間が３０ｎｓであり且つ１．５５クロ
ック期間が４０．３ｎｓである）、上述したＣＡＳ高保
持時間問題は、より長いグローバルクロック期間を必要
とすることなしに、ＣＡＳ信号の高から低への遷移を遅
延させることにより解消させることが可能である。図７
ｂは、１番目のクロック期間（ｔ０とｔ２との間）にお
けるｔ１においてグローバルクロックが論理低状態をと
った後にＣＡＳ信号が時間期間ｔｄだけ遅延される状態
を示している。遅延されたＣＡＳ信号は、図７ｃに示し
た回路７００により発生させることが可能である。図７
ｃにおいて、グローバルクロック信号はリード７０４上
に供給され、それは、多数の直列的に接続された遅延要
素７０１．１乃至７０１．ｎへ供給される。エッジ検知
器７０２は、グローバルクロックが遷移する場合に、そ
の遷移が論理高から論理低へのものであるか又は論理低
から論理高への遷移であるか否かを検知する。エッジ検
知器７０２が論理低から論理高への遷移を検知すると、
制御信号がリード７０５を介して送給されてマルチプレ
クサ７０３をセットしそのクロック信号を選択する。そ
うでない場合には、リード７０５上の制御信号が遅延要
素７０１．１乃至７０１．ｎのうちの遅延された出力信
号のうちの一つを選択するためにマルチプレクサ７０３
をセットする。リード７０５内の制御信号は、ユーザパ
ラメータに従って遅延の量を選択する。ＣＡＳ信号は、
次のクロック期間中、論理低状態に保持される。その他
の回路要素を使用することが可能ではあるが、本実施例
においては、各遅延要素は３入力ＮＯＲゲートである。
ディスプレイの二次元空間は２４ビットの直線的アドレ
ス空間へマップされる。スクリーン空間からＤＲＡＭア
ドレス空間へのこの様なマッピングの一つを図８ａに示
してある。垂直方向において互いに隣接する二つの画素
のルミナンス及びクロミナンスデータは４：２：２及び
４：２：０の両方のフォーマットに対して３２ビット
（ＹＹＵＶ）で表現することが可能であるので、本実施
例においては３２ビットの半分のワードにおいて二つの
画素を格納することが可能である。本実施例において
は、２４ビットアドレス空間を使用して、２10（Ｘ）×
２13（Ｙ）画素画像エリアの二次元スクリーン空間を表
わす。図８ａはこの二次元スクリーン空間のＤＲＡＭの
バイトアドレス空間Ｅ［２３：０］へのマッピングを示
している。図８ａに示した如く、ＹベクトルＹ［１３：
０］はＥ［２３：１５，５：２，０］で表わすことが可
能であり、且つＸベクトルＸ［１０：０］はＥ［１４：
６，１，０］で表わすことが可能である。ビットＥ
［０］は、必要である場合に、サブ画素空間を表わすた
めに使用することが可能である。この表現方法は、ビッ
トＥ［８：１］がマクロブロック内部の二次元空間を表
現することを可能とし、その場合に、ビットＥ［８：
６，１］及びビットＥ［５：２］はそれぞれｘ及びｙベ
クトルとして使用される。このマクロブロック空間にお
いて、アドレス（Ｅ［８：６］，Ｅ［５：３］）は６４
個のクワッドペル（ｑｕａｄ ｐｅｌ）のうちの一つを
特定し、ビット（Ｅ［１］，Ｅ［２］）は該クワッドペ
ル内の４個の画素のうちの一つを特定する。
【００４７】この実施例においては、メモリ制御器３０
４のアドレス発生ユニット３０４ａは、プロセサ２０１
から、バイトアドレスＥ［２３：０］を受取る。上述し
た表１に示した如く、メモリアドレスバス２０８ｂのビ
ット（ｍａｄｄｒ［９：１］，ｍａｄｄｒ０Ｈ，ｍａｄ
ｄｒ０Ｌ）は、行アドレスを与えるための（Ｅ［１
１］，Ｅ［２０：１６］，Ｅ［１４：１２］，Ｅ［１
５］，Ｅ［１５］）及び列アドレスを与えるための（Ｅ
［１０］，Ｅ［１１：１７］，Ｅ［６：３］，Ｅ
［６］，Ｅ［６］）により与えられる。画素は、図８ｂ
に示したバイトアドレスにおいてＤＲＡＭ内に格納され
る。「ロードダブル（ｌｏａｄ ｄｏｕｂｌｅ）」（Ｌ
ＤＤＡ）命令が実行されると、６４ビットワード内の４
個の画素がＤＲＡＭメモリからフェッチされる。本実施
例においては、二つのモードの画素アクセスが許容され
ている。「クワッドピクセル（ｑｕａｄ ｐｉｘｅ
ｌ）」又は「スキャン（ｓｃａｎ）」モードの何れが選
択されているかに依存して、これら４個の画素は、クワ
ッドピクセル（２×２）か又は同一の水平方向のスキャ
ンライン（「スキャンオーダー（ｓｃａｎ ｏｒｄｅ
ｒ）」）内の４個の画素の何れかに対応している。この
様なアクセスを可能とするために、クワッドピクセル即
ちクワッド画素は以下の規則に従ってメモリデータバス
２０８ｂを介してＤＲＡＭ内に格納されねばならない。
【００４８】 ａｄｄｒｅｓｓ（Ｅ［６：３］） ｍｄａｔａ［63：32］ ｍｄａｔａ［31：０ ］０ＸＸＸ UT VT YT YT UB VB YB YB １ＸＸＸ UB VB YB YB UT VT YT YT 尚、「Ｔ」はクワッド画素のトップの２個の画素に対応
するデータを示しており、且つ「Ｂ」は、該クワッド画
素の底部の２個の画素に対応するデータを示している。
ビットＥ［６］のパリティに従って交互にトップの画素
とボトム（底部）の画素を格納すること（即ち、８個の
列アドレス毎にトップとボトムの画素の格納順序を変更
すること）は、四つのトップ又は四つのボトムの画素
（即ち、同一の水平ライン上の４個の画素）の何れかを
同時的にフェッチすることを可能とする。スキャンオー
ダー即ち走査順番において画素をフェッチするこの能力
は、出力するために画素をビデオメモリ３１８へ供給す
る場合に能率的である。一方、クワッド画素の順番で画
素をフェッチする能力は、運動補償における再サンプリ
ングステップを容易とさせる（以下に説明する）。
【００４９】クワッド画素をフェッチするためには、ｍ
ａｄｄｒ０Ｈ及びｍａｄｄｒ０Ｌは各々Ｅ［６］の値が
与えられ、従ってｍｄａｔａ［６３：３１］においてフ
ェッチされた高位の３２ビットの半分のワードのワード
アドレス（即ち、Ｅ［２３：３］）は、ｍｄａｔａ［３
１：０］においてフェッチされた下位３２ビットの半分
のワードのワードアドレスと同一である。しかしなが
ら、スキャンモードでフェッチングを行なう場合には、
外部ＤＲＡＭへワード列アドレスを供給する場合に以下
の規則に従って行なわれる。
【００５０】 ｍａｄｄｒ０Ｈ ｍａｄｄｒ０Ｌ 偶数スキャン（ｉ．ｅ．，Ｅ［６］＝０） ０ １ 奇数スキャン（ｉ．ｅ．，Ｅ［６］＝１） １ ０ ｍｄａｔａ［６３：３２］によってフェッチされた高位
の３２ビットの半分のワードに対する列ワードアドレス
が（ｍａｄｄｒ［９：４］，ｍａｄｄｒ０Ｈ，ｍａｄｄ
ｒ［３：１］）により特定され且つｍｄａｔａ［３１：
０］においてフェッチされる下位３２ビットの半分のワ
ードに対する列ワードアドレスが（ｍａｄｄｒ［９：
４］，ｍａｄｄｒ０Ｌ，ｍａｄｄｒ［３：１］）により
特定されるということを思い出すと、ｍｄａｔａ［６
３：０］の高位３２ビット及び低位３２ビットの列ワー
ドアドレスは、スキャンモードアクセスの下では８個の
列ワードアドレスだけオフセットされている。各列内に
は８個のクワッド画素が存在しているので、スキャンモ
ードの下でフェッチされた画素は隣接するクワッド画素
である。該画素は、上に特定した如く、Ｅ［６］のパリ
ティに従って格納されるので、フェッチされる画素は、
両方とも各クワッド画素のトップの画素であるか又は両
方とも各クワッド画素のボトムの画素の何れかである。
【００５１】この実施例においては、ＤＲＡＭアドレス
のビットＥ［６］をデコードするために別の論理回路が
設けられている。一つの具体的構成例を図８ｄに示して
ある。図８ｄにおいては、信号「スキャン（ｓｃａ
ｎ）」はスキャンモードの場合論理高状態にあり且つク
ワッド画素モードの場合論理低状態にあり、且つ信号
「ワードオーダー（ｗｏｒｄ ｏｒｄｅｒ）」は、クワ
ッド画素モードにおいて、トップの画素が、メモリデー
タバスｍｄａｔａ［６３：０］の高位の３２ビットの半
分のワード（ワードオーダー（ｗｏｒｄ ｏｒｄｅｒ）
＝０）か又は低位の３２ビットの半分のワード（ワード
オーダー＝１）の何れかにおいて見出だされるかを表わ
す。
【００５２】ＨＤＴＶモード ＨＤＴＶ適用は、図９ａに示した如く、図２のビデオ脱
圧縮回路２００を４個使用して本発明によりサポートさ
れている。図９ａにおいては、４個のビデオ圧縮回路２
００，２００ａ，２００ｄが８個のメモリバンク９０１
ａ−９０１ｈが設けられている。ビデオ圧縮回路２００
ａ−２００ｄの各々は、存在する場合に、その左側及び
右側の隣にあるものの各々からの１個のメモリバンクに
加えて、２個のメモリバンクと通信を行なう。ＨＤＴＶ
においては、ディスプレイ空間は１９２０×１０８０個
の画素である。
【００５３】本実施例においては、ＨＤＴＶディスプレ
イ空間は、４８０×１０８０個の画素の四つの垂直のセ
クションに分割されており、各セクションは２個のメモ
リバンク内に収容されている。図９ｂは４個のビデオ脱
圧縮回路２００ａ−２００ｄのうちの一つに対するディ
スプレイ空間９２０を示している。図９ｂに示した如
く、これら四つのビデオ脱圧縮回路２００ａ−２００ｄ
の各々により得られるディスプレイ空間は９６０×１０
８０個の画素からなるディスプレイエリア（区域）であ
り、その中で、中間の４８０×９６０個の画素画像エリ
アがビデオ脱圧縮回路自身のメモリバンク９２１及び９
２２内に格納され、且つその中間の４８０×１０８０画
素画像エリアの両側における二つの２４０×４８０画素
画像エリアはそれぞれ左側及び右側のその隣のメモリバ
ンク９２３及び９２４内に格納される。ビデオ圧縮回路
２００ａ及び２００ｄ（図９ａ）の各々は、ディスプレ
イ空間へマップされることのない２４０×１０８０画素
画像エリアを有している。なぜならば、ビデオ圧縮回路
２００ａ及び２００ｄの各々は単に一つの隣のものを有
するに過ぎないからである。隣のメモリバンクへのアク
セスは、運動補償が垂直のセクションの境界を超えての
アクセスを必要とする場合にのみ必要である。運動ベク
トルは範囲が制限されているので、同一のメモリバンク
が二つ以上のビデオ圧縮回路によりアクセスされること
から発生する問題は、ビデオ脱圧縮回路２００ａ−２０
０ｄがロックステップで垂直セクションをデコードする
ことを必要とすることにより回避することが可能であ
る。この様な同期は、ビデオ脱圧縮回路２００ａ−２０
０ｄのＶＳＹＮＣピンを共通結合することにより与える
ことが可能である。
【００５４】更に、基準マクロブロックは１８×１８画
素画像エリアをフェッチする必要があり、且つ４個の８
×８クワッド画素マクロブロックは、典型的に、ＤＲＡ
Ｍメモリの一つのページ内に格納されるので、基準マク
ロブロックの位置に依存して、マクロブロックフェッチ
は１−４ＤＲＡＭページ境界を横断する場合がある。図
９ｄは二つの基準ブロック９８１及び９８６に対するＤ
ＲＡＭページ境界クロッシング即ち横断又は交差の数を
示している。図９ｄにおいて、基準マクロブロック９８
１は二つのＤＲＡＭページ９９０及び９９１に亘ってい
る。ＤＲＡＭページ９９０は、４個の８×８クワッド画
素画像エリア９８２−９８５を格納する。この基準ブロ
ック９８１をフェッチすることは、ＤＲＡＭページ９９
０及び９９１の間のＤＲＡＭページ境界をクロス即ち横
断又は交差することを必要とする。しかしながら、基準
ブロック９８６は４個のＤＲＡＭページ９９０，９９
１，９９２，９９３に亘っており、基準マクロブロック
９８６全体のフェッチ動作を完了するためには四つのＤ
ＲＡＭページ境界のクロッシング即ち横断乃至は交差を
必要としている。従って、本発明によれば、各ビデオ脱
圧縮回路２００ａ−２００ｄの間でのロックステップ関
係を維持するために、各ページモードアクセスは、単に
８×８クワッド画素画像エリアのフェッチングに制限さ
れており、従って、クロス即ち横断又は交差されること
を必要とされるＤＲＡＭページ境界の数に拘らず、フェ
ッチされた各基準ブロックに対して四つのページモード
アクセスサイクルが必要とされる。この様に、各ビデオ
脱圧縮回路２００ａ−２００ｄにより処理される画素の
数は同一であるので、ロックステップ関係は常に維持さ
れる。
【００５５】ＨＤＴＶモードの下においては、ＤＲＡＭ
バイトアドレスの直線的な物理的アドレス空間上へのマ
ッピングは、上述した非ＨＤＴＶモードの下でのマッピ
ングとは異なっている。各垂直セクションの寸法はｘ方
向において２の指数ではなく且つ各セクションは最大で
３個のビデオ圧縮回路により別々に処理されるので、例
えば非ＨＤＴＶモードにおいて使用されているような
（ＤＲＡＭバイトアドレスＥ［２３：０］のビットパタ
ーンを再配置することにより得られる物理的アドレス）
直線的な物理的アドレス空間へバイトアドレス空間をマ
ッピングすることは非効率的なものとなる。例えば、こ
の様なディスプレイ空間の割当ては、ビデオ圧縮回路２
００ａ−２００ｃの各々が２５６画素×１０８０画素の
画像エリアを処理することとなり、且つビデオ圧縮回路
２００ｄが１９２×１０８０画素画像エリアを処理する
こととなる。ビデオ脱圧縮回路２００ａ−２００ｄがロ
ックステップでデコードするという要件と結合されて、
ＨＤＴＶモードの下での脱圧縮の速度は劣化される。な
ぜならば、ロードの分布が不均一であるので、待機サイ
クルがしばしば発生するからである。従って、各ビデオ
圧縮回路２００上でのロード即ち負荷、従ってそれと関
連するメモリバンクもバランスされているようにマッピ
ングされることが所望される。
【００５６】本発明によれば、ＤＲＡＭバイトアドレス
空間から物理的アドレス空間へのマッピング方法は、ビ
デオ脱圧縮回路２００ａ−２００ｄの間でディスプレイ
空間を均等に分割させるものである。更に、本発明のマ
ッピングは、直線的な物理的アドレス空間内に、ディス
プレイ空間内の画素に対応することのない位置をほとん
ど残すことはない。本発明は、幾分かの複雑性が加味さ
れているが、直線的な物理的アドレス空間内のこの様な
ギャップを最小としている。しかしながら、メモリが決
してアクセスされることのない位置を持つことに起因す
る浪費を除去することが望ましい。図９ｃはこのＤＲＡ
Ｍバイトアドレス空間Ｅ［２３：０］の物理的メモリア
ドレス空間へのマッピングを示したブロック図である。
【００５７】本発明の構成によれば、ＤＲＡＭバイトア
ドレスＥ［２３：０］のビットＥ［２３：３］が、直線
的な物理的アドレス空間の行及び列アドレス内にマッピ
ングされる。ディスプレイアドレス空間（Ｘ，Ｙベクト
ル）も参考のために図９ｃ内に与えてある。直線的な物
理的アドレス空間は、バンクｂ［１：０］、行ｒｏｗ
［９：０］及び列ｃｏｌ［９：０］アドレスによって特
定されるものと仮定する。非ＨＤＴＶモードにおける如
く、選択されたＤＲＡＭタイプのタイプに依存して、こ
れらのビットの全てが接続されるわけではない。マクロ
ブロック内のクワッド画素のアドレスに対応するビット
Ｅ［８：３］は、列アドレスビットｃｏｌ［５：０］へ
直接的に与えられる。Ｘベクトルにより特定される「ス
トリップ（ｓｔｒｉｐ）」（「ストリップ（ｓｔｒｉ
ｐ）」は、ディスプレイ空間の水平方向範囲に亘っての
１個のマクロブロック高画像エリアである）内のマクロ
ブロックを特定するビットＥ［１４：９］は、ビデオ脱
圧縮回路によりアクセス可能な４個のメモリバンクにお
ける６０個のマクロブロックのうちの一つの中にマッピ
ングされる。このマッピングは、ブロック９３１によっ
て示されている割算器（分割器）により実施され、Ｅ
［１４：９］の値を１５で割算し、従ってその余りは、
マルチプレクサ９３２を介して、行アドレスビットｒｏ
ｗ［３：０］として供給され、且つその商はバンクアド
レスビットｂ［１：０］として供給される。この方法
は、同一のメモリバンク内の同一の行アドレスにマクロ
ブロックの要素を格納することを可能とし、その際に該
マクロブロックの要素へのページモードアクセスを可能
としている。更に、割算の結果はＤＲＡＭアドレスの行
及びバンク部分にのみ影響を与え、列アドレスに影響を
与えることはない。その結果、その割算を行なうために
必要とされるエキストラな計算時間は、高速のページモ
ードアクセスに影響を与えるような臨界的なものではな
い。
【００５８】上述した割算方法は０と１４との間の余り
を発生するので、ビットｒｏｗ［３：０］内の１５（′
ＦＨ）の値を発生させることは不可能であり、従って物
理的アドレス空間内にギャップを残存させる。本発明に
よれば、この様なギャップは高位のＹベクトルに対応す
るマクロブロックストリップをそれらの中にマッピング
することにより充填される。ディスプレイ空間のトップ
即ち上部からカウントして１０２４本のライン（Ｙ≦１
０２４）において、ビットＥ［２３］の値はゼロであ
り、ビットＥ［２２：１５］は、それぞれ、マルチプレ
クサ９３３−９３６を介して、ビット（ｒｏｗ［９：
８］、ｃｏｌ［７：６］、ｒｏｗ［７：４］）内の値と
してそれぞれ供給される。しかしながら、ビットＥ［２
３］が１に等しく且つＥ［１９］＝０であり、１０２４
と１０８８との間のＹベクトルに対応しているので、値
１５はマルチプレクサ９３２により強制的にｒｏｗ
［４：０］内に供給され、且つ割算器９３１により供給
される余りｒｏｕｔは行アドレスｒｏｗ［７：４］とし
てマルチプレクサ９３３及び９３５により供給され、且
つビットＥ［１８：１５］は、マルチプレクサ９３４及
び９３６を介して、それぞれ、ビット（ｒｏｗ［９：
８］、ｃｏｌ［７：６］）として供給される。従って、
ビットＥ［２２：１９］は、物理的アドレス空間のｒｏ
ｗ［３：０］内の値１５により表わされるギャップ内に
マッピングされる。
【００５９】このアプローチは、ビットＥ［２３］及び
Ｅ［１９］が両方とも１である場合に、更に１ステップ
取られる。その場合には、１５の値がマルチプレクサ９
３２及び９３５により両方の行アドレスビットｒｏｗ
［７：４］及びｒｏｗ［３：０］内に供給され、且つＤ
ＲＡＭバイトアドレスビットＥ［１８：１５］の値が、
マルチプレクサ９３４及び９３６を介して、それぞれ、
ビット（ｒｏｗ［９：８］及びｃｏｌ［７：６］）へ供
給され、これらのＤＲＡＭバイトアドレスを、物理的ア
ドレスのｒｏｗ［７：０］内の値′ＦＦＨに対応するギ
ャップ内へマッピングする。
【００６０】図９ｅは、図９ｃのブロック図に関連して
上述したマッピングの構成を実現するための回路であ
る。図９ｃ及び図９ｅ内の対応する構成には対応する参
照番号が付してある。注意すべきことであるが、マルチ
プレクサ９３２及び９３５は、図９ｅにおいては、ＯＲ
ゲートにより実現されている。なぜならば、制御（例え
ば、マルチプレクサ／ＯＲゲート９３２内のビットＥ
［２３］）が１である場合には、所望の出力ビットは全
て１だからである。更に、図９ｃにより示される概念
は、Ｅ［２３］、Ｅ［１９］及びＥ［１８］が全て１で
ある場合の状態に対応して、ＯＲゲート９３７内におい
て更にもう１ステップ取られる。ＯＲゲート９３７は、
一行のメモリのさらなる１／１６内へのマッピングを与
える。
【００６１】図９ｆは、上述した如く１０２４における
又はそれを超えた値を持ったＹベクトルに対してのＥ
［２３：０］の物理的アドレス空間へのマッピングを影
線を付けた区域で示してある。従って、１９２０個の画
素×１０８０個の画素のアドレス空間は、８個のバンク
の２５６Ｋ×６４物理的アドレス空間へマッピングされ
る。各プロセサは、９６０×１０８０画素を４個のバン
クの２５６Ｋ×６４ビットメモリ内へマッピングする。
【００６２】デコーダコプロセサ２０２ 図３を参照すると、デコーダ２０２は、コードメモリ３
０５、デコードメモリ３０６、デコード論理３０７、ジ
グザグ論理ユニット３０８、ジグザグメモリ３０９、量
子化ユニット３１１、量子化メモリ３１０を有してい
る。ジグザグ論理ユニット３０８、ジグザグメモリ３０
９、量子化ユニット３１１、量子化メモリ３１０は、以
下の２件の米国特許出願のうちの何れかに開示される構
成により実現することが可能である。即ち、（ａ）「離
散余弦変換及びコーディング技術を使用したビデオデー
タの圧縮及び脱圧縮用システム（Ｓｙｓｔｅｍ ｆｏｒ
Ｃｏｍｐｒｅｓｓｉｏｎ ａｎｄ Ｄｅｃｏｍｐｒｅ
ｓｓｉｏｎ ｏｆ Ｖｉｄｅｏ Ｄａｔａ Ｕｓｉｎｇ
Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒ
ｍ ａｎｄ Ｃｏｄｉｎｇ Ｔｅｃｈｎｉｑｕｅ
ｓ）」、という発明の名称でＡ． Ｂａｌｋａｎｓｋｉ
ｅｔ ａｌ．が発明者であり、１９９０年３月１４日
に出願され出願番号が０７／４９２，２４２号でありシ
ー−キューブマイクロシステムズ社に譲渡されている特
許出願、及び（ｂ）「離散余弦変換及びコーディング技
術を使用したビデオデータの圧縮及び脱圧縮用システム
（Ｓｙｓｔｅｍｆｏｒ Ｃｏｍｐｒｅｓｓｉｏｎ ａｎ
ｄ Ｄｅｃｏｍｐｒｅｓｓｉｏｎ ｏｆ Ｖｉｄｅｏ
Ｄａｔａ Ｕｓｉｎｇ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎ
ｅ Ｔｒａｎｓｆｏｒｍ ａｎｄ Ｃｏｄｉｎｇ Ｔｅ
ｃｈｎｉｑｕｅｓ）」という発明の名称で、Ａ． Ｂａ
ｌｋａｎｓｋｉ ｅｔ ａｌ．が発明者であり、１９９
０年８月２３日に出願された出願番号が０７／５７２，
１９８号でありシー−キューブマイクロシステムズ社に
譲渡されている米国特許出願である。
【００６３】コードメモリ３０５及びデコーダメモリ３
０６は、外部ＤＲＡＭ内にオーバーフローするＦＩＦＯ
メモリを構成している。コード化されたデータがコード
バス２０７上に到着すると、それらはＦＩＦＯ内に押込
められる。コードメモリ３０５内のコード化データは、
一度に６４バイトずつ転送され、インタラプト機構を使
用してプロセサ２０１により援助される。該コード化デ
ータは、デコーディングのために、デコーダ論理ユニッ
ト３０７へ供給される。デコーダ論理ユニット３０７
は、それが次のコード化データを受取る準備がされてい
る場合に、即ちレディである場合に、「ポップ（ｐｏ
ｐ）」要求を発生する。本実施例の一つのモードにおい
ては、コードメモリ３０５及びデコーダメモリ３０６が
一体的に接続されている。このモードにおいては、ＦＩ
ＦＯメモリのどの部分も外部ＤＲＡＭ内に存在すること
はない。低レベルコード化データストリームは可変長コ
ードから構成されている。
【００６４】デコード論理ユニット 図１０ａは、デコーダ論理ユニット３０７の構成を示し
た概略図である。図１０ａに示した如く、コード化デー
タストリームはレジスタ１００２ｂへ供給され、それ
は、マルチプレクサ１００１の出力データか又はレジス
タ１００２ｂ自身の出力データの何れかを入力データと
して選択的に受取る。マルチプレクサ１００１は、二つ
の３２ビットバス、即ちグローバルバス２０５及びデコ
ードメモリ３０６の出力バスの間で選択を行なう。レジ
スタ１００２ｂの出力データは、バレルシフタ１００３
の低位３２ビット入力バスのみならず、レジスタ１００
２ａへ供給される。レジスタ１００２ａは、入力データ
として、バレルシフタ１００３の高位３２ビット入力デ
ータとして供給される、レジスタ１００２ａ自身の出力
データか又はレジスタ１００２ｂの出力データの何れか
を受取る。レジスタ１００２ｂ及び１００２ａは、それ
ぞれ、バレルシフタ１００３内へデータを入力するため
の「フロント」及び「バック」レジスタを形成してい
る。
【００６５】有限ステートマシン１０１７により表わさ
れるコード化データストリームのパーサ（ｐｅａｓｅ
ｒ）は、デコーダ論理ユニット３０７へ制御を与えるた
めにＭＰＥＧスタンダードに従って構成されている。デ
コーダ論理ユニット３０７は、マクロブロックレベルの
可変長コードをデコードする。プロセサ２０１内のファ
ームウエアは高レベルコード化データ（例えば、ピクチ
ャーレベル）をデコードする。図１０ｂは、マクロブロ
ックレベル可変コードのパーサを示したシンタックスス
テートマシンである。従って、例えばフレーム距離及び
フレームタイプなどのような高レベルからのデータはプ
ロセサ２０１からデコーダ３０７への入力として供給さ
れる。図１０ａに示した如く、以下のデコードテーブル
ユニットにより七つのタイプの可変コードがデコーダ論
理ユニット３０７においてデコードされる。即ち、該デ
コードテーブルユニットとは、ｍｂａ（マクロブロック
アドレス）ユニット１００６、ｍｔｙｐｅ（マクロブロ
ックタイプ）ユニット１００７、ｍｖ（運動ベクトルＶ
成分）デコードユニット１００８、ｍｒ（運動ベクトル
ｒ成分）デコードユニット１００９、ｃｂｐ（コード化
ブロックパターン）デコードユニット１０１１、ＤＣデ
コードユニット１０１０、ＡＣデコードユニット１０１
２である。最後の二つのデコードユニット（即ち、１０
１０及び１０１２）は、ブロックレベルデータ、即ちＤ
ＣＴ係数をデコードする。各デコードテーブルユニット
は、バレルシフタ１００３の１３ビット出力バスｄ_ｍ
ｂを検査し、且つデコードされた可変コードの値及び長
さを供給する。ｃｂｐユニット１０１１及びＡＣデコー
ドユニット１０１２内のテーブルの寸法はその他のデコ
ードテーブルユニット内のテーブルよりも大きいので、
これらの二つのテーブルデコードユニット１０１１及び
１０１２の各々は、２ステップデコードプロセスの最初
のステップとして、６ビットリードオンリーメモリアド
レスをリードオンリーメモリｃｂｐＲＯＭ１０１３及び
ＡＣＲＯＭ１０１４のそれぞれへ供給する。ｃｂｐＲＯ
Ｍ１０１３は、バレルシフタ１００３の１３ビット出力
バスｄ_ｍｂからデコードされたｃｂｐ可変長コードの
長さ及び所要のｃｂｐ値を出力する。同様に、ＡＣＲＯ
Ｍ１０１４の出力データは、ＡＣレベルユニット１０１
６内のラン長及びＡＣレベル値を派生するために使用さ
れる。ＤＣ_ｌｅｖｅｌ信号もＡＣ_ｌｅｖｅｌユニット
１０１６へ供給されて、ＤＣ_ｌｅｖｅｌ及びＡＣ_ｌｅ
ｖｅｌが出力に対して同一のデータストリーム内で多重
化することを可能としている。図１０ａ内においてはＡ
Ｃデコードユニット１０１２の外側に示されているが、
以下の説明においてＡＣデコードユニットに言及する場
合には、ＡＣＲＯＭ１０１４及びＡＣデコードユニット
１０１６は、ＡＣデコードユニット１０１２内に設けら
れているものと考える。同様に、ｃｂｐユニット１０１
１はｃｂｐＲＯＭ１０１３を有している。
【００６６】有限ステートマシン１０１７は、シンタッ
クスステート（構文状態）を追従し且つマルチプレクサ
ユニット１０１８へ制御信号を供給して、デコードテー
ブルユニット１００６−１０１２の出力データの中から
選択し且つデコードされた可変長コードの長さ及び出力
データの一つを適宜の宛て先へ転送する。例えば、ＤＣ
_ｄｅｃｏｄｅユニット１０１０は、ＤＣ値の大きさ及
び符号を表わす値を供給する。これらの符号及び値は、
次いで、ＤＣ_ｌｅｖｅｌユニット１００４内において
使用されて、可変長コードに従ってＤＣ_ｌｅｖｅｌ差
を抽出する。デコードされた可変長コードの長さはアキ
ュムレータ１０２２へ供給され、該アキュムレータはフ
ロント（前方）及びバック（後方）レジスタ１００２ａ
及び１００２ｂ内のデコードされたビットの数を追従す
る。デコードメモリ３０６から次の３２ビットデータを
獲得し且つ必要な場合にレジスタ１００２ｂからの３２
ビットデータをレジスタ１００２ａへ転送するためにポ
ップ要求が発生される。
【００６７】変換係数がコード化されるブロックを表わ
すデコードされたｃｂｐ値は、マクロブロックの残部を
デコードする場合のシーケンス動作のために使用され
る。このシーケンス動作は、ｂｌｏｃｋ_ｃｏｕｎｔ／
ｃｂｐユニット１０１５により与えられる。「ｃｏｅｆ
ｆ−ｃｏｕｎｔ（係数−カウント）」ユニット１０１９
は、デコードされたブロックデータストリーム内の６３
個のＡＣ係数及び１個のＤＣ係数のシーケンスをカウン
トするために与えられる。従って、デコーダコプロセサ
２０２は、ＩＤＣＴユニット２０３にとって適した形態
でビットストリームを供給する。アンパッカ（ｕｎｐａ
ｃｋｅｒ）ユニット１０２６は、ラン長をゼロのストリ
ングに拡張させる。
【００６８】各運動ベクトルの「Ｖ」及び「ｒ」成分
は、ｍｖ及びｍｒユニット１００８及び１００９により
デコードされ、且つ以下に説明するｍｖ処理ユニット１
０２０へ供給される。ｍｖ処理ユニット１０２０は、運
動補償コプロセサ２０４において使用される差動運動ベ
クトルフォーマットで運動ベクトルを供給する。
【００６９】図１０ｃは、本実施例における運動ベクト
ルのデータ表示方法を示している。図１０ｃに示した如
く、運動ベクトルは、（Ｄ［１１：６］，Ｄ［２８：２
７］）により与えられる８ビット水平成分Ｘ［７：
０］、画像データがインターレースされている場合に
（Ｄ［３１：２９］，Ｄ［５：４］，Ｄ［２６：２
４］）により与えられ且つ画像データが非インターレー
ス型である場合には（Ｄ［３１：２９］，Ｄ［５：
３］，Ｄ［２５：２４］）により与えられる８ビット垂
直成分Ｙ［７：０］を有する３２ビットデータワードＤ
［３１：０］内に格納される。Ｄ［３］は、インターレ
ースのフィールドを表わすパリティビットである。Ｄ
［０］は有効運動ベクトルを表わす。
【００７０】モーションベクトル即ち運動ベクトルは一
つのグループのマクロブロック内で異なってコード化さ
れており、全ての前方又は後方運動ベクトルは、同一の
タイプの前の運動ベクトルと相対的にコード化されてい
る。各運動ベクトルは、−１６ｆと１５ｆとの間の範囲
を有しており、尚ｆは「フレーム距離」であり、それは
ＭＰＥＧシンタックスに従って画像グループのヘッダ内
に設けられている。運動ベクトルは二つの部分でコード
化されており、即ちＶ及びｒ成分（以下に説明する）
は、それぞれ、ｍｖデコードユニット１００８及びｍｒ
デコードユニット１００９によりデコードされる。デコ
ードされた運動ベクトルは次式に従って再生される。
【００７１】 ｍ＝ｐ＋ｓ＊［ｆ＊（Ｖ−１）＋１＋ｒ］ 尚、ｓ：運動ベクトルの符号、ｆ：フレーム距離、ｐ：
前の運動ベクトル、Ｖ及びｒ：運動ベクトルの二つのコ
ード化された成分、であるが、ｍ＜−１６ｆ又はｍ＞１
５ｆの場合には、 ｍ＝ｐ＋ｓ＊［ｆ＊（Ｖ−１）＋１＋ｒ］＋ｓ＊（３１ｆ＋１） である。
【００７２】図１０ｄはデコードされたＶ及びｒ成分か
ら運動ベクトルを再生するための、ｍｖ処理ユニット１
０２０内に設けられている回路１０５０の概略図であ
る。図１０ｄに示した如く、３ビット値として与えられ
るフレーム距離ｆは、ｍｖデコードユニット１００８か
らの４ビットのデコードされた値（Ｖ−１）により乗算
器１０５１内において乗算される。この実施例において
は、使用されるフレーム距離ｆは１と８との間である。
フレーム距離ｆとＶ成分との乗算における８ビットの結
果は、加算器１０５２により、ｍｒデコードユニット１
００９からの３ビットのｒ値へ加算され、加算器１０５
２のキャリーインビットがセットされる。次いで、加算
器１０５２におけるこの加算の８ビットの結果が、運動
ベクトルの符号（ｍｖデコードユニット１００８により
与えられる）が正であるか又は負であるかに従って、加
算器１０５３内の同一のタイプの前の運動ベクトルｐへ
加算されるか又はそれから減算される。前の運動ベクト
ルｐは４×８ビット運動ベクトルレジスタファイル１０
６１内に格納されている。レジスタ１０６１は、前の前
方及び後方運動ベクトルのＸ及びＹ成分（各８ビット）
を有している。
【００７３】加算器１０５３の９ビットの符号付き出力
データｔは、ｔが［−１６ｆ，１５ｆ］の範囲内にあれ
ば、結果として得られる現在の運動ベクトルである。そ
うでない場合には、調節を行なうことが必要である。ｔ
が所要の範囲内にあるか否かをテストするために、ｔが
正である場合には、ｔが加算器１０５５内において−１
５ｆへ加算され、そうでない場合には、ｔが加算器１０
５５内において−１６ｆへ加算される。ｔの値が所要の
範囲内でない場合には、ｔに対する調節は、ｔの値に８
ビット値３１ｆ＋１を加算することにより加算器１０６
０において行なわれる。排他的ＯＲゲート１０６２の出
力により表わされる如く、所要の条件が発生する場合に
は、ＡＮＤゲート１０５７及び１０５６により調節がイ
ネーブルされる。次いで、新たな運動ベクトルｍが運動
ベクトルレジスタファイル１０６１内に格納され、最後
の運動ベクトルｐを置き換える。
【００７４】ＩＤＣＴ 上述した如く、量子化器３１１からの脱量子化したＤＣ
Ｔ係数は、行又は列の順番で８×８画素ブロックでＩＤ
ＣＴユニット２０３へ供給され且つ変換メモリ３１３
（図３）内に格納される。二次元逆離散余弦変換が、最
初に８個の係数の各行に関して８点ＩＤＣＴを実施し、
次いで８個の係数の各列に関して８点ＩＤＣＴを実施し
そのブロックに関する二次元ＩＤＣＴを完了することに
より各８×８画素ブロックに関して実施される。クリッ
ピングの後、ＩＤＣＴ係数は各々９ビットで表わされ、
且つその範囲は−２５６と２５５との間である。
【００７５】前述した米国特許出願第０７／４９２，２
４２号及び第０７／５７２，１９８号は、本実施例のＩ
ＤＣＴコプロセサ２０３において使用するのに適してお
り且つ実際に使用されているＩＤＣＴを実施する構成を
記載している。
【００７６】運動補償コプロセサ２０４ 運動補償コプロセサ２０４は、前の内部型又は予測型画
像から構成した基準フレーム及び運動ベクトルを使用し
て予測型及び内挿型画像を再生する。運動補償は、運動
補償タスクにより、プロセサ２０５内のファームウエア
により指示される。プロセサ２０５内の運動補償タスク
は五つのフェーズ即ち相で動作する。１番目及び２番目
のフェーズは、それぞれ、外部ＤＲＡＭから画素メモリ
３１７内へ前の予測型又は内部型フレーム（前方運動ベ
クトル）内の運動補償型基準マクロブロックの上位部分
及び下位部分をフェッチする。次いで、３番目及び４番
目のフェーズにおいて、次の予測型又は内部型フレーム
（後方運動ベクトル）からの基準マクロブロックの上位
部分及び下位部分が、外部ＤＲＡＭから画素メモリ３１
７内へフェッチされ且つ１番目及び２番目のフェーズに
おいてフェッチされた前のフレームのマクロブロックと
内挿される。最後のフェーズにおいては、現在のマクロ
ブロックがブロックメモリ３１４からフェッチされ且つ
画素メモリ内のマクロブロックへ加算される。
【００７７】運動補償された基準マクロブロックのアド
レスを計算するために、運動ベクトル内のＹ成分の高位
４ビット（Ｙ［７：４］）は、スクリーンの幅により乗
算されねばならない。この乗算を容易とするために、上
述した如く、プロセサ２０５の命令セット内の「ジャン
プターゲット（ｊｕｍｐ ｔａｒｇｅｔ）」フィールド
のデコーディングが、「ブランチネバー（ｂｒａｎｃｈ
ｎｅｖｅｒ）」条件（即ち、分岐なし）が特定されて
いる場合に、修正される。次のセクションは、Ｙ運動ベ
クトルの高位４ビットに対してのスクリーンの幅の乗算
を容易とするために構成されたジャンプターゲットフィ
ールドにおける四つの命令ＭＶ_ＬＯＡＤ，ＭＶ１，Ｍ
Ｖ２，ＭＶ３について説明している。
【００７８】特別命令 ２の補数表示においては、一度に１ビットずつ実行され
る４ビットによる乗算は、四つの加算演算を必要とす
る。しかしながら、１ビット乗算が三進（基数３）演算
で実施される場合には、三つの加算演算のみが必要であ
るに過ぎない。運動ベクトルのＹ成分の四つのビット
は、−８から７の範囲の値を有しており、３個の三進デ
ジット（各三進デジットは三つの値、即ち−１，０，１
のうちの一つを取ることが可能である）により表わすこ
とが可能である。運動ベクトルの三進デジット乗算は、
以下の式により理解することが可能である（４ビット値
Ｖａｌが三進デジットＤ9 ，Ｄ3 ，Ｄ1 によって表わさ
れており、尚Ｖａｌ＝Ｄ9 ＊９＋Ｄ3 ＊３＋Ｄ1 ）。
【００７９】 ｂａｓｅ＋ｗｉｄｔｈ＊Ｖａｌ＝ＢＡＳＥ＋ＷＩＤＴＨ＊Ｄ9 ＊９＋ ＷＩＤＴＨ＊Ｄ3 ＊３＋ Ｗｉｄｔｈ＊Ｄ1 ＝Ｂａｓｅ＋（Ｗｉｄｔｈ＊９）＊Ｄ9 ＋ （Ｗｉｄｔｈ＊３）＊Ｄ3 ＋ Ｗｉｄｔｈ＊Ｄ1 −１，０又は１で乗算することは、それぞれ、その値を
否定するか、ゼロとさせるか又はその値を不変のままと
させるので、それらは実行するのには比較的容易な演算
である。即ち、乗算をオペランドフェッチフェーズで行
なう場合には、即ちフェッチングステップが（ｗｉｄｔ
ｈ＊９），（ｗｉｄｔｈ＊３）又はｗｉｄｔｈの予め計
算したオペランドを否定するか、ゼロとさせるか又は不
変のままとするかの何れかである場合には、上述した計
算は三つの加算ステップで実現することが可能である。
従って、上述したアドレス計算は、以下のコードセグメ
ントで実施することが可能である（特に、ＡＤＤ命令に
より）。
【００８０】 ＜任意の命令＞ ＢＮ ＭＶＬＯＡＤ ／＊「ブランチネバー」（ｂｒａｎ ｃｈ ｎｅｖｅｒ）」を特定し且つ Ｙ_ｍｏｔｉｏｎベクトルの３進デ ジットをセットアップ＊／ ＮＯＯＰ ＢＮ ＭＶ１ ／＊ｍｖ乗算の１番目のフェーズを セットアップ＊／ ＡＤＤ ＡＤＤＲ， ＢＮ ＭＶ２ ／＊３進デジット修正した「ｗｉｄ ｗｉｄｔｈ， ｔｈ」をＡＤＤＲの内容へ加算し且 ＡＤＤＲ つ２番目のフェーズをセットアップ ＊／ ＡＤＤ ＡＤＤＲ， ＢＮ ＭＶ３ ／＊３進デジット修正した「ｗｉｄ ｗｉｄｔｈ３， ｔｈ３」をＡＤＤＲの内容へ加算し ＡＤＤＲ 且つ３番目のフェーズをセットアッ プ＊／ ＡＤＤ ＡＤＤＲ， ／＊３進デジット修正した「ｗｉｄ ｗｉｄｔｈ９， ｔｈ９」を加算し且つ終了＊／ ＡＤＤＲ 理解される如く、特別命令ＭＶＬＯＡＤ，ＭＶ１，ＭＶ
２，ＭＶ３は、直接的な命令ではなくそれに続く命令の
実行を修正する。図１１ａは、命令ＭＶ１，ＭＶ２，Ｍ
Ｖ３を使用して特別運動ベクトル計算の三つのフェーズ
を実施するための制御信号「０」、「−」、「＊」を供
給するための回路を示している。制御信号「０」は、
「ｗｉｄｔｈ」（「ｗｉｄｔｈ３」又は「ｗｉｄｔｈ
９」）オペランドがゼロとされるべきであるか否かを表
わし、制御信号「−」は「ｗｉｄｔｈ」オペランドが否
定されるべきであるか否かを表わす。尚、「０」及び
「−」は両方とも同時にアサートさせることはできな
い。「＊」制御信号は、更に、以下に説明するある条件
下において、適宜の「ｗｉｄｔｈ９」、「ｗｉｄｔｈ
３」又は「ｗｉｄｔｈ」の値が別のレジスタからフェッ
チされるべきであることを特定する。
【００８１】図１１ａに示した如く、デコード回路１１
０１は、現在の命令において、「ブランチネバー（ｂｒ
ａｎｃｈ ｎｅｖｅｒ）」条件と次の命令の修正のため
の特別命令ＭＶＬＯＡＤ，ＭＶ１，ＭＶ２，ＭＶ３のう
ちの一つの両方を検知する。ＭＶＬＯＡＤが検知される
と（制御信号ＭＶＳＥＬ＝００）、ＡＬＵ３０３の出力
バスの高位４ビット（Ｙ［７：４］）がレジスタＭＶＹ
Ｈ内にラッチされる。ＭＶ１，ＭＶ２，ＭＶ３の何れか
（ＭＶＳＥＬ＝０１，１０又は１１）が検知されると、
制御信号ＭＶＳＥＬは、レジスタＭＶＹＨの内容と共
に、３ビット値を有するテーブル１１０３内にインデッ
クスする。各３ビット値内の三つのビットは、それぞ
れ、「０」、「−」、「＊」制御信号の値である。
【００８２】好適実施例においては、運動ベクトルの計
算が、オーバーフロー回路１１０４及び排他的ＯＲゲー
ト１１０６により表わされる如く、現在のマクロブロッ
クを超えたアドレスを発生する場合には、「＊」制御信
号がＡＮＤゲート１１０７により伝搬される。「＊」制
御信号については以下に説明する。
【００８３】「０」、「−」及び「＊」制御信号は、オ
ペランド修正を行なうためにレジスタ１１０５により伝
搬される。テーブル１１０３の内容はテーブル１１５０
内に表として示してある。好適実施例においては、フィ
ールド又はフレーム内のマクロブロックは、メモリ内に
隣接して格納することは不可能である。この条件は、マ
クロブロックの隣接するスライスが「ギャップ」により
分離されてバッファ内に格納される場合、又はリングバ
ッファ内に格納される場合（両方の条件を図１１ｂに示
してある）、発生する。オーバーフロー回路１１０４及
び排他的ＯＲゲート１１０６により検知される如く、現
在のマクロブロックスライスの外側に現在の運動ベクト
ルが到達すると、「＊」制御信号が、オペランドフェッ
チを、別のレジスタへ指向させる（物理的には、この別
のレジスタも、図３のレジスタファイル３０２内のレジ
スタであるが、特定したレジスタより一つ大きなアドレ
スを有している）。この別のレジスタの内容は、ギャッ
プの寸法により増大されたフェッチすべきｗｉｄｔｈ即
ち幅の値である。
【００８４】ブロックメモリ ブロックメモリユニット３１４は、各マクロブロックの
データを格納し且つ再順番付けを行なう。データは、一
つのルミナンス（Ｙ）又はクロミナンス（Ｕ又はＶ）タ
イプの８×８画素ブロックに到達する。しかしながら、
ビデオ出力の目的のためには、該ピクセルは、二つのＹ
画素と同一の画像エリア内のＵ及びＶ画素とから構成さ
れる画素対で与えられる。データは、クロック周期当り
二つのバイトが転送される４クロックバーストで、平均
的に、クロック当り一つのバイトがＩＤＣＴコプロセサ
２０３から到着する。本実施例においては、３個のバン
クのＳＲＡＭが与えられている。バンク０は１２８×１
６ビットであり、四つのブロックのＹデータを有するべ
く設計されており、且つバンクＢＡＮＫ１及びＢＡＮＫ
２は各々６４×８ビットであり、それらは一ブロックの
Ｕ又はＶデータを格納するために設計されている。
【００８５】本実施例においては、現在のマクロブロッ
クのデータが到達し且つブロックメモリ３１４内に書込
まれると、前のマクロブロックのデータが読出される。
本発明によれば、ブロックメモリユニット３１４は、以
下に説明する四つのパターンのサイクルで書込まれ且つ
読出される。この４パターン構成の下では、現在のマク
ロブロック内のデータは、常に、最後のマクロブロック
のデータが既に読取られた位置内に書込まれる。従っ
て、最後のデータが読出される前にメモリ位置内への書
込みを防止するためのダブルバッファリングはこの構成
の下では必要ではない。その結果、メモリ条件において
５０％の減少が達成されている。
【００８６】図１２ａ乃至図１２ｄは、本発明に基づく
メモリアクセスパターンを示している。図１２ａ乃至図
１２ｄの各々において、各縦列００−１７（オクタル）
は、８×８画素ブロックの一つの列を表わしており、各
列は２個の画素×８個の画素の画像エリアである。これ
らの縦列の番号は、画素がＩＤＣＴコプロセサ２０３か
ら受取られる順番を表わしている（即ち、４クロック期
間バーストを介してクロック周期当り２個のバイトで受
取られる）。
【００８７】図１２ａは、「ｐａｔｔｅｒｎ（パター
ン）０」アクセスパターンを示している。第一象限内の
列０１−０４は、Ｙデータの最初の８×８画素ブロック
を表わしている。同様に、他の三つのＹブロックは、列
０４−０７，１０−１３，１４−１７によって表わされ
る。パターン０において、縦列は、逐次的なメモリアド
レスに格納されている（各列は８個の１６ビットワード
だけオフセットされており、従って８番目のワードを特
定するアドレスビットにおいて逐次的である）。しかし
ながら、パターン０の下で書込まれたマクロブロック
は、１６×１６画素マクロブロックが列の順番で読出さ
れることが可能であるためには、００，１０，０１，１
１，．．．，０７，１７の順番に読取られねばならな
い。従って、パターン０データが読出される場合に、入
力データ（「パターン１」）は、パターン０によって空
とされた位置を占有すべく指向される。例えば、読出さ
れるべき最初の四つのパターン０列は００，１０，０
１，１１であり、それらは、それぞれ、次のマクロブロ
ック（「パターン１」）の列００，０１，０２，０３に
よって置換される。
【００８８】パターン１の列の分布を図１２ｂに示して
ある。パターン０の列における如く、パターン１の列が
完全に書込まれた後には、パターン１の列は００，１
０，０１，１１，０２，１２，．．．，０７，１７の順
番で読取られ、且つ、それぞれ、次のマクロブロックの
（「パターン２」）列００，０１，０２，０
３，．．．，１６，１７によって置換される。パターン
２は図１２ｃに示してある。同様に、パターン２の列
は、図１２ｄに示した次のマクロブロック（「パターン
３」）の列に対して譲歩する。パターン３の列は、パタ
ーン０の列が書込まれた順番に読取られる。従って、こ
の様なメモリアクセスパターンは、パターン０−３のサ
イクルにおいて無限に継続することが可能である。なぜ
ならば、メモリアクセスパターン０−３の各々におい
て、それが書込まれる前に全てのメモリ位置が読取ら
れ、ブロックメモリユニット３１４は、１個のマクロブ
ロックの寸法であることが必要であるに過ぎず、且つ再
順番付けはダブルバッファリング即ち二重バッファ動作
なしで達成されるからである。
【００８９】メモリアクセスパターン０−３に対するメ
モリアドレスは、パターン０アクセス期間中に逐次的な
順番でカウントし、パターン１アクセス期間中には
（０，８，１，９，２，１０，３，１１，４，１２，
５，１３，６，１４，７，１５）の順番で、パターン２
アクセス期間中には（０，４，８，１２，１，５，９，
１３，２，６，１０，１４，３，７，１３，１７）の順
番で、且つパターン３アクセス期間中は（０，２，４，
６，８，１０，１２，１４，１，５，３，７，１１，１
５）の順番でカウントすることにより発生させることが
可能である。パターン０，１，２，３におけるカウント
は、４ビットカウンタにより発生させることが可能であ
り、そのカウンタは、（１）メモリアクセスパターン
０，１，２又は３の何れが所望されているかに従って、
ラップアラウンドの態様で０，１，２又は３ビットの四
つのカウントビットを左側へ回転させ、（２）その回転
した位置において該４ビットカウンタを１だけインクリ
メントさせ、且つ（３）ステップ（１）において回転さ
せたビット数だけ右へ回転させることにより（即ち、元
のビット位置へ復帰させる）カウントを行なう。
【００９０】図１２ｆは、ビット回転機能を実施するた
めのカウンタ１２７４を示している。図１２ｆに示した
如く、画素アドレス又は画素カウントの四つのビット
が、カウンタ１２７４への入力データとして、４ビット
バス１２７２内に供給される。２ビット制御が、パター
ン０−３の各々に対するカウントを発生すべくカウンタ
１２７４に指示する。該４ビット出力バス１２７３は回
転された４ビットのビットパターンを与える。メモリア
クセスパターン０，１，２に対応するカウントのビット
パターンを図１２ｅに示してある。
【００９１】運動補償 運動補償機能は、この実施例においては、画素フィルタ
ユニット３１６、予測又は画素メモリユニット３１７及
び重み付け加算器又はＡＬＵユニット３１５において実
現されている。運動補償ユニット３１５−３１７を介し
てのデータの流れ経路を図１３ａに示してある。
【００９２】上述した如く、運動補償動作の１番目及び
２番目のフェーズにおいて、前方基準フレームのマクロ
ブロックの１番目及び２番目の部分がＤＲＡＭからフェ
ッチされ、クロック周期当り２個のＹ画素及び２個のク
ロミナンス画素の割合でグローバルバス２０５を介して
供給され、且つ画素メモリ３１７内に配置される。非イ
ンターレース型４：２：０モードにおいては、クロミナ
ンスデータはＹ方向においてサブサンプル即ち副次的に
サンプルされるので、新たなクロミナンスデータは一つ
置きのクロック周期毎に到着する（新たなクロミナンス
データが供給されない場合のクロック周期において到着
する二つのクロミナンス値は前の二つのクロミナンス値
の複製である）。このマクロブロックを外部ＤＲＡＭか
らフェッチする場合に、プロセサ２０５はマクロブロッ
クアドレスの計算における一次の運動補償を与え、それ
は、上述した特別命令ＭＶＬＯＡＤ，ＭＶ１，ＭＶ２，
ＭＶ３に関連して説明した態様で計算される。画素フィ
ルタ３１６は、運動ベクトルのＸ及びＹ成分の低位ビッ
トＸ［１：０］及びＹ［１：０］を使用して、半分の画
素又は４分の１の画素の位置に対してフェッチした画素
の再サンプリングを与える。
【００９３】運動補償の３番目及び４番目のフェーズに
おいて、後方基準フレームにおけるマクロブロックが、
前方基準フレームからのマクロブロックと同様の態様で
フェッチされ、且つ同様に、画素フィルタ３１６内に再
サンプルされる。後方基準フレームからのマクロブロッ
クの画素が再サンプルされると、それらは重み付けされ
た加算器へ転送され、１番目及び２番目のフェーズにお
いてフェッチされた前方基準フレームからのマクロブロ
ック内の対応する画素と線形的に結合して、現在のマク
ロブロックの内挿された予測の画素を形成する。次い
で、この内挿された予測の画素は画素メモリ３１７内に
戻されて格納される。最後のフェーズにおいて、脱圧縮
されたデータのマクロブロックがブロックメモリユニッ
ト３１４から受取られ且つ内挿された予測マクロブロッ
クと加算されて現在のマクロブロックの最終的な値を形
成する。次いで、この現在のマクロブロックがビデオ出
力のために外部ＤＲＡＭ内に書き戻される。画素フィル
タユニット３１６は２×２再サンプラである。図１３ｂ
は、画素フィルタユニット３１６の２×２再サンプラを
実施する回路の概略図である。図１３ｂに示した如く、
画素フィルタユニット３１６は、水平フィルタ３１６ａ
と垂直フィルタ３１６ｂとを有している。水平フィルタ
３１６ａは、１６×３２ビット列メモリ１３０１、入力
ラッチ１３０３、マルチプレクサ１３０２ａ及び１３０
２ｂ、出力ラッチ１３０５及び加算器１３０４を有して
いる。マルチプレクサ１３０２ａ及び１３０２ｂは、加
算器１３０４と共に、重み付けされた加算器を形成して
いる（以後、これらを全体として重み付け加算器１３０
４として呼称する）。重み付け加算器１３０４は、その
二つの入力データａ及びｂに１：０、１／２：１／２又
は０：１の重み付けを結果として得られる和に与えるこ
とが可能である。垂直フィルタユニット３１６ｂは、２
×８×３６ビット行メモリユニット１３０６と、マルチ
プレクサ１３０８ａ，１３０８ｂ，１３０８ｃと、加算
器１３０９と、出力レジスタ１３１０とを有している。
行メモリユニット１３０６は、更に、二つのプレーン１
３０６ａ及び１３０６ｂに分割させることが可能であ
り、各プレーンは８×３６ビットとして構成されてい
る。又、マルチプレクサ１３０８ａ−ｃ及び加算器１３
０９は重み付けされた加算器を形成している（以後、こ
れら全体を重み付けされた加算器１３０９として呼称す
る）。重み付けされた加算器１３０９は、その二つの入
力データａ及びｂの１：０，１／２：１／２，３／４：
１／４，１／４：３／４又は０：１の重みを与えること
が可能であり、それらは、現在の画素対及び前の行にお
ける画素対か又は直前の行の上の行内の画素対から選択
される。
【００９４】全てのクロック周期において、画素対が列
の順番で（各列は、２×１８グループの画素である。な
ぜならば、基準マクロブロックは、画素フィルタ３１６
内での再サンプリングに対する完全な前後関係を与える
ために１８×１８画素画像エリアを必要としているから
である）グローバルバス２０５上に到着し且つ入力ラッ
チ１３０３内にラッチされる。各対の画素は運動ベクト
ルのＹ成分におけるビットＹ［５：２］により特定され
る１６×３２ビット列メモリ１３０１の１６個の位置の
うちの一つの中に格納される。新たな列の画素対が列メ
モリ１３０１に到着すると、前の列内の対応する位置に
おける画素対が読出される。現在の画素対及び前の列か
らの対応する画素対が重み付けされた加算器１３０４に
おいて結合され、尚各画素対に与えられる重みは運動ベ
クトルのＸ成分の下位の二つのビット（即ち、Ｘ［１：
０］）により決定される。この重み付けされた加算の結
果は入力画素対の間に位置された新たな画素対である
（即ち、水平方向に再サンプルされる）。次いで、この
新たな画素対（９ビット精度）は、垂直フィルタユニッ
ト３１６ｂへ転送されるべくレジスタ１３０５内にラッ
チされる。従って、列メモリ１３０１は２タップフィル
タの遅延要素として作用する。水平フィルタ３１６ａの
出力データは、各マクロブロック内の１番目の列のデー
タが画素フィルタ３１６に入力される時間期間中に廃棄
される。
【００９５】行メモリ１３０６は、マクロブロックの垂
直再サンプリングを与える。行メモリ１３０６は、各々
が８個の３６ビットワードを保持する二つのプレーン１
３０６ａ及び１３０６ｂとして構成されている。１番目
のプレーン１３０６ａは、列当り一つの画素対を有して
おり、最も最近の画素対は現在の画素対の前の列内に存
在している。２番目のプレーン１３０６ｂも列当り一つ
の画素対を有しており、現在の画素対の前の列内には２
番目に最も最近の画素対が存在している。現在の画素対
が到着すると、メモリプレーン１３０６ａ及び１３０６
ｂの各々は、同一の列内の画素対に対して読取られる。
新たな画素対が、現在の画素対と同一の列内の最も最近
の画素対（一つのクロック周期遅延されている）か又は
同一の列内の２番目に最も最近の画素対（二つのクロッ
ク周期遅延されている）の何れかとの重み付けされた和
として重み付けされた加算器１３０９により与えられ
る。現在の画素対及び選択された前の画素対へ与えられ
るべき重みは運動ベクトル内のＹ成分の下位の二つのビ
ット（Ｙ［１：０］）により特定される。インターレー
ス型モードにおいては、現在の画素対の再サンプリング
が、二つのクロック周期遅延された画素対に関して行な
われる。次いで、この新たな対の画素は、重み付けされ
た加算器３１５を介して、画素メモリユニット３１７へ
転送するために、レジスタ１３１０内にラッチされる。
【００９６】運動ベクトルは、外部ＤＲＡＭのページ境
界に整合されていない予測型マクロブロックを供給する
ことが可能である。該画素は列順番でフェッチされ且つ
マクロブロックの一行の画素内には１６個の画素が存在
しているので、マクロブロックをフェッチすることは、
潜在的に、ＤＲＡＭのページ境界を１６回クロッシング
即ち横断することを必要とする。図１３ｃはＤＲＡＭペ
ージ境界に整合されていない予測型マクロブロックを発
生する運動ベクトルｍｖ１を示している。ＤＲＡＭペー
ジへの初期的なアクセスは６個乃至は７個のクロック周
期を必要とし且つ爾後の同一のページへのアクセスは一
つ置きのクロック周期でページモードで達成することが
可能であるということに注意すると、１６個のＤＲＡＭ
ページクロッシング即ち横断を減少させることが可能で
ある場合には顕著な効率を達成することが可能である。
本発明によれば、マクロブロックを二つの部分でフェッ
チすることによりこの様な効率が達成されている。この
方法は図１３ｄに示してある。
【００９７】図１３ｄに示した方法によれば、マクロブ
ロックは二つの部分でフェッチされる。運動補償の１番
目のフェーズにおいて（そのマクロブロックが後方基準
フレームに関してコード化されている場合には３番目の
フェーズ）、水平ＤＲＡＭ境界より上のマクロブロック
の部分が列の順番でフェッチされる。しかしながら、Ｄ
ＲＡＭ境界が各列において到達すると、その列の次の画
素対をフェッチするためにＤＲＡＭ境界をクロッシング
即ち横断する代わりに、次の列の最初の画素対がフェッ
チされる。ＤＲＡＭ境界より上の最後の二つの画素対
は、運動補償の次のフェーズまで、画素フィルタユニッ
ト３１６の行メモリ内に止どまることが可能である。１
番目のフェーズは、全ての列において水平境界より上の
マクロブロックの部分がフェッチされると完了する。
【００９８】２番目のフェーズ（そのマクロブロックが
後方基準フレームに関してコード化されている場合には
４番目のフェーズ）においては、そのマクロブロックの
２番目の部分（即ち、水平ＤＲＡＭページ境界より下側
のマクロブロックの部分）がフェッチされ、それは、１
番目の列におけるＤＲＡＭページ境界下側の最初の画素
対で開始される。１番目の列内の残りの画素対がフェッ
チされた後に、２番目の列の残りの画素対がフェッチさ
れ、以下同様に行なわれる。この２番目のフェーズは、
全ての列におけるＤＲＡＭページ境界下側の全ての残り
の画素対がフェッチされた時に完了する。図１３ｄは、
マクロブロックアクセスの１番目（水平ＤＲＡＭページ
境界の上側）及び２番目（水平ＤＲＡＭページ境界の下
側）の部分に対するメモリアクセスパターンを示してお
り、且つ特に、マクロブロックの２番目の部分における
画素対のちょうど半分がフェッチされた２番目のフェー
ズの期間における状態を示している。図１３ｄに示した
如く、行メモリユニット１３０６は、マクロブロックの
最後の三つの列の各々に対して、１番目のフェーズの期
間中にフェッチされた列内の水平ＤＲＡＭページ境界の
上側の最後の二つの画素対（影線を付けたブロック１３
６１で示してある）を有している。図１３ｄは、更に、
行メモリユニット１３０６が、最初の四つの列に対し
て、各列内の水平ＤＲＡＭページ境界下側の最後の二つ
の画素対（影線を付けたブロック１３６２で示してあ
る）を有する状態を示している。図１３ｄにおいて、マ
クロブロックの５番目の列に対して、行メモリユニット
１３０６の現在の内容は、現在の画素対の前に受取られ
た二つの最も最近の画素対である。従って、水平ページ
境界に関して二つの部分でマクロブロックをフェッチす
ることにより、単に二つの初期的なアクセス時間が必要
とされるだけであり、その際にフェッチされるマクロブ
ロック当りのメモリアクセス時間を著しく節約すること
を可能としている。
【００９９】重み付けされた加算器３１６は、二つの対
の画素（ａ，ｂ）の双一次内挿器であり、（ｗ＊ａ＋
（１６−ｗ）＊ｐ＋８）／１６を持った出力データを供
給する。３番目のオペランド「８」は四捨五入の目的の
ために与えられる。回路１４００は図１４に示してあ
り、この双一次内挿器を構成している。図１４に示した
如く、回路１４００は五入力加算器１４０１及び５個の
マルチプレクサ１４０２ａ−ｅを有している。各マルチ
プレクサ１４０２ａ−ｅは、その入力端子における二つ
の入力データＡ及びＢの一つを選択することに加えて、
重みの２を底とする対数（ｌｏｇ2 ｗ）に等しいビット
数入力データを左へシフトさせることにより、該マルチ
プレクサ上に表わされる重みを出力データへ与える。例
えば、マルチプレクサ１４０２ａは、５ビット制御値
ｗ′［４：０］のビット３が１である場合に、３２ビッ
トのＡ入力データを３ビット（ｌｏｇ2 ８）へ選択し左
側へシフトさせる。制御器ｗ′は、０≦ｗ＜１６に対す
るｗと等しく且つｗ＝１６である場合には３１に等し
い。その様にシフトさせることにより、マルチプレクサ
１４０２ａは、加算器１４０１の加算演算期間中にＡ入
力データへ８の重みを与え、且つＢ入力データへ０の重
みを与える。逆に、制御値ｗ′のビット４が０である場
合には、３２ビットのＢ入力データには８の重みが与え
られ、且つマルチプレクサ１４０２ａのＡ入力データに
は０の重みが与えられる。
【０１００】マルチプレクサ１４０２ｂ−ｅの演算は同
様であり、選択された入力データへそれぞれ割当てられ
る４：２：１及び１の重みは、制御値ｗ′のビット２，
１，０及び４により制御される。マルチプレクサ１４０
２ａ−ｅの各々は指定された重みをＡ入力データ又はＢ
入力データの何れかに与えるので、全てのマルチプレク
サ１４０２ａ−ｅによりＡ入力データへ与えられる全重
みは、使用可能な全重み（即ち、１６）−Ｂデータへ与
えられる全重みに等しいものでなければならない。従っ
て、その結果得られる重み付けされた和は、四捨五入を
行なう前に、ｗ＊ａ＋（１６−ｗ）＊ｂ／１６に等しく
なければならない。最後の１６による割算は、その結果
得られる和を右へ４ビットシフトさせることにより達成
される。全ての重みがＡ入力データへ割当てられる特別
の場合が存在している。その場合には、ｗ＝１６であ
り、５ビット制御値ｗ′には値３１が与えられ、そのこ
とは各マルチプレクサ１４ａ−ｄがＡ入力データを選択
することを可能とする。
【０１０１】ビデオ出力 ビデオ出力ユニットは、ビデオ出力を格納するための６
４×３２ビットビデオメモリ３１９（図３）を有してい
る。ビデオデータは、ディスプレイ内の水平ラインの順
番で出力される。従って、画素データが、上述した如き
スキャンフォーマットで外部ＤＲＡＭのビデオメモリか
らフェッチされる。該データフォーマットは、ＣＣＩＲ
６０１スタンダード（Ｃb ＹＣr Ｙ、即ちＵＹＶＹ）に
従う。水平の再サンプラ３１８が、双一次フィルタを使
用して２の係数により水平方向に内挿するために設けら
れている。
【０１０２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 ＭＰＥＧスタンダードの下での圧縮及び脱圧
縮プロセスのモデルを示した概略図。
【図２】 ビデオ脱圧縮回路２００における本発明の一
実施例を示したブロック図。
【図３】 図２に示したビデオ圧縮回路のより詳細なブ
ロック図。
【図４】 図２のビデオ脱圧縮回路２００内のプロセサ
２０１の命令フォーマットを示した説明図。
【図５】 ＳＲＡＭ及び制御レジスタを持ったコプロセ
サモジュールにおける外部ＤＲＡＭへの及びそれからの
データの運動を示した説明図。
【図６】 図３のメモリ制御器３０４内のメモリデータ
バス２０８ｂとグローバルバス２０５との間のインター
フェースを示した概略図。
【図７ａ】 従来のダイナミックランダムアクセスメモ
リへのページモードアクセスの制御信号及びデータ信号
を示した説明図。
【図７ｂ】 本発明に基づくＣＡＳ高条件を充足するた
めの遅延されたＣＡＳ下降エッジを示した説明図。
【図７ｃ】 本発明に基づく遅延されたＣＡＳ信号を実
現するための回路７００を示した概略図。
【図８ａ】 二次元ディスプレイ空間の外部ＤＲＡＭの
２４ビット直線アドレス空間へのマッピングを示した説
明図。
【図８ｂ】 １６×１６画素マクロブロックのバイトア
ドレス（下位９ビット）を示した説明図。
【図８ｃ】 クワッド画素モード又はスキャンモードで
メモリをアクセスすることを可能とするためにバイトア
ドレス内にビットＥ［６］に対しての制御論理を実現す
る論理回路を示した概略図。
【図９ａ】 本発明に基づいてＨＤＴＶモードの下での
四つのビデオ脱圧縮回路の一つにより見られるディスプ
レイ空間を示した概略図。
【図９ｂ】 ＨＤＴＶモードの下で直線的な物理的アド
レス空間及びディスプレイ空間の両方を示した概略図。
【図９ｃ】 ＤＲＡＭバイトアドレスの直線的な物理的
アドレス空間へのマッピングを実施する回路の機能的ブ
ロック図。
【図９ｄ】 基準マクロブロック９８１及び９８６のフ
ェッチ動作が、それぞれ、一つ及び四つのＤＲＡＭペー
ジ境界のクロッシング即ち横断を必要とすることを示し
た説明図。
【図９ｅ】 図９ｃに示したマッピング構成を実現した
回路を示した概略図。
【図９ｆ】 ＨＤＴＶモードの下でＤＲＡＭバイトアド
レス空間を物理的ＤＲＡＭアドレス空間へマッピングす
る状態を示した概略図。
【図１０ａ】 図２に示したビデオ脱圧縮回路２００の
デコーダ論理ユニット３０７を示した概略図。
【図１０ｂ】 マクロブロックレベル可変長コードのパ
ース動作を示したシンタックスステートマシンの概略
図。
【図１０ｃ】 本発明に基づく差分運動ベクトルのデー
タ表示を示した概略図。
【図１０ｄ】 デコードされたＶ及びｒ成分から運動ベ
クトルを再生するための回路１０００を示した概略図。
【図１１ａ】 運動ベクトルのＹ成分とスクリーン幅と
を乗算するために制御信号を発生する回路１２００を示
した概略図。
【図１１ｂ】 ビデオメモリの非隣接型バッファ及びリ
ングバッファ具体例を示した概略図。
【図１２ａ】 ブロックメモリ３１４のバンク０におけ
るメモリアクセスの一つのパターンを示した概略図。
【図１２ｂ】 ブロックメモリ３１４のバンク０におけ
るメモリアクセスの一つのパターンを示した概略図。
【図１２ｃ】 ブロックメモリ３１４のバンク０におけ
るメモリアクセスの一つのパターンを示した概略図。
【図１２ｄ】 ブロックメモリ３１４のバンク０におけ
るメモリアクセスの一つのパターンを示した概略図。
【図１２ｅ】 図１２ａ乃至ｄの四つのメモリアクセス
パターン０−３の各々におけるブロックメモリ３１４の
バンク０へアクセスするために発生されたアドレスビッ
トパターンを示した概略図。
【図１２ｆ】 本発明のメモリアクセスパターン０−３
を実現するためのアドレスを発生するカウンタを示した
概略図。
【図１３ａ】 運動補償ユニット３１５−３１７を介し
てのデータ流れ経路を示した概略図。
【図１３ｂ】 画素フィルタユニット３１６の概略図。
【図１３ｃ】 ＤＲＡＭページ境界に亘る外部ＤＲＡＭ
内のエリア内にマップする予測器マクロブロックを発生
させる運動ベクトルｍｖ１を示した概略図。
【図１３ｄ】 マクロブロックの画素がフェッチされる
場合の二部分メモリアクセス及び行メモリ１３０６の内
容を示した概略図。
【図１４】 本実施例の重み付けされた加算器３１６に
おける双一次内挿器を実現するための回路１４００を示
した概略図。
【符号の説明】
２００ ビデオ脱圧縮回路 ２０１ プロセサ ２０２ デコーダコプロセサ ２０３ ＩＤＣＴ（逆離散余弦変換）コプロセサ ２０４ 運動補償コプロセサ ２０５ グローバルバス ２０６ ホストバス ２０７ コードバス ２０８ メモリバス ２０９ ビデオバス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ａ 8842−5Ｊ 8420−5Ｌ Ｇ０６Ｆ 15/66 ３３０ Ａ (72)発明者 デイビッド イー． ガルビ アメリカ合衆国， カリフォルニア 94087， サニーベル， ミル クリーク レーン 590， ナンバー 303 (72)発明者 フランク エイチ． リャオ アメリカ合衆国， カリフォルニア 94087， サニーベル， ケナード ウエ イ 1655 (72)発明者 イボンヌ シー． ツェ アメリカ合衆国， カリフォルニア 94555， フリモント， ザナデュ テラ ス 34236

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 コード化した圧縮ビデオ信号を脱圧縮す
    る装置において、バスが設けられており、メモリから圧
    縮されたビデオ信号を検索し且つ前記圧縮されたビデオ
    信号を前記バス上へ供給する手段が設けられており、前
    記バスから受取った圧縮ビデオ信号をデコードし且つ前
    記デコードしたビデオ信号を前記バス上へ供給する手段
    が設けられており、前記バスから前記デコードしたビデ
    オ信号を受取り前記デコードしたビデオ信号に関して逆
    離散余弦変換を実施し且つ前記変換したビデオ信号を前
    記バス上へ供給する手段が設けられており、前記バスか
    ら変換されたビデオ信号を受取り前記変換されたビデオ
    信号を出力データ信号として供給する手段が設けられて
    いることを特徴とする装置。
  2. 【請求項２】 請求項１において、前記メモリ検索手
    段、前記デコード手段、前記変換手段及び前記出力手段
    がプロセサにより制御されることを特徴とする装置。
  3. 【請求項３】 請求項２において、前記メモリ検索手
    段、前記デコード手段及び前記変換手段の各々が前記プ
    ロセサによりアクセスされる制御及びデータレジスタを
    有することを特徴とする装置。
  4. 【請求項４】 請求項１において、前記メモリ検索手段
    が、更に、外部供給源から前記コード化された圧縮ビデ
    オ信号を受取り且つ前記コード化された圧縮ビデオ信号
    を前記バス上へ供給する手段と、前記バスからの前記コ
    ード化された圧縮ビデオ信号を受取り且つ前記コード化
    された圧縮ビデオ信号を前記メモリ内に格納する手段と
    を有することを特徴とする装置。
  5. 【請求項５】 請求項１において、前記コード化した圧
    縮ビデオ信号はフレーム間及びフレーム内の両方でコー
    ド化されており、且つ前記デコード手段がフレーム間の
    コード化画像を再生するための運動ベクトルを与えるこ
    とを特徴とする装置。
  6. 【請求項６】 請求項５において、更に、前記運動ベク
    トルを受取り且つ前記フレーム間のコード化画像を再生
    する手段が設けられていることを特徴とする装置。
  7. 【請求項７】 請求項１において、更に、ホストコンピ
    ュータと通信するためにホストバスが設けられているこ
    とを特徴とする装置。
  8. 【請求項８】 ｘ及びｙベクトル（ｘ，ｙ）により表現
    される二次元空間をページ型メモリシステムの直線上の
    アドレス空間内にマッピングする方法において、ベクト
    ルｘの二次元的表現を高位ビットｘｈ及び低位ビットｘ
    ｌへ分割し、ベクトルｙの二次元的表現を高位ビットｙ
    ｈと低位ビットｙｌとに分割し、尚、その場合に、ｘｌ
    及びｙｌのビットを結合することにより表現可能なメモ
    リアドレスの数は前記メモリの１ページ未満であり、前
    記ページ型メモリシステムのメモリアドレスとして前記
    ｘｈ及びｙｈビットから派生される高位ビットと前記ｘ
    ｌ及びｙｌビットから派生される低位ビットとを有する
    アドレスを供給する、上記各ステップを有することを特
    徴とする方法。
  9. 【請求項９】 請求項８において、前記二次元空間がビ
    デオディスプレイ空間であり、且つ前記ｘｌ及びｙｌビ
    ットを結合することにより表現することが可能なアドレ
    スの数がビデオデータのマクロブロック内の画素数未満
    でないことを特徴とする方法。
  10. 【請求項１０】 ｘ及びｙベクトル（ｘ，ｙ）により表
    現される二次元空間をページ型メモリシステムの直線的
    なアドレス空間内にマッピングする方法において、前記
    ページ型メモリシステムはワードで組織化されており且
    つ各ワードは個別的にアドレス可能な第一部分及び第二
    部分を有するものであって、ベクトルｙの二進表現にお
    いてビットｙｕを指定し、ベクトルｘの二進表現におい
    てビットｘｅを指定し、（ｉ）ｘｅ及びｙｕの値がそれ
    ぞれ１及び０である前記第一部分ベクトル及びｘｅ及び
    ｙｕの値が０及び１であるベクトルのメモリアドレス及
    び（ｉｉ）ｘｅ及びｙｕの値が両方とも１である前記第
    二部分ベクトル及びｘｅ及びｙｕの値が両方とも０であ
    るベクトルのメモリアドレス内にマッピングする、上記
    各ステップを有することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記ページ型メ
    モリシステムが第一モード及び第二モードのうちの一つ
    のモードにおいてアドレス可能であり、前記第一モー
    ド、前記第一及び前記第二部分が、前記ｙｕビットにお
    いてのみ異なるメモリアドレスを有しており、且つ前記
    第二モード、前記第一及び第二部分が前記ｘｅビットに
    おいてのみ異なるメモリアドレスを有することを特徴と
    する方法。
  12. 【請求項１２】 ｍ×ｎ画素の画像エリアを処理する装
    置において、２ｒ個のメモリバンクが設けられており、
    各メモリバンクは前記画像エリア内のｍ／２ｒ × ｎ
    個の画素からなるオーバーラップしていない一つのグル
    ープ内の画素の値を格納しており、各々が前記２ｒ個の
    メモリバンクの四つにアクセスすることが可能なｒ個の
    プロセサが設けられており、前記プロセサは前記４個の
    メモリバンクのうちの二つと関連する画素の処理を司ど
    ることを特徴とする装置。
  13. 【請求項１３】 請求項１２において、各プロセサが２
    個の隣のプロセサと関連しており、各隣のプロセサは前
    記ｒ個のプロセサのうちの一つであり、前記四つのメモ
    リバンクが２ｍ／ｒ × ｎ個の画素の隣接する画像エ
    リアと関連しており、前記プロセサが前記２ｍ／ｒ ×
    ｎ個の画素の画像エリアの中間部分と関連している２
    個のメモリバンク内の画素の処理を司どり、前記各隣の
    プロセサは前記２ｍ／ｒ × ｎ画像エリアの各側部上
    の二つのグループのｍ／２ｒ× ｎ画素のうちの一つの
    グループの処理を司どることを特徴とする装置。
  14. 【請求項１４】 ビットストリーム内に埋め込まれてい
    る可変長コードをデコードする装置において、各可変コ
    ードは複数個のコードタイプのうちの一つであり、前記
    ビットストリームから一連のビットを抽出する手段が設
    けられており、各々が一つのコードタイプと関連してお
    り前記一連のビットを受取り前記一連のビットから可変
    長コードをデコードし前記デコードされた可変長コード
    の長さ及びデコードされたデータを供給する複数個の論
    理回路が設けられており、シンタックスステートマシン
    に従ってコードタイプを識別する手段が設けられてお
    り、前記識別されたコードタイプに従って前記デコード
    されたデータから一つのデータを選択する手段が設けら
    れており、前記デコードされた可変コードの長さに等し
    いビット数前記ビットストリームを前進させる手段が設
    けられていることを特徴とする装置。
  15. 【請求項１５】 アキュムレータを使用してｂ＊ｃの式
    を計算する方法において、ｄn-1 ，．．．，ｄ2 ，ｄ
    1 ，ｄ0 のデジッドを有する三進表示法（１，０，−
    １）でｃを表現し、ｂ＊３i の形態を持ったｂの倍数を
    計算し、尚ｉ＝０，１，２，．．．，ｎ−１であり且つ
    ｂの各倍数をレジスタ内に格納し、且つｉ＝０，１，
    ２，．．．，ｎ−１として、各ｉに対して、ｄi ＝１で
    ある場合にｂ＊３i に対応するレジスタの内容、ｄi ＝
    ０である場合に値０、及びｂ＊３i に対応するレジスタ
    の否定された内容を前記アキュムレータへ加算する、上
    記各ステップを有することを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記式がインデ
    ックスモード下でメモリアドレスを計算し、更に、本方
    法が、前記第一レジスタの内容とｂ＊ｃとの和が所定値
    を超えるか否かを表わす信号に従って選択される前記第
    一及び第二レジスタのうちの一つの内容である値を前記
    アキュムレータへ加算するステップを有していることを
    特徴とする方法。
  17. 【請求項１７】 直線的なアドレス空間の状態に組織化
    された４ｎ2 個のワードを収容するメモリにおいてｎ2
    個のワードを読取り及び書込みを行なう方法において、
    カウンタにより発生されたメモリアドレスに従ってメモ
    リ位置内に前記４ｎ2 個のワードのうちの最初のｎ2 個
    のワードを書込み、前記メモリアドレスは初期的にはベ
    ースアドレスであり前記最初のｎ2 個のワードの各々が
    書込まれた後にインクリメントされるものであって、カ
    ウンタにより発生されたメモリアドレスに従って前記４
    ｎ2 個のワードのうちの前記最初のｎ2 個のワードをメ
    モリ位置から読取ると共に同時的に前記４ｎ2 個のワー
    ドのうちの２番目のｎ2個のワードを該メモリ位置に書
    込み、尚前記メモリアドレスは初期的には前記ベースア
    ドレスであり且つ後に、（ａ）前記カウンタ内の内容の
    ４個のビットを１ビットだけ回転させ、（ｂ）前記回転
    された４個のビットを１だけインクリメントさせ、且つ
    （ｃ）前記４個のビットを（ａ）における前記回転と反
    対方向に１ビットだけ回転させることにより得られるも
    のであり、前記カウンタにより発生されるメモリアドレ
    スに従って前記４ｎ2 個のワードのうちの前記２番目の
    ｎ2個のワードをメモリ位置から読取ると共に同時的に
    前記４ｎ2 個のワードのうちの３番目のｎ2 個のワード
    を該メモリ位置へ書込み、尚前記メモリアドレスは初期
    的に前記ベースアドレスであり且つ後に（ａ）前記カウ
    ンタ内の内容のうちの４個のビットを２ビットだけ回転
    させ、（ｂ）前記回転された４個のビットを１だけイン
    クリメントさせ、且つ（ｃ）前記４個のビットを（ａ）
    における前記回転と反対方向に２ビットだけ回転させる
    ことにより得られるものであって、前記カウンタにより
    発生されたメモリアドレスに従って前記４ｎ2 個のワー
    ドのうちの前記３番目のｎ2 個のワードをメモリ位置か
    ら読取ると共に同時的に前記４ｎ2 個のワードのうちの
    ４番目のｎ2 個のワードを該メモリ位置に書込み、尚前
    記メモリアドレスは初期的には前記ベースアドレスであ
    り且つ後に（ａ）前記カウンタ内の内容のうちの４個の
    ビットを３ビットだけ回転させ、（ｂ）前記回転した４
    個のビットを１だけインクリメントし、且つ（ｃ）前記
    ４個のビットを（ａ）における前記回転と反対方向に３
    ビットだけ回転させることにより得られるものであり、
    前記４番目のｎ2 個のワードの各々が書込まれた後にイ
    ンクリメントされるカウンタにより発生されるメモリア
    ドレスに従ってメモリ位置から前記４ｎ2 個のワードの
    うちの前記４番目のｎ2 個のワードを読取り、尚前記メ
    モリアドレスが初期的には前記ベースアドレスであるこ
    とを特徴とする方法。
  18. 【請求項１８】 基準ビデオデータに関してコード化さ
    れた運動ベクトル（ｘ，ｙ）を使用してフレーム間コー
    ド化された現在のビデオデータにおいて運動補償を与え
    る装置において、前記現在のビデオデータを受取る手段
    が設けられており、前記基準ビデオデータを受取る手段
    が設けられており、前記ビデオデータをｘ及びｙ方向に
    おいて再度サンプリングするためのフィルタが設けられ
    ており、前記基準ビデオデータを内挿し且つ前記内挿し
    た基準ビデオデータを前記デコードしたデータと加算す
    るための重み付き加算器が設けられており、前記加算さ
    れたビデオデータを収容する画素メモリが設けられてい
    ることを特徴とする装置。
  19. 【請求項１９】 請求項１８において、前記フィルタ
    が、更に、水平方向において再度サンプリングするため
    の２タップフィルタが設けられており、垂直方向におい
    て再度サンプリングするための３タップフィルタが設け
    られていることを特徴とする装置。
  20. 【請求項２０】 請求項１８において、前記運動ベクト
    ルが第一及び第二部分を有しており、前記第一部分は再
    度サンプリングのために前記フィルタへ供給され、本装
    置は、更に、前記基準データのスクリーン位置と前記運
    動ベクトルの前記第二部分によりオフセットされている
    前記現在のビデオデータのスクリーン位置との和を計算
    する手段が設けられていることを特徴とする装置。
  21. 【請求項２１】 二つの値の双一次内挿を行なう装置に
    おいて、前記内挿はｃ＝ｗ＊ａ＋（（２n-1 ）−ｗ）＊
    ｂの形であり且つｎは整数であって且つ０≦ｗ＜２n-1
    であり、ｗ＝２n-1 である場合に２n −１の値を持った
    ｗ′［０：ｎ−１］であり且つそうでない場合にはｗの
    信号を発生する手段が設けられており、入力データとし
    て前記ａ及びｂの値を持ったマルチプレクサＭ0 が設け
    られており、前記マルチプレクサＭ0 は出力データとし
    てｗ′［０］＝１である場合に入力データａを且つそう
    でない場合には入力データｂを選択し、入力データとし
    て前記ａ及びｂの値を持ったマルチプレクサＭ1 が設け
    られており、前記マルチプレクサＭ1 は出力データとし
    てｗ′［１］＝１である場合には入力データａを且つそ
    うでない場合には入力データｂを選択し、ｎ−２個のマ
    ルチプレクサＭ2，Ｍ3 ，．．．，Ｍn-1 が設けられて
    おり、その各々は入力データとして前記ａ及びｂの値を
    有しており、ｉ＝２，．．．，ｎ−１としてマルチプレ
    クサＭi はｗ′［ｉ］が１である場合に入力データａを
    選択し且つそうでない場合には入力データｂを選択し、
    且つ出力データとしてｉ−１ビットだけシフトされた前
    記選択されたデータを供給し、前記選択されたデータを
    加算する手段が設けられていることを特徴とする装置。
  22. 【請求項２２】 ページモードアクセスが可能なメモリ
    の第一及び第二ページ内に格納されているｎ×ｎマトリ
    クスにおいて列毎に要素を処理する方法において、尚前
    記処理は入力データとして同一列内の２個の隣り合う要
    素を必要とするものであって、前記ｎ×ｎマトリクスを
    列毎に処理し、その際に前記第二ページにおけるアドレ
    スを持った最初の要素において各列で停止し且つ前記第
    一ページ内のアドレスを持った前記列内の最後の要素を
    格納し、前記第二ページ内の前記ｎ×ｎマトリクスの要
    素を列毎に処理し、その際に各列において前記第一要素
    から開始し且つ前記格納した最後の要素を使用する、上
    記各ステップを有することを特徴とする方法。
  23. 【請求項２３】 コード化された圧縮ビデオ信号を脱圧
    縮する方法において、バスを与え、メモリから圧縮ビデ
    オ信号を検索し且つ前記圧縮ビデオ信号を前記バス上へ
    供給する手段を与え、前記バスから受取った圧縮ビデオ
    信号をデコードし且つ前記デコードしたビデオ信号を前
    記バス上へ供給する手段を与え、前記バスから前記デコ
    ードしたビデオ信号を受取り前記デコードしたビデオ信
    号に関して逆離散余弦変換を実施し且つ前記バス上に前
    記変換したビデオ信号を供給する手段を与え、前記バス
    から前記変換したビデオ信号を受取り前記変換したビデ
    オ信号を出力データ信号として供給する手段を与える、
    上記各ステップを有することを特徴とする方法。
  24. 【請求項２４】 請求項２３において、前記メモリ検索
    手段、前記デコード手段、前記変換手段及び前記出力手
    段がプロセサにより制御されることを特徴とする方法。
  25. 【請求項２５】 請求項２４において、前記メモリ検索
    手段、前記デコード手段及び前記変換手段の各々が前記
    プロセサによりアクセスされる制御及びデータレジスタ
    を有していることを特徴とする方法。
  26. 【請求項２６】 請求項２３において、前記メモリ検索
    手段を与えるステップが、前記コード化された圧縮ビデ
    オ信号を外部供給源から受取り且つ前記コード化された
    圧縮ビデオ信号を前記バスへ供給する手段を与え、且つ
    前記コード化された圧縮ビデオ信号を前記バスから受取
    り且つ前記コード化された圧縮ビデオ信号を前記メモリ
    内に格納する手段を与える、上記各ステップを有するこ
    とを特徴とする方法。
  27. 【請求項２７】 請求項２３において、前記コード化さ
    れた圧縮ビデオ信号がフレーム間及びフレーム内の両方
    においてコード化されており、且つ前記デコード手段が
    フレーム間コード化画像を再生するための運動ベクトル
    を与えることを特徴とする方法。
  28. 【請求項２８】 請求項２７において、更に、前記運動
    ベクトルを受取り且つ前記フレーム間コード化画像を再
    生する手段を与えるステップを有することを特徴とする
    方法。
  29. 【請求項２９】 請求項２３において、更に、ホストコ
    ンピュータと通信するためのホストバスを与えるステッ
    プを有することを特徴とする方法。
  30. 【請求項３０】 ｘ及びｙベクトル（ｘ，ｙ）により表
    わされる二次元空間をページ型メモリシステムの直線的
    アドレス空間へマッピングする装置において、ベクトル
    ｘの二進表示を高位ビットｘｈ及び低位ビットｘｌへ分
    割する手段が設けられており、ベクトルｙの二進表示を
    高位ビットｙｈと低位ビットｙｌとに分割する手段が設
    けられており、尚ｘｌ及びｙｌのビットを結合すること
    により表現可能なメモリアドレスの数は前記メモリの１
    ページ未満であり、前記ｘｈ及びｙｈビットから派生さ
    れる高位ビットと前記ｘｌ及びｙｌビットから派生され
    る低位ビットとを持ったアドレスを前記ページ型メモリ
    システムのメモリアドレスとして供給する手段が設けら
    れていることを特徴とする装置。
  31. 【請求項３１】 請求項３０において、前記二次元空間
    がビデオディスプレイ空間であり、且つ前記ｘｌ及びｙ
    ｌビットを組合わせることにより表現可能なアドレスの
    数はビデオデータのマクロブロック内の画素数未満でな
    いことを特徴とする装置。
  32. 【請求項３２】 ｘ及びｙベクトル（ｘ，ｙ）により表
    わされる二次元空間をページ型メモリシステムの直線的
    なアドレス空間へマッピングする装置において、前記ペ
    ージ型メモリシステムはワードで組織化されており、各
    ワードは個別的にアドレス可能な第一及び第二部分を有
    しており、ベクトルｙの二進表示においてビットｙｕを
    指定する手段が設けられており、ベクトルｘの二進表示
    においてビットｘｅを指定する手段が設けられており、
    （ｉ）それぞれ１及び０であるｘｅ及びｙｕの値を持っ
    たベクトル及び０及び１であるｘｅ及びｙｕの値を持っ
    たベクトルを前記第一部分のメモリアドレス内に且つ
    （ｉｉ）両方とも１であるｘｅ及びｙｕの値を持ったベ
    クトル及び両方とも０であるｘｅ及びｙｕの値を持った
    ベクトルを前記第二部分のメモリアドレス内にマッピン
    グする手段が設けられていることを特徴とする装置。
  33. 【請求項３３】 請求項３２において、前記ページ型メ
    モリシステムが第一及び第二モードのうちの一つでアド
    レス可能であり、前記第一モード、前記第一及び前記第
    二部分が前記ｙｕビットにおいてのみ異なるメモリアド
    レスを有しており、且つ前記第二モード、前記第一及び
    第二部分が前記ｘｅビットにおいてのみ異なるメモリア
    ドレスを有していることを特徴とする装置。
  34. 【請求項３４】 ｍ×ｎ個の画素の画像エリアを処理す
    る方法において、２ｒ個のメモリバンクを与え、尚各メ
    モリバンクは前記画像エリア内のｍ／２ｒ× ｎ個の画
    素からなるオーバーラップすることのない一つのグルー
    プ内の画素の値を格納するものであって、各々が前記２
    ｒ個のメモリバンクの四つにアクセスすることが可能な
    ｒ個のプロセサを与え、尚前記プロセサは前記４個のメ
    モリバンクのうちの二つに関連する画素の処理を司ど
    る、上記各ステップを有することを特徴とする方法。
  35. 【請求項３５】 請求項３４において、前記プロセスを
    与えるステップが、更に、各プロセサを二つの隣のプロ
    セサと関連させるステップを有しており、各隣のプロセ
    サは前記ｒ個のプロセサのうちの一つであり、前記４個
    のメモリバンクは２ｍ／ｒ × ｎ個のピクセルからな
    る隣接した画像エリアと関連しており、前記プロセサは
    前記２ｍ／ｒ × ｎ個の画素の画像エリアの中間部分
    と関連した二つのメモリバンク内の画素の処理を司ど
    り、且つ前記隣のプロセサは各々前記２ｍ／ｒ × ｎ
    の画像エリアの各側部におけるｍ／２ｒ × ｎ個の画
    素からなる二つのグループのうちの一つの処理を司どる
    ことを特徴とする方法。
  36. 【請求項３６】 ビットストリーム内に埋め込まれた可
    変長コードをデコードする方法において、尚各可変コー
    ドは複数個のコードタイプのうちの一つであって、前記
    ビットストリームから一連のビットを抽出し、各々が一
    つのコードタイプと関連しており前記一連のビットを受
    取り前記一連のビットから可変長コードをデコードし且
    つ前記デコードされた可変長コードの長さ及びデコード
    されたデータを供給する複数個の論理回路を与え、シン
    タックスステートマシンに従ってコードタイプを識別
    し、前記識別されたコードタイプに従って前記デコード
    したデータから一つのデータを選択し、前記デコードさ
    れた可変コードの長さに等しいビット数前記ビットスト
    リームを前進させる、上記各ステップを有することを特
    徴とする方法。
  37. 【請求項３７】 アキュムレータを使用してａ＋ｂ＊ｃ
    の式を計算する装置において、ｃをｄn-1 ，．．．，ｄ
    2 ，ｄ1 ，ｄ0 のデジッドを持った三進表示法（１，
    ０，−１）で表現する手段が設けられており、ｉ＝０，
    １，２，．．．，ｎ−１としてｂ＊３i の形態を持った
    ｂの倍数を計算し且つｂの各倍数をレジスタ内に格納す
    る手段が設けられており、ｉ＝０，１，２，．．．，ｎ
    −１として各ｉに対して、ｄi ＝１である場合にｂ＊３
    i に対応するレジスタの内容、ｄi ＝０である場合に値
    ０、及びｂ＊３i に対応するレジスタの否定した値を加
    算する手段が設けられていることを特徴とする装置。
  38. 【請求項３８】 請求項３７において、前記式はインデ
    ックスモード下でメモリアドレスを計算し、更に、前記
    第一レジスタの内容とｂ＊ｃの和が所定値を超えるか否
    かを表わす信号に従って選択される第一又は第二レジス
    タのうちの一つの内容である値ａを前記アキュムレータ
    へ加算する手段が設けられていることを特徴とする装
    置。
  39. 【請求項３９】 直線的アドレス空間に組織されている
    ４ｎ2 個のワードを収容するメモリにおいてｎ2 個のワ
    ードの読取り及び書込みを行なう装置において、カウン
    タにより発生されたメモリアドレスに従ってメモリ位置
    内に前記４ｎ2 個のワードのうちの最初のｎ2 個のワー
    ドを書込む手段が設けられており、前記メモリアドレス
    は初期的にはベースアドレスであり前記１番目のｎ2 個
    のワードの各々を書込んだ後にインクリメントされ、カ
    ウンタにより発生されるメモリアドレスに従って前記４
    ｎ2 個のワードのうちの前記１番目のｎ2 個のワードを
    メモリ位置から読取ると共に前記４ｎ2 個のワードのう
    ちの２番目のｎ2 個のワードを該メモリ位置に書込む手
    段が設けられており、前記メモリアドレスは初期的には
    前記ベースアドレスであり且つ後に（ａ）前記カウンタ
    内の内容のうちの４ビットを１ビットだけ回転させ、
    （ｂ）前記回転した４ビットを１だけインクリメントさ
    せ、且つ（ｃ）（ａ）における前記回転と反対方向に１
    ビットだけ前記４個のビットを回転させることにより得
    られ、前記カウンタにより発生されるメモリアドレスに
    従って前記４ｎ2 個のワードのうちの前記２番目のｎ2
    個のワードをメモリ位置に書込むと共に前記４ｎ2 個の
    ワードのうちの３番目のｎ2 個のワードを同時的に該メ
    モリ位置に書込む手段が設けられており、前記メモリア
    ドレスは初期的には前記ベースアドレスであり且つ後に
    （ａ）前記カウンタ内の内容のうちの４個のビットを２
    ビットだけ回転させ、（ｂ）前記回転した４ビットを１
    だけインクリメントし且つ（ｃ）前記４ビットを（ａ）
    における前記回転と反対方向に２ビットだけ回転させる
    ことにより得られ、前記カウンタにより発生されるメモ
    リアドレスに従って前記４ｎ2 個のワードのうちの前記
    ３番目のｎ2 個のワードをメモリ位置から読取ると共に
    前記４ｎ2 個のワードのうちの４番目のｎ2 個のワード
    を該メモリ位置に同時的に書込む手段が設けられてお
    り、前記メモリアドレスは初期的には前記ベースアドレ
    スであり且つ後に（ａ）前記カウンタ内の内容のうちの
    ４ビットを３ビットだけ回転させ、（ｂ）前記回転した
    ４ビットを１だけインクリメントし、且つ（ｃ）前記４
    ビットを（ａ）における前記回転と反対方向に３ビット
    だけ回転させることにより得られ、前記４番目のｎ2 個
    のワードの各々を書込んだ後にインクリメントされるカ
    ウンタにより発生されるメモリアドレスに従って前記４
    ｎ2 個のワードのうちの前記４番目のｎ2個のワードを
    前記メモリ位置から読取る手段が設けられており、前記
    メモリアドレスは初期的には前記ベースアドレスである
    ことを特徴とする装置。
  40. 【請求項４０】 基準ビデオデータに関してコード化さ
    れた運動ベクトル（ｘ，ｙ）を使用してフレーム間コー
    ド化された現在のビデオデータにおいて運動補償を与え
    る方法において、前記現在のビデオデータを受取り、前
    記基準ビデオデータを受取り、ｘ及びｙ方向において前
    記ビデオデータを再度サンプリングするためのフィルタ
    を与え、前記基準ビデオデータを内挿し且つ前記内挿し
    た基準ビデオデータを前記デコードしたデータと加算す
    るための重み付け加算器を与え、前記加算したビデオデ
    ータを収容するための画素メモリを与える、上記各ステ
    ップを有することを特徴とする方法。
  41. 【請求項４１】 請求項４０において、前記フィルタを
    与えるステップが、更に、水平方向において再度サンプ
    リングを行なうための２タップフィルタを与え、且つ垂
    直方向において再度サンプリングを行なうために３タッ
    プフィルタを与える、上記各ステップを有することを特
    徴とする方法。
  42. 【請求項４２】 請求項４０において、前記運動ベクト
    ルが第一及び第二部分を有しており、前記第一部分が再
    度サンプリングを行なうために前記フィルタへ与えられ
    ており、更に、前記基準データのスクリーン位置と前記
    運動ベクトルの前記第二部分によりオフセットされてい
    る前記現在のビデオデータのスクリーン位置との和を計
    算する手段が設けられていることを特徴とする方法。
  43. 【請求項４３】 二つの値の双一次内挿を行なう方法に
    おいて、前記内挿はｃ＝ｗ＊ａ＋（（２n-1 ）−ｗ）＊
    ｂの形態であり且つｎは整数であり且つ０≦ｗ＜２n-1
    であって、ｗ＝２n-1 である場合に２n −１の値を持っ
    たｗ′［０：ｎ−１］及びそうでない場合にはｗの信号
    を発生し、入力データとして前記ａ及びｂの値を持った
    マルチプレクサＭ0 を与え、尚前記マルチプレクサＭ0
    は出力データとしてｗ′［０］＝１である場合に入力デ
    ータａを及びそうでない場合には入力データｂを選択
    し、入力データとして前記ａ及びｂの値を持ったマルチ
    プレクサＭ1 を与え、前記マルチプレクサＭ1 は出力デ
    ータとしてｗ′［１］＝１である場合に入力データａを
    及びそうでない場合には入力データｂを選択し、各々が
    入力データとして前記ａ及びｂの値を持ったｎ−２個の
    マルチプレクサＭ2，Ｍ3 ，．．．，Ｍn-1 を与え、尚
    ｉ＝２，．．．，ｎ−１としてマルチプレクサＭi が
    ｗ′［ｉ］が１である場合に入力データａを選択し且つ
    そうでない場合には入力データｂを選択し且つ出力デー
    タとしてｉ−１ビットだけシフトされた前記選択された
    データを供給し、且つ前記選択したデータを加算する、
    上記各ステップを有することを特徴とする方法。
  44. 【請求項４４】 ページモードアクセスが可能なメモリ
    の第一及び第二ページ内に格納されているｎ×ｎマトリ
    クスにおいて列毎に要素を処理する装置において、前記
    処理は入力データとして同一列内の二つの隣の要素を必
    要としており、前記ｎ×ｎマトリクスを列毎に処理し前
    記第二ページにおけるアドレスを持った第一要素におい
    て各列において停止し且つ前記第一ページ内のアドレス
    を持った最後の要素を格納する手段が設けられており、
    前記第二ページ内の前記ｎ×ｎマトリクスの前記要素を
    列毎に処理し各列において前記第一要素で開始し且つ前
    記格納した最後の要素を使用する手段が設けられている
    ことを特徴とする装置。
  45. 【請求項４５】 クロック信号を使用するダイナミック
    ランダムアクセスメモリにおけるＣＡＳ低及びＣＡＳ高
    時間を充足する装置において、前記クロック信号の上昇
    エッジ及び下降エッジを検知する手段が設けられてお
    り、前記検知手段が前記クロック信号における前記上昇
    エッジを検知する実質的直後に前記ＣＡＳ信号に上昇エ
    ッジ遷移を与え且つ前記検知手段が前記クロック信号に
    おける下降エッジ遷移を検知する場合には実質的な遅延
    の後に前記ＣＡＳ信号に下降エッジ遷移を与える手段が
    設けられていることを特徴とする装置。
  46. 【請求項４６】 請求項４５において、前記ＣＡＳを与
    える手段が、各々が遅延の後に前記クロック信号におけ
    る遷移を表わす信号を供給する複数個の遅延要素と、前
    記遅延要素の一つの出力信号を選択するためのマルチプ
    レクサ手段とを有することを特徴とする装置。
  47. 【請求項４７】 請求項４６において、前記ＣＡＳを与
    える手段が、少なくとも１個のクロック周期の間前記Ｃ
    ＡＳ信号の前記下降エッジ遷移の後に前記ＣＡＳ信号を
    論理低状態に維持することを特徴とする装置。
  48. 【請求項４８】 クロック信号を使用するダイナミック
    ランダムアクセスメモリにおけるＣＡＳ低及びＣＡＳ高
    時間を充足する方法において、前記クロック信号の上昇
    エッジ及び下降エッジを検知し、且つ前記クロック信号
    における前記上昇エッジが検知される実質的に直後に前
    記ＣＡＳ信号内に上昇エッジ遷移を与え且つ前記クロッ
    ク信号内の前記下降エッジ遷移が検知される場合に実質
    的遅延の後に前記ＣＡＳ信号内に下降エッジ遷移を与え
    る、上記各ステップを有することを特徴とする方法。
  49. 【請求項４９】 請求項４８において、前記ＣＡＳ信号
    を与えるステップが、各々が遅延の後に前記クロック信
    号における遷移を表わす信号を供給する複数個の遅延要
    素を与え、且つ前記遅延要素のうちの一つの出力信号を
    選択する上記各ステップを有することを特徴とする方
    法。
  50. 【請求項５０】 請求項４９において、前記ＣＡＳ信号
    を与えるステップが、更に、前記ＣＡＳ信号の前記下降
    エッジ遷移の後少なくとも１クロック期間の間前記ＣＡ
    Ｓ信号を低論理状態に維持するステップを有することを
    特徴とする方法。
  51. 【請求項５１】 ベクトルＸ，Ｙによりアドレス可能な
    二次元ディスプレイ空間をメモリシステムの直線的な物
    理的アドレス空間上へマッピングする方法において、前
    記Ｘベクトルのビットを高位ベクトルＸｈ及び低位ベク
    トルＸｌへ分割し、ｎを整数として整数２n −１により
    前記Ｘｌベクトルを算術的に分割して商及び０と２n −
    ２との間の余りを得、前記ベクトルＸｈのビットと、前
    記ベクトルＹと、前記商と前記余りとを結合して前記ア
    ドレス空間内のアドレスを形成する、上記各ステップを
    有することを特徴とする方法。
  52. 【請求項５２】 請求項５１において、前記結合するス
    テップが、前記Ｙベクトルの大きさをテストし、前記Ｙ
    ベクトルが所定値未満である場合には前記ベクトルＸｈ
    のビットと前記ベクトルＹと前記商と前記余りとを結合
    して前記アドレス空間内のアドレスを形成し、且つ前記
    Ｙベクトルが前記所定値未満でない場合には以下のステ
    ップを実施し、即ち前記ベクトルＹのビットを高位ベク
    トルＹｈと低位ベクトルＹｌとに分割し、尚前記ベクト
    ルＹｈは前記ベクトルＸｌと同一のビット数であり、且
    つ前記ベクトルＹｌと前記ベクトルＸｈと前記商と前記
    余りと前記値２n −１のビットを結合して前記アドレス
    空間内のアドレスを形成する、 上記各ステップを有することを特徴とする方法。
  53. 【請求項５３】 ベクトルＸ，Ｙによりアドレス可能な
    二次元ディスプレイ空間をメモリシステムの直線的な物
    理的アドレス空間上へマッピングする装置において、前
    記Ｘベクトルのビットを高位ベクトルＸｈと低位ベクト
    ルＸｌとに分割する手段が設けられており、ｎを整数と
    して商と０及び２n −２との間の余りを得るために前記
    Ｘｌベクトルを整数２n −１だけ算術的に割算する手段
    が設けられており、前記アドレス空間内のアドレスを形
    成するために前記ベクトルＸｈと前記ベクトルＹと前記
    商と前記余りのビットを結合する手段が設けられている
    ことを特徴とする装置。
  54. 【請求項５４】 請求項５３において、前記結合する手
    段が、前記Ｙベクトルの大きさをテストする手段と、前
    記Ｙベクトルが所定値未満である場合に前記アドレス空
    間内のアドレスを形成するために前記ベクトルＸｈと前
    記ベクトルＹと前記商と前記余りのビットを結合する手
    段と、前記Ｙベクトルが前記所定値未満でない場合に前
    記ベクトルＹｈが前記ベクトルＸｌと同一のビット数で
    あり前記ベクトルＹのビットを高位ベクトルＹｈと低位
    ベクトルＹｌとに分割する手段と、前記アドレス空間内
    のアドレスを形成するために前記ベクトルＹｌと前記ベ
    クトルＸｈと前記商と前記余りと前記値２n −１のビッ
    トを結合させる手段とを有することを特徴とする装置。
  55. 【請求項５５】 オフチップのダイナミックランダムア
    クセスメモリ（ＤＲＡＭ）からデータを受取る集積回路
    チップにおいて、前記ＤＲＡＭは入力端子上をＣＡＳ信
    号を受取り、前記ＤＲＡＭからのデータの到着を正確に
    計時する方法において、論理状態遷移を検知する手段を
    与え、前記検知手段に接続された入力ピンを与え、前記
    入力ピンを前記ＤＲＡＭの前記ＣＡＳ信号端子と接続
    し、前記ＣＡＳ信号上での論理状態遷移を検知し、前記
    論理状態遷移を検知した後所定の時間において前記デー
    タを受取る、上記各ステップを有することを特徴とする
    方法。
  56. 【請求項５６】 オフチップのダイナミックランダムア
    クメモリ（ＤＲＡＭ）からデータを受取る装置におい
    て、前記ＤＲＡＭは入力端子においてＣＡＳ信号を受取
    り、論理状態遷移を検知する手段が設けられており、前
    記検知手段及び前記ＤＲＡＭの前記ＣＡＳ信号端子へ接
    続して入力ピンが設けられており、且つ前記論理状態遷
    移を検知した後所定時間において前記データを受取る手
    段が設けられていることを特徴とする装置。
  57. 【請求項５７】 請求項１２において、前記ｒ個のプロ
    セサの各々がロックステップで前記隣接する画像エリア
    を処理することを特徴とする装置。
  58. 【請求項５８】 請求項５７において、各隣接する画像
    エリアが同数の固定寸法画像エリアに分割されており、
    各プロセサは、更に、前記固定寸法のエリアの各々へア
    クセスするために必要とされる時間が実質的に一定であ
    ることを確保する手段を有することを特徴とする装置。
  59. 【請求項５９】 請求項３４において、更に、前記ｒ個
    のプロセサの各々がロックステップで前記隣接する画像
    エリアを処理することを確保するステップを有すること
    を特徴とする方法。
  60. 【請求項６０】 請求項５９において、各隣接する画像
    エリアは同数の固定寸法画像エリアへ分割されており、
    更に、前記固定寸法エリアの各々へアクセスするために
    必要とされる時間が実質的に一定であることを確保する
    ステップを有することを特徴とする方法。
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