JPH07123428A - Digital convergence corrector and image display device provided with the same - Google Patents
Digital convergence corrector and image display device provided with the sameInfo
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- JPH07123428A JPH07123428A JP26692393A JP26692393A JPH07123428A JP H07123428 A JPH07123428 A JP H07123428A JP 26692393 A JP26692393 A JP 26692393A JP 26692393 A JP26692393 A JP 26692393A JP H07123428 A JPH07123428 A JP H07123428A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、CRT(陰極線管)を
使用したカラーテレビ受像機やディスプレイ端末等にお
ける画像表示装置において、コンバーゼンス補正のため
に用いられているディジタルコンバーゼンス補正装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital convergence correction device used for convergence correction in an image display device such as a color television receiver or a display terminal using a CRT (cathode ray tube). .
【0002】[0002]
【従来の技術】ディジタルコンバーゼンス補正装置は、
表示画面位置に応じて予めメモリー内に格納しておいた
補正データを順次読み出し、それを使ってコンバーゼン
ス補正を行う装置であり、個々の補正データを、表示画
面の各位置に適したものにすることで、精度の良いコン
バーゼンス補正が可能である。2. Description of the Related Art A digital convergence correction device is
It is a device that sequentially reads the correction data stored in the memory beforehand according to the display screen position and uses it to perform convergence correction, and makes each correction data suitable for each position on the display screen. Therefore, it is possible to perform the convergence correction with high accuracy.
【0003】通常画面再生時において、例えばNTSC
方式によるテレビジョン信号では、1画面を構成する1
フィールドの走査線数は262.5本であり、そのうち
実際に目に見える画面表示領域に使用されるのは約24
0本程度である。残りの22.5本程度は、画面の上領
域や下領域にあって、表示には寄与しない走査線であ
る。During normal screen reproduction, for example, NTSC
In the television signal according to the method, one screen is composed of 1
The number of scanning lines in the field is 262.5, of which about 24 are actually used for the visible screen display area.
It is about 0. The remaining 22.5 lines are scanning lines that do not contribute to the display in the upper and lower areas of the screen.
【0004】コンバーゼンス補正データを格納している
メモリーの垂直メモリアドレスが8ビットであるとする
と、8ビットで表現できるアドレス数は最大256であ
るから、256本の走査線数までしか対応できないこと
になる。1フィールドの走査線数262.5本との差で
ある6.5本については、アドレス指定ができないこと
からコンバーゼンス補正データの読み出しができず、忠
実なコンバーゼンス補正ができない。この6.5本の走
査線の存在する領域は、目に見える画面表示領域の外に
ある画面外領域であるが、ここでのコンバーゼンス補正
が著しく不適切であると、この本来画面外領域にある筈
の走査線が歪んで画面表示領域に現れてしまい画質を損
なうことがある。If the vertical memory address of the memory that stores the convergence correction data is 8 bits, the maximum number of addresses that can be represented by 8 bits is 256, so that only 256 scanning lines can be supported. Become. For 6.5 lines, which is a difference from the number of scanning lines in one field of 262.5, the convergence correction data cannot be read because addressing cannot be performed, so that faithful convergence correction cannot be performed. The area where these 6.5 scanning lines are present is an off-screen area outside the visible screen display area. However, if the convergence correction here is extremely inappropriate, this original off-screen area will be displayed. A certain scanning line may be distorted and appear in the screen display area, thus deteriorating the image quality.
【0005】特に、VTR等の特殊再生時には走査線数
が増加し、表示領域の走査線でさえ対応するアドレス数
が不足し、それぞれの走査線に対応した補正データを読
み出せないところから、忠実なコンバーゼンス補正がで
きなくなる恐れがある。この問題を解決する最も簡単な
方法は、垂直メモリアドレスを9ビットにして、表現で
きるアドレス数を充分に増加させることである。In particular, during special reproduction of a VTR or the like, the number of scanning lines increases, the number of addresses corresponding to even scanning lines in the display area is insufficient, and the correction data corresponding to each scanning line cannot be read. There is a risk that it will not be possible to perform proper convergence correction. The simplest way to solve this problem is to make the vertical memory address 9 bits and increase the number of addresses that can be expressed sufficiently.
【0006】しかしながら、この方法によっては、2倍
のメモリ容量が必要となり、これによるコスト増大は避
けられない。そこで、この問題に対し、メモリー容量を
増加させずに対応した従来例を挙げると、例えば特開平
1−192289号公報に記載の技術を挙げることがで
きる。However, this method requires double the memory capacity, which inevitably increases the cost. Then, as a conventional example which copes with this problem without increasing the memory capacity, for example, a technique described in JP-A-1-192289 can be cited.
【0007】[0007]
【発明が解決しようとする課題】上記特開平1−192
289号公報に記載の技術では、表示画面上で垂直走査
方向に沿った第2のアドレス作成手段が、コンバーゼン
ス補正データ読み出しのための最終アドレスを出力した
後、次にリセットして垂直走査方向に沿った最初のアド
レスを出力するに至るまでの間(即ち、目に見えない画
面外領域を走査している間)その最終アドレスを出力し
続ける方式を採っている。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the technique described in Japanese Patent No. 289, after the second address creating means along the vertical scanning direction on the display screen outputs the final address for reading the convergence correction data, the second address creating means resets it in the vertical scanning direction. The method continues to output the final address until the first address along the line is output (that is, while scanning the invisible area outside the screen).
【0008】この方式によれば、表示画面の下部領域に
おいて、メモリ容量が足りないことからアドレス数が不
足して各走査線対応のコンバーゼンス補正データをメモ
リから読み出せなくても、第2のアドレス作成手段が出
力する最終アドレスにより読み出した補正データで代替
えしているので、その最終アドレスは下部領域に隣接し
ているところから、最適値に近い補正データを用いてい
ることになり、本来画面外領域にある筈の走査線が歪ん
で画面表示領域に現れて画質を損なうなどのことは起き
ない。According to this method, in the lower area of the display screen, even if the convergence correction data corresponding to each scanning line cannot be read out from the memory because the number of addresses is insufficient due to insufficient memory capacity, the second address Since the correction data read out by the final address output by the creating means is substituted, the final address is adjacent to the lower area, so the correction data close to the optimum value is used. There is no possibility that the scanning line that should be in the area is distorted and appears in the screen display area and the image quality is deteriorated.
【0009】しかし、表示画面の下部領域において、だ
けでなく、表示画面の上部領域においても、第2のアド
レス作成手段がリセットして垂直走査方向に沿った最初
のアドレスを出力するに至るまでの間は、その最終アド
レスにより読み出した補正データを用いることになるの
で、本来(上部の)画面外領域にある筈の走査線が歪ん
で画面表示領域に現れてしまい、画質を損なうことが起
こり得る。第2のアドレス作成手段が出力する最終アド
レスにより読み出した補正データで代替えしていると、
表示画面の下部領域においては画質を損なうことは有り
得ないが、表示画面の上部領域では画質を損なうことは
有り得るという理由について、以下、図3を参照して説
明する。However, not only in the lower area of the display screen, but also in the upper area of the display screen, the second address creating means resets and outputs the first address in the vertical scanning direction. Since the correction data read out by the final address is used during the interval, the scanning line that should originally be in the off-screen area (upper part) is distorted and appears in the screen display area, which may impair the image quality. . When the correction data read by the final address output by the second address creating means is substituted,
The reason why the image quality cannot be impaired in the lower area of the display screen but the image quality can be impaired in the upper area of the display screen will be described below with reference to FIG.
【0010】図3は、表示画面におけるコンバーゼンス
補正前後のラスタ形状を表す説明図である。同図におい
て、Wは表示画面を、Uはコンバーゼンス補正前のラス
タ形状を、Vはコンバーゼンス補正後のラスタ形状を、
SPは表示に寄与しない、目に見えない領域を、それぞ
れ表す。FIG. 3 is an explanatory view showing the raster shapes before and after the convergence correction on the display screen. In the figure, W is the display screen, U is the raster shape before convergence correction, and V is the raster shape after convergence correction.
Each SP represents an invisible area that does not contribute to the display.
【0011】表示画面下部では、コンバーゼンス補正前
のラスタ形状Uは、上に凸の形状の走査線(ラスタ)と
なっているが、これをコンバーゼンス補正により直線に
なるように補正して、補正後のラスタ形状Vを得てい
る。即ち、表示画面下部におけるコンバーゼンス補正デ
ータは、上に凸の形状の走査線を直線状の走査線に補正
するデータである。In the lower part of the display screen, the raster shape U before the convergence correction is a scanning line (raster) having an upward convex shape, but this is corrected by the convergence correction so that it becomes a straight line, and after the correction. The raster shape V is obtained. That is, the convergence correction data in the lower part of the display screen is data for correcting the scanning line having the upward convex shape into the linear scanning line.
【0012】一方、表示画面上部では、コンバーゼンス
補正前のラスタ形状Uは、下に凸の形状の走査線(ラス
タ)となっているが、これをコンバーゼンス補正により
直線になるように補正して、補正後のラスタ形状Vを得
ている。即ち、表示画面上部におけるコンバーゼンス補
正データは、下に凸の形状の走査線を直線状の走査線に
補正するデータである。換言すれば、表示画面下部と表
示画面上部では、そこに用いるコンバーゼンス補正デー
タの補正傾向は、互いに逆の傾向(表示画面下部では上
から下へ、表示画面上部では下から上へ、という傾向)
になっているということである。On the other hand, in the upper part of the display screen, the raster shape U before the convergence correction is a scanning line (raster) having a downward convex shape, which is corrected by the convergence correction to be a straight line. The raster shape V after correction is obtained. That is, the convergence correction data in the upper part of the display screen is data for correcting the scanning line having a downward convex shape into a linear scanning line. In other words, in the lower part of the display screen and the upper part of the display screen, the correction tendencies of the convergence correction data used there are opposite to each other (the tendency is from top to bottom at the bottom of the display screen and from bottom to top at the top of the display screen).
It means that
【0013】従って、表示画面下部の目に見えない領域
SPにおいて、表示画面下部におけるコンバーゼンス補
正データを適用しても、それは上に凸の形状の走査線を
直線状の走査線に補正するデータ(上から下へ補正する
傾向)であるから、走査線が歪んで目に見える領域に現
れる恐れはない。しかし、表示画面上部の目に見えない
領域SPにおいて、表示画面下部におけるコンバーゼン
ス補正データを適用すると、それは上に凸の形状の走査
線を直線状の走査線に補正するデータ(上から下へ補正
する傾向)であるから、それでなくても表示画面上部で
は、走査線は下に凸の形状をもっているので、益々垂れ
下がる形状となって、つまり走査線が益々下側に歪んで
目に見える領域に現れてしまうことが起こり得る。Therefore, even if the convergence correction data in the lower part of the display screen is applied to the invisible area SP in the lower part of the display screen, the data is used to correct the scanning line having the upward convex shape into the linear scanning line ( Since there is a tendency of correction from top to bottom, there is no risk that the scan line will be distorted and appear in the visible area. However, when the convergence correction data in the lower part of the display screen is applied to the invisible area SP in the upper part of the display screen, it is data for correcting the scanning line having the upward convex shape into the linear scanning line (correction from top to bottom). However, even if it is not, the scanning line has a convex shape downward in the upper part of the display screen, so that it becomes more and more sagging, that is, the scanning line becomes more and more distorted downward and becomes visible. It can happen that it appears.
【0014】以上のようにして、上記特開平1−192
289号公報に記載の如き従来のディジタルコンバーゼ
ンス補正装置では、本来、上部画面外領域にある筈の走
査線が歪んで画面表示領域に現れてしまい、画質を損な
うことが起こり得るという問題があった。As described above, the above-mentioned JP-A-1-192 is used.
In the conventional digital convergence correction device as described in Japanese Patent No. 289, there is a problem in that the scanning line originally supposed to be in the outer area of the upper screen is distorted and appears in the screen display area, which may impair the image quality. .
【0015】本発明の目的は、上述の如き従来技術の問
題点を克服し、VTR等の特殊再生時に現れる走査線数
の多少の増減などにもかかわりなく、画面上部、下部の
両方において、表示画像の品質を損ねる恐れがなく、そ
れでいてメモリ容量も必要最小限ですむようなディジタ
ルコンバーゼンス補正装置と、それを備えた画像表示装
置を提供することにある。The object of the present invention is to overcome the problems of the prior art as described above, and to display on both the upper and lower portions of the screen regardless of the number of scanning lines appearing during special reproduction such as VTR. An object of the present invention is to provide a digital convergence correction device that does not impair the quality of an image and yet requires a minimum memory capacity, and an image display device including the same.
【0016】[0016]
【課題を解決するための手段】上記課題解決のため、本
発明では、コンバーゼンス補正データを記憶するメモリ
に対する読み出しアドレスを発生する行アドレスカウン
タ(第2のアドレス作成手段)において、最大行アドレ
ス(最終アドレス)に達してカウントを停止した後、そ
の停止期間を終了してカウントを開始するタイミング
と、行アドレスカウンタをリセットさせて最小行アドレ
ス(最初のアドレス)を発生させるタイミングとを、独
立に設定できるようにした。In order to solve the above problems, according to the present invention, in a row address counter (second address creating means) for generating a read address for a memory for storing convergence correction data, a maximum row address (final address) Address) and stop counting, then start the count after stopping the stop period and the timing to reset the row address counter and generate the minimum row address (first address) independently. I made it possible.
【0017】つまり行アドレスカウンタは、最大行アド
レス(最終アドレス)に達したらカウントを停止し、そ
れ以後、その最終アドレスを出力し続けるが、走査線の
走査が画面下部から上部に移ると、そのタイミングで行
アドレスカウンタはリセットして最初のアドレスを発生
するが、カウントは開始せず、従って最初のアドレスを
出力し続け、その後、画面表示領域に走査線の走査が進
むと、そのタイミングでカウントを開始し、以後順次に
アドレスを発生するようにした。That is, the row address counter stops counting when it reaches the maximum row address (final address) and continues to output the final address thereafter, but when the scanning of the scanning line shifts from the lower part of the screen to the upper part, The row address counter resets and generates the first address at the timing, but the count does not start, so the first address continues to be output, and then, when the scanning line advances to the screen display area, the count starts at that timing. Then, the address is sequentially generated thereafter.
【0018】[0018]
【作用】走査線数がメモリ行アドレスよりも多い場合、
行アドレスカウンタは最大行アドレス(最終アドレス)
でカウントを停止し、その結果、画面下部及びその近傍
では、最大行アドレスの補正データが継続して読み出さ
れる。また、画面上部及びその近傍では、行アドレスカ
ウンタをリセットすると共に引き続き一定期間アドレス
カウントを停止することで、最小行アドレス(最初のア
ドレス)の補正データが連続して読み出される。When the number of scanning lines is larger than the memory row address,
Row address counter is maximum row address (final address)
The counting is stopped at, and as a result, the correction data of the maximum row address is continuously read at the lower part of the screen and its vicinity. Further, in the upper part of the screen and in the vicinity thereof, the row address counter is reset and the address counting is continuously stopped for a certain period, so that the correction data of the minimum row address (first address) is continuously read.
【0019】従って、画面下部のコンバーゼンス補正デ
ータが画面上部で読み出されることがなく、画面の表示
領域外において、常に最適値に近い補正データが読み出
されることになる。そのため、必要最小限のメモリ容量
でも、画面上部の表示領域外の走査線が表示領域に現れ
て、表示画像の品質を損ねることがない。Therefore, the convergence correction data at the bottom of the screen is not read out at the top of the screen, and the correction data close to the optimum value is always read out of the display area of the screen. Therefore, even with the minimum required memory capacity, the scanning lines outside the display area in the upper part of the screen do not appear in the display area and the quality of the displayed image is not impaired.
【0020】[0020]
【実施例】図1は、本発明の第1の実施例の要部とし
て、アドレス発生回路と、コンバーゼンス補正データを
記憶するメモリと、を示したブロック図である。図2は
本発明の第1の実施例の全体構成を示したブロック図で
ある。以下、これら2つの図を参照して本発明の実施例
を説明する。1 is a block diagram showing an address generating circuit and a memory for storing convergence correction data, which is a main part of a first embodiment of the present invention. FIG. 2 is a block diagram showing the overall configuration of the first embodiment of the present invention. An embodiment of the present invention will be described below with reference to these two drawings.
【0021】図2中、14はCPUであり、ディジタル
コンバーゼンス補正装置全体の制御を行う。15はアド
レス発生回路であり、メモリ1に画面走査に同期して読
み出しアドレスを供給する。1はメモリであり、コンバ
ーゼンス補正データを記憶する。17はD/Aコンバー
タであり、メモリ1から読み出したディジタルデータを
アナログ電圧に変換する。In FIG. 2, reference numeral 14 is a CPU, which controls the entire digital convergence correction apparatus. An address generation circuit 15 supplies a read address to the memory 1 in synchronization with screen scanning. Reference numeral 1 denotes a memory, which stores convergence correction data. A D / A converter 17 converts digital data read from the memory 1 into an analog voltage.
【0022】18はLPF(Low Pass Filter)であ
り、D/Aコンバータ17の出力に含まれる高周波成分
を除去し滑らかな波形にする。25はCY(Convergenc
e Yoke)であり、該CY25のコイルに電流を流し磁界
を発生させることでCRT23の電子ビームの軌道を曲
げコンバーゼンス補正を行う。19はCYアンプであ
り、LPF18の出力電圧を電流に変換してCY25を
駆動する。23はCRT(Cathod Ray Tube)であり、
電気信号を画像に変換する。Reference numeral 18 denotes an LPF (Low Pass Filter), which removes high frequency components contained in the output of the D / A converter 17 to form a smooth waveform. 25 is CY (Convergenc
e Yoke), and a current is passed through the coil of the CY 25 to generate a magnetic field, thereby bending the trajectory of the electron beam of the CRT 23 and performing convergence correction. A CY amplifier 19 converts the output voltage of the LPF 18 into a current and drives the CY 25. 23 is a CRT (Cathod Ray Tube),
Converts electrical signals into images.
【0023】20は高圧発生回路であり、CRT23の
電子ビームの加速に必要な回路である。24はDY(De
flection Yoke、偏向ヨーク)であり、該DYのコイル
に偏向電流を流し、偏向磁界を発生させることで、CR
T23の電子ビームの軌道を曲げ走査を行う。21は偏
向回路であり、DY24を駆動し、必要な偏向電流を流
す。22はビデオ回路であり、CRT23のカソードを
駆動するビデオ信号を供給する。Reference numeral 20 is a high voltage generating circuit, which is a circuit necessary for accelerating the electron beam of the CRT 23. 24 is DY (De
a deflection yoke, and by applying a deflection current to the DY coil to generate a deflection magnetic field, CR
The trajectory of the electron beam at T23 is bent and scanning is performed. Reference numeral 21 is a deflection circuit, which drives the DY 24 and supplies a necessary deflection current. A video circuit 22 supplies a video signal for driving the cathode of the CRT 23.
【0024】12は水平方向のコンバーゼンス補正を行
う水平コンバーゼンス補正ユニットであり、13は垂直
方向のコンバーゼンス補正を行う垂直コンバーゼンス補
正ユニットを表す。水平コンバーゼンス補正ユニット1
2と垂直コンバーゼンス補正ユニット13は、基本的に
同一構成である。通常使用時は、アドレス発生回路15
からのアドレスに応じてメモリ1の補正データを読み出
し、コンバーゼンス補正を行う。本発明は、かかる構成
の内、特にアドレス発生回路15の回路構成に特徴があ
るわけである。以下、図1を参照して、このアドレス発
生回路15の詳細を説明する。Reference numeral 12 is a horizontal convergence correction unit for performing horizontal convergence correction, and 13 is a vertical convergence correction unit for performing vertical convergence correction. Horizontal convergence correction unit 1
2 and the vertical convergence correction unit 13 have basically the same configuration. During normal use, the address generation circuit 15
The correction data of the memory 1 is read out according to the address from, and the convergence correction is performed. The present invention is particularly characterized by the circuit configuration of the address generation circuit 15 among the above configurations. Details of the address generation circuit 15 will be described below with reference to FIG.
【0025】図1中、1はコンバーゼンス補正データを
記憶するメモリで、水平m本、垂直n本のアドレス線を
有する。2は行アドレスカウンタ、3は列アドレスカウ
ンタであり、それぞれクロック入力端子Cに入力される
クロックでカウント動作を行い、リセット入力Rに入力
されるリセット信号でリセットされる。また、行アドレ
スカウンタ2の入力端子Eは、カウントイネーブル端子
であり、カウント動作の制御用である。In FIG. 1, reference numeral 1 denotes a memory for storing convergence correction data, which has m horizontal and n vertical address lines. Reference numeral 2 is a row address counter, and 3 is a column address counter, each of which performs a counting operation by a clock input to a clock input terminal C and is reset by a reset signal input to a reset input R. The input terminal E of the row address counter 2 is a count enable terminal and is used for controlling the count operation.
【0026】4はカウンタ停止回路、7はカウンタリセ
ット信号作成回路、6は入力ビデオ信号、9は周波数逓
倍回路である。カウンタリセット信号作成回路7は、入
力ビデオ信号から行アドレスカウンタ2、列アドレスカ
ウンタ3用のリセット信号700,701をそれぞれ作
成する回路である。基本的に、リセット信号700は入
力ビデオ信号に含まれる垂直同期信号またはそれに同期
した信号であり、リセット信号701は、入力ビデオ信
号に含まれる水平同期信号、またはそれに同期した信号
である。周波数逓倍回路9は、リセット信号701を逓
倍し、所望の周波数のクロックを発生させる。また、水
平リセット信号701は、行アドレスカウンタ2の行ア
ドレスカウント用のクロックとしても使用する。Reference numeral 4 is a counter stop circuit, 7 is a counter reset signal generating circuit, 6 is an input video signal, and 9 is a frequency multiplication circuit. The counter reset signal creation circuit 7 is a circuit that creates reset signals 700 and 701 for the row address counter 2 and the column address counter 3, respectively, from the input video signal. Basically, the reset signal 700 is a vertical synchronizing signal included in the input video signal or a signal synchronized therewith, and the reset signal 701 is a horizontal synchronizing signal included in the input video signal or a signal synchronized therewith. The frequency multiplication circuit 9 multiplies the reset signal 701 to generate a clock having a desired frequency. The horizontal reset signal 701 is also used as a clock for counting the row address of the row address counter 2.
【0027】カウンタ停止回路4は、行アドレスカウン
タ2が最終行アドレスを送出したことをルート1で検出
すると、行アドレスカウンタ2の動作を、ルート2でカ
ウントイネーブル端子Eを制御することで、停止させ
る。その後、入力ビデオ信号6から検出された垂直同期
信号が、リセット信号作成回路7から、垂直リセット信
号700として送出されてくると、カウンタ停止回路4
は、これを受けるが、それから一定時間経過後に(つま
り一定の遅延を経た後に)ルート2でカウントイネーブ
ル端子Eを制御することで、行アドレスカウンタ2のカ
ウント動作を再開させる。The counter stop circuit 4 stops the operation of the row address counter 2 by controlling the count enable terminal E by the route 2 when it detects that the row address counter 2 has sent out the last row address by the route 1. Let After that, when the vertical synchronizing signal detected from the input video signal 6 is sent from the reset signal generating circuit 7 as the vertical reset signal 700, the counter stop circuit 4
Receives this, but controls the count enable terminal E by the route 2 after a lapse of a certain time (that is, after a certain delay) to restart the counting operation of the row address counter 2.
【0028】但し、行アドレスカウンタ2では、入力ビ
デオ信号6から検出された垂直同期信号が、リセット信
号作成回路7から、垂直リセット信号700として送出
されてくるのをリセット端子Rに受信したタイミング
で、リセットされてその発生するアドレス内容は、それ
までの最終行アドレスから先頭行アドレスへと変化す
る。However, in the row address counter 2, the vertical synchronizing signal detected from the input video signal 6 is sent from the reset signal generating circuit 7 as the vertical reset signal 700 at the timing when it is received at the reset terminal R. The contents of the address generated by the reset are changed from the last line address to the first line address.
【0029】しかし発生するアドレスが最終行アドレス
から先頭行アドレスへと変化したというだけで、クロッ
クのカウントは開始しないので、しばらくそのまま先頭
行アドレスを出力する状態が続く。しばらくして、カウ
ンタ停止回路4がルート2でカウントイネーブル端子E
を制御してくると初めて、行アドレスカウンタ2はカウ
ント動作を再開し、以後順次アドレスを発生する。However, the count of the clock is not started just because the generated address is changed from the last line address to the first line address, and therefore the state of outputting the first line address continues for a while. After a while, the counter stop circuit 4 uses the route 2 to enable the count enable terminal E.
For the first time, the row address counter 2 restarts the counting operation, and thereafter sequentially generates addresses.
【0030】従って、垂直走査線数が先頭アドレスから
最終行アドレスまでの全アドレス数を越える場合、行ア
ドレスカウンタ2の発生するアドレス値が最終行アドレ
スに達すると、行アドレスカウンタ2は、最終行アドレ
ス送出後、垂直リセット信号700が入力されるまで最
終行アドレスを送出し続け、垂直リセット信号700が
入力された後、一定時間は、最終行アドレスに代えて先
頭行アドレスを送出し続け、その後、カウント動作を開
始して、走査線毎にカウントアップし、走査線位置に応
じた行アドレスを発生することになる。Therefore, when the number of vertical scanning lines exceeds the total number of addresses from the first address to the last row address, when the address value generated by the row address counter 2 reaches the last row address, the row address counter 2 causes the last row address to be detected. After the address is transmitted, the last row address is continuously transmitted until the vertical reset signal 700 is input, and after the vertical reset signal 700 is input, the first row address is continuously transmitted instead of the last row address for a certain period of time, and thereafter. , The counting operation is started, counting up is performed for each scanning line, and a row address corresponding to the scanning line position is generated.
【0031】以上述べた行アドレスカウンタ2の動作
を、図3に示す表示画面の垂直方向走査に即して説明す
れば次の如くである。垂直走査線数が先頭アドレス(ラ
スタ形状Vの上端)から最終行アドレス(ラスタ形状V
の下端)までの全アドレス数を越える場合、行アドレス
カウンタ2の発生するアドレス値が最終行アドレス(ラ
スタ形状Vの下端)に達すると、行アドレスカウンタ2
は、最終行アドレス送出後、垂直リセット信号700が
入力されるまで(下部のSP領域の間)最終行アドレス
を送出し続け、垂直リセット信号700が入力された
後、一定時間(上部のSP領域の間)は、最終行アドレ
スに代えて先頭行アドレス(ラスタ形状Vの上端)を送
出し続け、その後(ラスタ形状Vの上端において)、カ
ウント動作を開始して、走査線毎にカウントアップし、
走査線位置に応じた行アドレスを発生する。The operation of the row address counter 2 described above will be described below in accordance with the vertical scanning of the display screen shown in FIG. The number of vertical scanning lines changes from the top address (upper end of raster shape V) to the last row address (raster shape V
If the address value generated by the row address counter 2 reaches the final row address (the lower edge of the raster shape V) when the total number of addresses up to the lower edge of the raster shape V is exceeded, the row address counter 2
Continues to send the last row address after sending the last row address until the vertical reset signal 700 is input (during the lower SP area), and after the vertical reset signal 700 is input, for a certain period of time (upper SP area). During the period), the first row address (the upper end of the raster shape V) is continuously transmitted instead of the final row address, and thereafter (at the upper end of the raster shape V), the counting operation is started to count up for each scanning line. ,
A row address corresponding to the scan line position is generated.
【0032】一方、垂直走査線数が先頭アドレスから最
終行アドレスまでの全アドレス数に満たない場合には、
行アドレスカウンタ2のアドレス値が最終行アドレスに
達する前に垂直リセット信号が入力されるため、画面下
部で行アドレスカウンタ2のカウント動作は停止するこ
とがなく、垂直リセット信号700の入力後、一定期間
(上部のSP領域の間)のみカウンタ動作を停止し、先
頭行アドレスを送出し続け、その後(ラスタ形状Vの上
端において)、カウント動作を開始して、走査線毎にカ
ウントアップし、走査線位置に応じた行アドレスを発生
することになる。On the other hand, if the number of vertical scanning lines is less than the total number of addresses from the first address to the last row address,
Since the vertical reset signal is input before the address value of the row address counter 2 reaches the final row address, the counting operation of the row address counter 2 does not stop at the lower part of the screen, and after the vertical reset signal 700 is input, it remains constant. The counter operation is stopped only during the period (in the upper SP area), the first row address is continuously transmitted, and thereafter (at the upper end of the raster shape V), the counting operation is started to count up every scanning line and scan. A row address corresponding to the line position will be generated.
【0033】次に図4は、図1におけるカウンタリセッ
ト信号作成回路7の第1の具体例を表すブロック図であ
る。図4から分かるように、カウンタリセット信号作成
回路7では、同期分離回路71によってビデオ信号6か
ら垂直同期信号と水平同期信号を取り出し、波形整形回
路78,79を介して、それぞれリセット信号700,
701として出力している。Next, FIG. 4 is a block diagram showing a first specific example of the counter reset signal generating circuit 7 in FIG. As can be seen from FIG. 4, in the counter reset signal generation circuit 7, the sync separation circuit 71 extracts the vertical synchronization signal and the horizontal synchronization signal from the video signal 6, and the reset signals 700,
It is output as 701.
【0034】図5は、図1におけるカウンタリセット信
号作成回路7の第2の具体例を表すブロック図である。
図5において、71は同期分離回路、72,74それぞ
れ波形整形回路、73はAFC(Automatic Frequency
Control)回路、21は偏向回路である。FIG. 5 is a block diagram showing a second specific example of the counter reset signal generating circuit 7 in FIG.
In FIG. 5, 71 is a sync separation circuit, 72 and 74 are waveform shaping circuits respectively, and 73 is an AFC (Automatic Frequency).
Control) circuit, and 21 is a deflection circuit.
【0035】同期分離回路71の出力である水平同期信
号を直接水平リセット信号701として使用するのでは
なく、AFC回路73によって水平同期信号に同期し、
走査に忠実に対応した水平リセット信号701を作成し
ている。同期信号を直接使用する方式に比べ、安定した
水平リセット信号701を得ることができる。The horizontal sync signal output from the sync separation circuit 71 is not directly used as the horizontal reset signal 701, but is synchronized with the horizontal sync signal by the AFC circuit 73.
A horizontal reset signal 701 that faithfully corresponds to scanning is created. It is possible to obtain a stable horizontal reset signal 701 as compared with the method of directly using the synchronization signal.
【0036】図6は、図1における周波数逓倍回路9の
具体例を表すブロック図である。75は分周回路、76
は位相比較器、77はVCO(Voltage Controlled Osc
illator)である。列アドレスカウンタ3用のクロック
900は、位相比較器76、VCO77、分周回路75
で構成されるPLL(Phase Locked Loop)によって水
平リセット信号701をN逓倍して作成している。FIG. 6 is a block diagram showing a concrete example of the frequency multiplication circuit 9 in FIG. 75 is a frequency dividing circuit, 76
Is a phase comparator, and 77 is a VCO (Voltage Controlled Osc).
illator). The clock 900 for the column address counter 3 includes a phase comparator 76, a VCO 77, a frequency dividing circuit 75.
The horizontal reset signal 701 is multiplied by N by a PLL (Phase Locked Loop) configured by.
【0037】図7は、図1の行アドレス発生部(行アド
レスカウンタ停止回路4,行アドレスカウンタ2)の第
1の具体例を表すブロック図である。図7において、2
6は遅延回路、700は垂直リセット信号、701は水
平リセット信号、29はSRラッチ、2は行アドレスカ
ウンタ、32はアドレスデコーダ、310はコンバーゼ
ンス補正データを記憶するメモリに供給される行アドレ
スである。FIG. 7 is a block diagram showing a first specific example of the row address generator (row address counter stop circuit 4, row address counter 2) of FIG. In FIG. 7, 2
6 is a delay circuit, 700 is a vertical reset signal, 701 is a horizontal reset signal, 29 is an SR latch, 2 is a row address counter, 32 is an address decoder, and 310 is a row address supplied to a memory for storing convergence correction data. .
【0038】また図8は、図7の回路の各部の動作を表
すタイミング図である。以下、図7,図8を参照して動
作を説明する。カウンタ2の出力するアドレス値が最終
行アドレスAeに等しくなったことをアドレスデコーダ
32で検出し、OR回路を介してSRラッチ29をリセ
ットする。SRラッチ29の出力は、カウンタ2のイネ
ーブル端子Eに接続されており、SRラッチ29のリセ
ットによりカウンタ2はカウント動作を停止する。FIG. 8 is a timing chart showing the operation of each part of the circuit of FIG. The operation will be described below with reference to FIGS. The address decoder 32 detects that the address value output from the counter 2 has become equal to the final row address Ae, and resets the SR latch 29 via the OR circuit. The output of the SR latch 29 is connected to the enable terminal E of the counter 2, and the reset operation of the counter 2 is stopped by the reset of the SR latch 29.
【0039】垂直リセット信号700が入力されると、
OR回路を介してSRラッチ29は再度リセットされ引
き続きカウンタ2は動作を停止したままであるが、同時
にカウンタ2のリセット端子Rにも垂直リセット信号7
00が入力されているため、カウンタ2のカウンタ値は
先頭行アドレスAsに変化する。垂直リセット信号70
0は、さらに遅延回路26を介してSRラッチのセット
端子Sに接続されているため、垂直リセット信号700
が入力されてから一定時間経過後に、SRラッチ29は
セットされ、カウンタ2のイネーブル端子Eを制御して
カウンタ2のカウント動作を再開させる。When the vertical reset signal 700 is input,
The SR latch 29 is reset again through the OR circuit and the counter 2 continues to stop operating, but at the same time, the vertical reset signal 7 is also applied to the reset terminal R of the counter 2.
Since 00 is input, the counter value of the counter 2 changes to the top row address As. Vertical reset signal 70
Since 0 is further connected to the set terminal S of the SR latch via the delay circuit 26, the vertical reset signal 700
The SR latch 29 is set after a lapse of a certain time from the input of, and the enable terminal E of the counter 2 is controlled to restart the counting operation of the counter 2.
【0040】図9は、図1の行アドレス発生部の第2の
具体例を表すブロック図である。基本的には、図7の回
路と同一構成であるが、カウンタ2がプリセットタイプ
であること、プリセット用のアドレスレジスタ30を設
けたことが異なる。カウンタ2をプリセットタイプにし
たため、任意の先頭行アドレスAsを設定することがで
きる。また、デコーダ32についても、アドレスレジス
タと比較器の構成にすることで、同様にプリセットタイ
プにすることが可能である。FIG. 9 is a block diagram showing a second specific example of the row address generator of FIG. Basically, the circuit has the same configuration as that of FIG. 7, except that the counter 2 is of a preset type and that a preset address register 30 is provided. Since the counter 2 is of the preset type, it is possible to set an arbitrary top row address As. Similarly, the decoder 32 can also be of a preset type by having a configuration of an address register and a comparator.
【0041】以上本実施例によれば、垂直走査線数が先
頭アドレスから最終行アドレスまでの全アドレス数を越
える場合、画面下部では最終行アドレスの補正データ
を、画面上部の画面外領域では先頭行アドレスの補正デ
ータを、それぞれ出し続けるため、画面領域外の走査線
の形状が歪んで画面内に現れ表示画質を損ねることがな
い。また、VTR等の特殊再生などで表示領域の走査線
数が増加しても、表示画質の大きな劣化はない。さら
に、メモリ容量も必要最小限で済む。According to this embodiment, when the number of vertical scanning lines exceeds the total number of addresses from the first address to the last line address, the correction data of the last line address is displayed at the bottom of the screen and the correction data of the top line is displayed at the top of the screen. Since the correction data of the row address is continuously output, the shape of the scanning line outside the screen area is not distorted and appears on the screen without impairing the display image quality. Further, even if the number of scanning lines in the display area is increased by special reproduction such as VTR, the display image quality is not significantly deteriorated. Furthermore, the memory capacity can be minimized.
【0042】図10は、本発明の第2の実施例の要部を
示すブロック図である。図1に示したそれとの相違点
は、行アドレス発生部だけである。図10中、410は
下部行アドレス制御回路、450は上部行アドレス制御
回路、360はアドレス切り換え回路をそれぞれ表す。
また、図10中、図1におけるのと同一の番号のものは
同一物を表す。FIG. 10 is a block diagram showing the essential parts of the second embodiment of the present invention. The only difference from that shown in FIG. 1 is the row address generator. In FIG. 10, reference numeral 410 is a lower row address control circuit, 450 is an upper row address control circuit, and 360 is an address switching circuit.
Further, in FIG. 10, the same numbers as in FIG. 1 represent the same items.
【0043】下部行アドレス制御回路410の出力は、
行アドレスカウンタ2が最終アドレスを送出したことで
セットされ、垂直リセット信号700が入力されること
でリセットされる。上部行アドレス制御回路450は、
垂直リセット信号700を内部で遅延させ、行アドレス
カウンタ2のリセット信号として出力する一方、上記垂
直リセット信号700が入力してから行アドレスカウン
タ2にリセットパルスを供給するまでの遅延期間を、パ
ルスとしてアドレス切り換え回路360に供給する。The output of the lower row address control circuit 410 is
The row address counter 2 is set when the final address is transmitted, and reset when the vertical reset signal 700 is input. The upper row address control circuit 450 is
The vertical reset signal 700 is internally delayed and output as a reset signal for the row address counter 2, while the delay period from the input of the vertical reset signal 700 until the reset pulse is supplied to the row address counter 2 is set as a pulse. It is supplied to the address switching circuit 360.
【0044】アドレス切り換え回路360は、下部行ア
ドレス制御回路410の出力レベルと、上部行アドレス
制御回路450の出力レベルと、によって出力アドレス
を切り換える。下部行アドレス制御回路410の出力が
ハイレベルとなったときは、アドレス切り換え回路36
0内部に設定した第1の特定アドレスを、また上部行ア
ドレス制御回路450の出力がハイレベルになったとき
は、アドレス切り換え回路360内部に設定した第2の
特定アドレスを、それ以外の時は行アドレスカウンタ2
の出力を、それぞれ切り換えて出力しメモリ1に供給す
る。Address switching circuit 360 switches the output address according to the output level of lower row address control circuit 410 and the output level of upper row address control circuit 450. When the output of the lower row address control circuit 410 becomes high level, the address switching circuit 36
0, the first specific address set inside 0, and when the output of the upper row address control circuit 450 becomes high level, the second specific address set inside the address switching circuit 360, otherwise. Row address counter 2
The outputs of the above are switched and output and supplied to the memory 1.
【0045】図11は、図10の行アドレス発生部(下
部行アドレス制御回路410,上部行アドレス制御回路
450,行アドレスカウンタ2,アドレス切り換え回路
360)の具体例を表すブロック図である。FIG. 11 is a block diagram showing a specific example of the row address generator (lower row address control circuit 410, upper row address control circuit 450, row address counter 2, address switching circuit 360) of FIG.
【0046】図11において、26は遅延回路、700
は垂直リセット信号、701は水平リセット信号、40
0、410はそれぞれSRラッチ、2はカウンタ、32
はアドレスデコーダである。SRラッチ410は、図1
0の下部行アドレス制御回路410そのものである。3
0は上部行アドレス設定レジスタ、31は下部行アドレ
ス設定レジスタ、310はカウンタ2の出力行アドレ
ス、320は上部行アドレス,330は下部行アドレス
である。In FIG. 11, reference numeral 26 denotes a delay circuit, 700
Is a vertical reset signal, 701 is a horizontal reset signal, 40
0 and 410 are SR latches, 2 is a counter, 32
Is an address decoder. The SR latch 410 is shown in FIG.
0 is the lower row address control circuit 410 itself. Three
0 is an upper row address setting register, 31 is a lower row address setting register, 310 is an output row address of the counter 2, 320 is an upper row address, and 330 is a lower row address.
【0047】350はアドレスセレクタであり、SRラ
ッチ400,410の出力レベルの組み合わせで、カウ
ンタアドレス310,上部行アドレス330,下部行ア
ドレス320を選択的に行アドレス340としてメモリ
に供給する。An address selector 350 is a combination of the output levels of the SR latches 400 and 410, and selectively supplies the counter address 310, the upper row address 330 and the lower row address 320 to the memory as the row address 340.
【0048】本実施例では、垂直走査線数が先頭アドレ
スから最終行アドレスまでの全アドレス数を越える場
合、画面上部の画面外領域と、画面下部の画面外領域と
で、それぞれ個別の独立した行アドレスを設定し、任意
所望の行の補正データを出し続けることができる。In this embodiment, when the number of vertical scanning lines exceeds the total number of addresses from the first address to the last line address, the off-screen area at the upper part of the screen and the off-screen area at the lower part of the screen are independent of each other. The row address can be set and the correction data of any desired row can be continuously output.
【0049】[0049]
【発明の効果】以上説明したように、本発明によれば、
垂直走査線数が先頭アドレスから最終行アドレスまでの
全アドレス数を越える場合、画面上部の画面外領域では
先頭行アドレスの補正データを、また画面下部の画面外
領域では最終行アドレスの補正データを出し続けるた
め、画面領域外の走査線の形状が歪んで画面内に現れ、
表示画質を損ねるようなことがない。また、VTR等の
特殊再生などで表示領域の走査線数が増加しても、表示
画質の大きな劣化はない。さらに、メモリ容量も従来と
同等の必要最小限で済む。As described above, according to the present invention,
If the number of vertical scanning lines exceeds the total number of addresses from the start address to the end line address, the correction data of the start line address is displayed in the off-screen area at the top of the screen and the correction data of the end line address is displayed in the off-screen area at the bottom of the screen. The shape of the scan line outside the screen area is distorted and appears on the screen in order to continue to output,
There is no loss of display quality. Further, even if the number of scanning lines in the display area is increased by special reproduction such as VTR, the display image quality is not significantly deteriorated. Furthermore, the memory capacity can be kept to the minimum required, which is the same as the conventional one.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の第1の実施例の要部として、アドレス
発生回路とコンバーゼンス補正データを記憶するメモリ
を示したブロック図である。FIG. 1 is a block diagram showing an address generating circuit and a memory for storing convergence correction data, as an essential part of a first embodiment of the present invention.
【図2】本発明の第1の実施例の全体構成を示したブロ
ック図である。FIG. 2 is a block diagram showing an overall configuration of a first exemplary embodiment of the present invention.
【図3】画像表示装置の表示画面におけるコンバーゼン
ス補正前後のラスタ形状を表す説明図である。FIG. 3 is an explanatory diagram showing raster shapes before and after convergence correction on a display screen of an image display device.
【図4】図1におけるカウンタリセット信号作成回路7
の第1の具体例を表すブロック図である。FIG. 4 is a counter reset signal generation circuit 7 in FIG.
3 is a block diagram showing a first specific example of FIG.
【図5】図1におけるカウンタリセット信号作成回路7
の第2の具体例を表すブロック図である。5 is a counter reset signal generation circuit 7 in FIG.
It is a block diagram showing the 2nd specific example of.
【図6】図1における周波数逓倍回路9の具体例を表す
ブロック図である。FIG. 6 is a block diagram showing a specific example of a frequency multiplication circuit 9 in FIG.
【図7】図1の行アドレス発生部(行アドレスカウンタ
停止回路4,行アドレスカウンタ2)の第1の具体例を
表すブロック図である。7 is a block diagram showing a first specific example of the row address generation unit (row address counter stop circuit 4, row address counter 2) in FIG. 1. FIG.
【図8】図7の回路の各部の動作を表すタイミング図で
ある。8 is a timing chart showing the operation of each part of the circuit of FIG.
【図9】図1の行アドレス発生部の第2の具体例を表す
ブロック図である。9 is a block diagram showing a second specific example of the row address generation unit in FIG.
【図10】本発明の第2の実施例の要部を示すブロック
図である。FIG. 10 is a block diagram showing a main part of a second embodiment of the present invention.
【図11】図10の行アドレス発生部(下部行アドレス
制御回路410,上部行アドレス制御回路450,行ア
ドレスカウンタ2,アドレス切り換え回路360)の具
体例を表すブロック図である。11 is a block diagram showing a specific example of the row address generator (lower row address control circuit 410, upper row address control circuit 450, row address counter 2, address switching circuit 360) of FIG.
1…メモリ、2…行アドレスカウンタ、3…列アドレス
カウンタ、4…行アドレスカウンタ停止回路、6…入力
ビデオ信号、7…リセット信号作成回路、9…周波数逓
倍回路、15…アドレス発生回路、17…D/Aコンバ
ータ、18…LPF(ローパスフィルタ)、19…CY
アンプ、23…CRT、25…CY(コンバーゼンスヨ
ーク)1 ... Memory, 2 ... Row address counter, 3 ... Column address counter, 4 ... Row address counter stop circuit, 6 ... Input video signal, 7 ... Reset signal generation circuit, 9 ... Frequency multiplication circuit, 15 ... Address generation circuit, 17 ... D / A converter, 18 ... LPF (low-pass filter), 19 ... CY
Amplifier, 23 ... CRT, 25 ... CY (convergence yoke)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松見 邦典 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kuninori Matsumi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Inside Hitachi Imaging Information Systems Co., Ltd.
Claims (3)
正データを該画面における水平、垂直走査線上の位置に
対応させて記憶する補正データ記憶メモリと、前記画面
における水平走査方向の走査に同期してクロックのカウ
ントを行い、そのカウント出力を、前記メモリから、水
平走査線上の各位置に対応した補正データを読み出すた
めの第1のアドレス信号として出力する第1のアドレス
生成手段と、前記画面における垂直走査方向の走査に同
期してクロックのカウントを行い、そのカウント出力
を、前記メモリから、垂直走査線上の各位置に対応した
補正データを読み出すための第2のアドレス信号として
出力する第2のアドレス生成手段と、を有し、陰極線管
画面における水平、垂直走査に伴い、前記メモリから前
記第1および第2のアドレス信号を用いて所要の補正デ
ータを読み出して、陰極線管画面におけるコンバーゼン
ス補正を行うディジタルコンバーゼンス補正装置におい
て、 前記第2のアドレス生成手段が、垂直走査方向における
最終アドレス信号を生成、出力したことを検出すると、
該第2のアドレス生成手段におけるクロックのカウント
動作を停止させ、以後その最終アドレス信号の生成、出
力を維持させるアドレスカウント停止手段と、 コンバーゼンス補正の対象とする映像信号中の垂直同期
信号を検出すると、それに同期させて、前記第2のアド
レス生成手段の生成、出力するアドレス値をリセットさ
せて、それまでの、垂直走査方向における最終アドレス
信号の生成、出力から、最初のアドレス信号の生成、出
力に復帰させるが、カウント動作は停止したままとする
アドレスリセット手段と、 そのアドレスリセット後、一定時間経過後の特定タイミ
ングにおいて、前記第2のアドレス生成手段におけるカ
ウント動作を再開させるアドレスカウント開始手段と、 を具備したことを特徴とするディジタルコンバーゼンス
補正装置。1. A correction data storage memory for storing convergence correction data on a cathode ray tube screen in correspondence with positions on horizontal and vertical scanning lines on the screen, and a clock count in synchronization with scanning in the horizontal scanning direction on the screen. And a first address generating means for outputting the count output as a first address signal for reading correction data corresponding to each position on the horizontal scanning line from the memory, and a vertical scanning direction in the screen. Second address generation means for counting clocks in synchronization with scanning and outputting the count output as a second address signal for reading correction data corresponding to each position on the vertical scanning line from the memory. , And with the horizontal and vertical scanning on the cathode ray tube screen, In a digital convergence correction device that reads out required correction data using a dress signal to perform convergence correction on a cathode ray tube screen, the second address generation means generates and outputs a final address signal in the vertical scanning direction. When detected,
When the clock count operation in the second address generation means is stopped, and thereafter the address count stop means for maintaining the generation and output of the final address signal and the vertical synchronization signal in the video signal to be the target of the convergence correction are detected. , In synchronism with this, the address value to be generated and output by the second address generating means is reset, and the generation and output of the first address signal from the generation and output of the final address signal in the vertical scanning direction until then Address resetting means for returning the counting operation to a stop state, and address counting starting means for restarting the counting operation in the second address generating means at a specific timing after a certain time has elapsed after the address resetting. , A digital convergent characterized in that Correction device.
正データを該画面における水平、垂直走査線上の位置に
対応させて記憶する補正データ記憶メモリと、前記画面
における水平走査方向の走査に同期してクロックのカウ
ントを行い、そのカウント出力を、前記メモリから、水
平走査線上の各位置に対応した補正データを読み出すた
めの第1のアドレス信号として出力する第1のアドレス
生成手段と、前記画面における垂直走査方向の走査に同
期してクロックのカウントを行い、そのカウント出力
を、前記メモリから、垂直走査線上の各位置に対応した
補正データを読み出すための第2のアドレス信号として
出力する第2のアドレス生成手段と、を有し、陰極線管
画面における水平、垂直走査に伴い、前記メモリから前
記第1および第2のアドレス信号を用いて所要の補正デ
ータを読み出して、陰極線管画面におけるコンバーゼン
ス補正を行うディジタルコンバーゼンス補正装置におい
て、 第1の特定行アドレス送出手段と、第2の特定行アドレ
ス送出手段と、 前記第2のアドレス生成手段が、垂直走査方向における
最終アドレス信号を生成、出力したことを検出すると、
前記第1の特定行アドレス送出手段を選択し、その第1
の特定行アドレス信号を、前記第2のアドレス生成手段
からのアドレス信号に代えて、以後、前記メモリから補
正データを読み出すためのアドレス信号として、継続的
に出力させ、コンバーゼンス補正の対象とする映像信号
中の垂直同期信号を検出すると、それに同期させて、前
記第1の特定行アドレス送出手段の選択を止め、その第
1の特定行アドレス信号の出力を停止させる第1の制御
手段と、 コンバーゼンス補正の対象とする映像信号中の垂直同期
信号を検出すると、それに同期させて、前記第2の特定
行アドレス送出手段を選択し、その第2の特定行アドレ
ス信号を以後、前記メモリから補正データを読み出すた
めのアドレス信号として、継続的に出力させ、前記垂直
同期信号の検出後、一定時間経過後の特定タイミングに
おいて、前記前記第2の特定行アドレス送出手段の選択
を止め、その第2の特定行アドレス信号の出力を停止さ
せると共に、前記第2のアドレス生成手段をリセットさ
せてその最初のアドレス信号の生成、出力からカウント
動作を開始させ、かつ該第2のアドレス生成手段からの
アドレス信号を選択して出力させる第2の制御手段と、 を具備したことを特徴とするディジタルコンバーゼンス
補正装置。2. A correction data storage memory for storing convergence correction data on a cathode ray tube screen in correspondence with positions on horizontal and vertical scanning lines on the screen, and clock counting in synchronization with scanning in the horizontal scanning direction on the screen. And a first address generating means for outputting the count output as a first address signal for reading correction data corresponding to each position on the horizontal scanning line from the memory, and a vertical scanning direction in the screen. Second address generation means for counting clocks in synchronization with scanning and outputting the count output as a second address signal for reading correction data corresponding to each position on the vertical scanning line from the memory. , And with the horizontal and vertical scanning on the cathode ray tube screen, In a digital convergence correction device that reads out required correction data using a dress signal and performs convergence correction on a cathode ray tube screen, a first specific row address sending means, a second specific row address sending means, and the second When the address generating means detects the generation and output of the final address signal in the vertical scanning direction,
The first specific row address sending means is selected, and the first
In place of the address signal from the second address generating means, the specific row address signal is continuously output as an address signal for reading the correction data from the memory thereafter, and an image to be subjected to convergence correction is displayed. When a vertical synchronizing signal in the signal is detected, in synchronization therewith, the selection of the first specific row address transmitting means is stopped, and the first control means for stopping the output of the first specific row address signal, and the convergence. When the vertical synchronizing signal in the video signal to be corrected is detected, the second specific row address sending means is selected in synchronization with the vertical synchronizing signal, and the second specific row address signal is subsequently corrected data from the memory. Is continuously output as an address signal for reading, and after the vertical synchronization signal is detected, at a specific timing after a certain time has passed, The selection of the second specific row address transmitting means is stopped, the output of the second specific row address signal is stopped, and the second address generating means is reset to generate and output the first address signal. And a second control means for starting the counting operation from the second address selection means and for selecting and outputting the address signal from the second address generation means, the digital convergence correction apparatus.
バーゼンス補正装置を備えたことを特徴とする画像表示
装置。3. An image display device comprising the digital convergence correction device according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26692393A JPH07123428A (en) | 1993-10-26 | 1993-10-26 | Digital convergence corrector and image display device provided with the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26692393A JPH07123428A (en) | 1993-10-26 | 1993-10-26 | Digital convergence corrector and image display device provided with the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07123428A true JPH07123428A (en) | 1995-05-12 |
Family
ID=17437561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26692393A Pending JPH07123428A (en) | 1993-10-26 | 1993-10-26 | Digital convergence corrector and image display device provided with the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07123428A (en) |
-
1993
- 1993-10-26 JP JP26692393A patent/JPH07123428A/en active Pending
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