JPH07121578A - 回路シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】 解が収束する可能性を高め、定常解を得る可
能性を高める回路シミュレーション方法を得る。 【構成】 解析対象となる原回路において、第１の初期
値を用いて解析を行い、解析上収束しないノードをステ
ップＳ２１〜ステップＳ２６によって求める。この後、
収束しないノードに接続されている素子を論理素子に変
換して変換済回路を求め（ステップＳ２７）、この変換
済回路に対して解析を行うことにより各ノードの電圧が
求まる。これを第２の初期値として用いて原回路の解析
を行う。 【効果】 変換済回路において論理素子に接続されたノ
ードの電圧に関する解が収束するので、これを初期値と
して用いる原回路の解析においても解の収束性が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば半導体集積回
路の設計に用いられる回路解析のシミュレーション方法
に関し、特に回路の定常解析を行う際に初期値を設定す
る技術に関するものである。

【０００２】

【従来の技術】今日では、半導体集積回路の設計におい
ては、回路動作の確認には回路シミュレーション方法が
用いられている。そして回路シミュレーション方法の解
析として回路の各ノードにおける電圧（以下「ノード電
圧」という）を求める定常解析がある。

【０００３】図１５は、従来の定常解析を求める回路シ
ミュレーション方法を示すフローチャートである。先ず
ステップＳ１１において、シミュレーション方法の対象
となる回路を構成する素子がどのように接続されている
かを示す素子接続データが回路シミュレータに入力され
る。そしてステップＳ１２においては、既知であるノー
ド電圧が準初期値として入力される。

【０００４】ステップＳ１３では、ステップＳ１２にお
いて入力された準初期値に基づいて初期値の設定が行わ
れる。即ち準初期値が既に与えられているノードは準初
期値を初期値として、また準初期値が与えられていない
ノード、即ちノード電圧が既知ではなかったノードは全
て初期値として強制的に０Ｖが設定される。

【０００５】ステップＳ１４ではステップＳ１１におい
て入力された素子接続データに基づいて回路方程式が作
成され、ステップＳ１５ではステップＳ１３で求められ
た初期値に基づいて、ステップＳ１４で作成した回路方
程式を解く。回路方程式は一般には非線型連立方程式で
あり、定常解を得るためには何回か計算を繰り返し、解
を収束させる必要がある。

【０００６】

【発明が解決しようとする課題】しかし、従来の回路シ
ミュレーション方法では回路方程式の初期値を設定する
段階で、ノード電圧が既知でないノードには初期値とし
て強制的に固定電圧値に設定されていた。この固定電圧
値は定常状態における実際のノードの電圧値からかけ離
れている場合があるので、回路方程式の解の収束性が悪
く、実際上定常解が得られない可能性があるという問題
点があった。

【０００７】このような問題は回路シミュレーション方
法の対象となる回路を構成が複雑になり、ノードが増大
して回路方程式の次元が大きくなるにつれて悪化してゆ
く。

【０００８】かかる事態を克服すべく、従来においては
定常解が得られなかったと判断されるノードの初期値を
人手により、勘と経験的知識によって再度設定しなおす
という作業も行われていた。

【０００９】例えば、図１６に示されるＣＭＯＳ回路に
おいて、回路方程式を所定の回数の繰り返し演算によっ
て解くことにより求められた、解析すべきノードＮ₁ 〜
Ｎ₂₆におけるノード電位を数１に示す。

【００１０】

【数１】

【００１１】ここでノードＮ₁ は接地電位でない方の電
源電位であり、ここでは５Ｖに設定されている。例えば
ノードＮ₁₈の電位は明らかに異常な電位を示しており、
この部分で定常解が求められなかったであろうことが容
易に判断できる。そのため、ノードＮ₁₈のノード電圧の
初期値を変更して再度繰り返し演算を行う必要がある。

【００１２】しかし、その他のノードで異常な値を示し
ているもの、例えばノード１４やノード２４に対しても
初期値を変更した方が定常解が求め易いのか否かは経験
と勘に頼って判断するしかなく、ノード電圧の解析には
それを行う人間の熟達が必要であり、また多くの労力を
必要とするという問題点があった。

【００１３】この発明は上記の問題点を解消するために
なされたもので、解が収束する可能性を高め、実際上定
常解を得る可能性を高めることができる回路シミュレー
ション方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明にかかる回路シ
ミュレーション方法の第１の態様は、複数の素子がノー
ドにおいて互いに接続されて構成される回路である原回
路の動作をシミュレートする。そして、（ａ）前記ノー
ドのうち、その電圧を求める際に解が収束しないものを
非収束ノードとして検出する工程と、（ｂ）前記素子の
うち、前記非収束ノードに接続されるものを論理素子に
変換し、前記原回路から変換済回路を求める工程と、
（ｃ）前記変換済回路の各ノードの電圧を求める工程
と、（ｄ）前記工程（ｃ）で求められた電圧を原回路用
初期値として用い、前記原回路の回路方程式を解く工程
と、を備える。

【００１５】望ましくは、前記工程（ａ）は（ａ−１）
前記原回路の接続関係を求める工程と、（ａ−２）前記
ノードの内、前記原回路の接続関係から直ちに電圧が求
められる第１のノードの電圧を求める工程と、（ａ−
３）前記第１のノード以外の前記ノードである第２のノ
ードに同一の電圧を設定する工程と、（ａ−４）前記第
１及び第２のノードの電圧を第１の初期値として用い、
前記原回路の回路方程式を解く工程と、（ａ−５）前記
工程（ａ−４）において解が収束しないノードを、非収
束ノードとして検出する工程と、を備える。

【００１６】更に望ましくは、前記工程（ｃ）は（ｃ−
１）前記変換済回路の接続関係を求める工程と、（ｃ−
２）前記ノードの内、前記変換済回路の接続関係から直
ちに電圧が求められる第３のノードの電圧を求める工程
と、（ｃ−３）前記第３のノード以外の前記ノードであ
る第４のノードに同一の電圧を設定する工程と、（ｃ−
４）前記第３及び第４のノードの電圧を第２の初期値と
して用い、前記変換済回路の回路方程式を解く工程と、
を備える。

【００１７】この発明にかかる回路シミュレーション方
法の第２の態様は、定常値である２値の間を遷移する少
なくとも一つの信号から成る入力テストパターンを、複
数の素子がノードにおいて互いに接続されて構成される
回路に与えて、前記回路の動作をシミュレートする。そ
して、（ａ）前記ノードのうちハイインピーダンス状態
にあるものを、前記回路の接続関係から検出して第１の
ノードとする工程と、（ｂ）前記入力テストパターンに
従って前記定常値を順次与え、前記第１のノードのう
ち、２値論理のいずれかに対応する電圧が求められたも
のを第２のノードとして検出する工程と、（ｃ）前記第
２のノード及び前記第２のノードに対応する電圧を初期
値として前記回路の回路方程式を解く工程と、を備え
る。

【００１８】望ましくは、前記工程（ａ）は（ａ−１）
前記入力テストパターンの最初の前記定常値を前記回路
に与えた場合においてハイインピーダンス状態となるノ
ードを検出して前記第１のノードとする工程を有する。

【００１９】あるいは望ましくは、前記回路はＣＭＯＳ
トランジスタ及び電源から構成され、前記工程（ａ）は
（ａ−２）各々の前記トランジスタのドレイン及びソー
スのうち、自身以外の前記トランジスタのゲート及び前
記電源のいずれにも直接には接続されていないものを前
記第１のノードとする工程を有する。

【００２０】

【作用】この発明の第１の態様においては、非収束ノー
ドに接続された素子を論理素子に変換することによって
原回路から変換済回路を求めるので、変換済回路におけ
る回路解析が収束する可能性が高い。よって変換済回路
から求められたノードの電圧を原回路用初期値として原
回路を解析した場合に収束性が向上する。

【００２１】この発明の第２の態様においては、収束性
が低くくなるハイインピーダンス状態のノードを検出
し、これに適切な電圧を与えて回路シミュレーションを
行うので、その収束性が向上する。

【００２２】

【実施例】

Ａ．第１実施例： （Ａ−１）収束しないノードの検出：図１はこの発明の
第１の態様にかかる回路シミュレーション方法を説明す
るフローチャートである。ステップＳ２１において第１
の素子接続データがシミュレータに入力される。この第
１の素子接続データは、シミュレーションの対象となる
回路そのもの（以下「原回路」という）の素子同士の接
続関係を示すデータである。原回路の各ノードのうち、
ノード電圧が既知のもののノード電圧が準初期値として
入力される。

【００２３】次にステップＳ２３において、準初期値に
基づいて第１の初期値を設定する。この第１の初期値は
原回路の初期値である。従来の場合と同様にして準初期
値が与えられていない（ノード電圧が既知でない）ノー
ドには例えば０Ｖの固定電圧値を用いて第１の初期値が
設定される。

【００２４】更にステップＳ２４において第１の回路方
程式が作成される。これは原回路に関する回路方程式で
あり、キルヒホッフの法則に従って作成される。但し、
電流と電圧の関係が非線型な素子、例えばトランジスタ
を回路に含む場合には非線型の連立方程式となる。そし
て従来の場合と同様にして、ステップＳ２５において第
１の初期値を用いて第１の回路方程式が解かれる。

【００２５】第１の回路方程式は、例えばニュートン法
を用いて繰り返し計算によって各ノード電圧を更新する
ことによって解かれるが、各ノード電圧が安定したら繰
り返し計算をやめ、収束したと判断する。しかし、アナ
ログ回路の場合には各ノード電圧の初期値が不適切であ
り、ノード電圧の値が安定しないで非収束となる場合が
生じる。このような収束／非収束の判断がステップＳ２
６において行われ、収束している場合には原回路の各ノ
ード電圧が求まったのであるからシミュレーションは終
了する。

【００２６】一方、第１の回路方程式の解が非収束であ
ると判定された場合には、ステップＳ２７が実行され、
収束していないノード電圧を持つノードに接続された素
子を論理素子に変換して新たな回路（以下「変換済回
路」という）を得る。

【００２７】ステップＳ２１〜Ｓ２６は、収束しないノ
ードを検出するステップ群であると言える。

【００２８】（Ａ−２）素子の変換：図２及び図３は第
１実施例の動作、特にステップＳ２７を説明するために
例示された回路図であり、図２は原回路を、図３は図２
に示された原回路を変換して得られた変換済回路を、そ
れぞれ示している。

【００２９】図２に示された回路は入力端子１、出力端
子２、高電位点３、低電位点４を備えている。Ｐチャネ
ルトランジスタ５１，５２，５３，５４のソースはいず
れも高電位点３に接続されている。またＮチャネルトラ
ンジスタ６１，６２，６３，６４のソースはいずれも低
電位点４に接続されている。トランジスタ５１，６１の
ゲートは入力端子１に共通して接続され、トランジスタ
５２，６２のゲートはトランジスタ５１，６１のドレイ
ンに共通して接続されている。トランジスタ５２，６２
のドレインには、トランジスタ５３，６３のゲート及び
トランジスタ５４，６４のドレインが共通して接続され
ている。そして出力端子２には、トランジスタ５３，６
３のドレイン及びトランジスタ５４，６４のゲートが共
通して接続されている。以上のような各素子間の接続関
係が第１の素子接続データとしてステップＳ２１におい
て入力される。

【００３０】このような接続関係にある原回路におい
て、各トランジスタのソースに対応するノードのノード
電圧は高電位点３若しくは低電位点４の電圧と一致する
ので既知であり、準初期値たりうる。しかしその他のノ
ードに関してはそのノード電圧は既知ではなく、強制的
に固定電圧値が設定されてステップＳ２３に示された第
１の初期値の設定がなされる。

【００３１】第１の接続データに基づいて第１の回路方
程式が作成され、これを解いた場合に、出力端子２のノ
ード電圧のみが収束しない場合を考える。この場合、出
力端子２に接続されている素子はトランジスタ５３，６
３，５４，６４の４つである。これらの素子がステップ
Ｓ２７において論理素子に変換される。

【００３２】図３はトランジスタ５３，６３，５４，６
４の４つを論理素子に変換した場合の回路図である。ト
ランジスタ５３，６３はインバータ７１に、トランジス
タ５４，６４はインバータ７２に、それぞれ変換されて
いる。この変換は、トランジスタ５３，５４の接続関
係、トランジスタ６３，６４の接続関係から導き出せ
る。

【００３３】（Ａ−３）収束しないノードに対する初期
値設定：図１に戻り、ステップＳ２８において、この変
換済回路における素子間の接続関係を示す第２の素子接
続データが求められる。ステップＳ２９において、既に
ステップＳ２２で与えられた準初期値を用い、これに基
づいて第２の初期値を設定する。具体的にはアナログ回
路（トランジスタレベルの素子）の初期値が分からない
ノードには固定電圧値（例えば０Ｖ）を、論理回路（ゲ
ートレベルの素子）の初期値が分からないノードには論
理“Ｌ”に相当する電圧を、それぞれ第２の初期値とし
て与える。論理回路においては、その入力端に与えられ
る論理値が定まれば、その出力端に生じる論理値も定ま
るので、トランジスタレベルの素子のように出力が収束
しないという問題が回避できる。図３に示された変更済
回路に則していえば、出力端子２におけるノード電圧の
値は、インバータ７１の入力端のノード電圧が定まるこ
とにより決定する。

【００３４】変換された論理回路において論理が衝突す
る場合も考えられる。例えば図４に示されるように接続
された論理回路に変換された場合において、インバータ
７３の入力端と出力端の間には直列に接続された２つの
インバータ７４，７５が設けられている。このような場
合にはインバータ７３の入力端に与えられた論理が
“Ｈ”、“Ｌ”のいずれであってもインバータ７３の出
力端においては“Ｈ”と“Ｌ”の論理の衝突が生じる。
しかし、このような場合であってもインバータ７３の出
力端における論理Ｂは唯一に決定できる。例えば“Ｈ”
に対して５Ｖが、“Ｌ”に対して０Ｖが、それぞれ対応
している場合には、論理Ｂには両者の中間電位である
２．５Ｖが対応することになる。

【００３５】ステップＳ３０において、第２の素子接続
データに基づいて第２の回路方程式が作成される。これ
は変更済回路に対応するものである。そしてステップＳ
３１において、第２の初期値に基づいて第２の回路方程
式が解かれ、ステップＳ３２において、第２の回路方程
式の解に基づいて第３の初期値を設定する。ステップＳ
２８〜Ｓ３２は、原回路の初期値を設定しなおすステッ
プ群であると言える。

【００３６】ステップＳ３３において再び原回路に対応
した第１の回路方程式を作成し、ステップＳ３４におい
て第３の初期値に基づいて第１の回路方程式を解く。第
３の初期値は、従来の場合と異なり、強制的に同一の
（例えば０Ｖ）固定電圧値を設定するのではなく、原回
路と論理的には同一の変換済回路において求められたノ
ード電圧の値が用いられるので、原回路の動作に即した
初期値であり、真の解からかけ離れた初期値の設定が行
われる危険性が減少する。よって原回路の収束性は高ま
るので、シミュレーションの対象となる原回路が複雑と
なり、解析すべきノードの数が増大して回路回路方程式
の次元が高くなっても、定常解を得る可能性が従来に比
べて高くなる。

【００３７】Ｂ．第２実施例： （Ｂ−１）基本的な考え方：図５はこの発明の第２の態
様にかかる回路シミュレーション方法を説明する工程図
である。回路シミュレータ３４は解析対象となるＣＭＯ
Ｓ回路の動作をシミュレーションする部分であり、ハー
ドウェアで構成することも可能であるし、ソフトウェア
で構成することも可能である。回路シミュレータ３４に
は回路における素子の接続関係等の情報を有する回路情
報３０及び入力テストパターン３１が与えられる。つま
り回路シミュレータ３４は、回路情報３０によって求め
られるところの解析対象たる回路が、入力テストパター
ン３１で示される入力信号を受けた場合にどの様な動作
をするのかをシミュレーションする。そしてその結果は
シミュレーション結果３５として出力される。ここで解
析対象となる回路はＣＭＯＳ回路であるので、入力テス
トパターンは所定の時間が経過する毎に“Ｈ”、“Ｌ”
を繰り返す信号が用いられる。

【００３８】回路シミュレータ３４における解析には、
解析対象となる回路の各ノードのノード電圧を初期値と
して与えておく必要がある。そのノード電圧に関するノ
ード電圧情報３３も回路シミュレータ３４に与えられ
る。このノード電圧情報３３を出力するのが収束率向上
装置３２である。収束率向上装置３２は回路シミュレー
タ３４と同様にして回路情報３０及び入力テストパター
ン３１を受け、後述する手順に従ってノード電圧を求
め、ノード電圧情報３３を回路シミュレータ３４に与え
る動作を行う。

【００３９】収束向上装置３２は、入力テストパターン
３１の最初の論理値を与えた場合に、解析対象となる回
路においてハイインピーダンス状態となるノードが、後
で解の収束が不安定となることが多いということに着目
し、かかるノードに対し、適切にノード電圧の初期値と
してノード電圧情報３３を与えるものである。ハイイン
ピーダンスとならないノードの多くは、回路シミュレー
ションにおいて過渡解析の前に行われる定常解析におい
て安定に電圧を求めることができるので、収束向上装置
３２においてこのようなノードの初期値を設定する必要
はない。

【００４０】（Ｂ−２）ハイインピーダンス状態のノー
ドの検出：図６は第２実施例における収束向上装置３２
の動作を示すフローチャートである。まずステップＳ４
０において、これ以降で用いられる配列highz-node，no
de，nodeset のクリア、回路解析の回数ｎを１とする、
などの初期設定が行われ、次にステップＳ４１において
ハイインピーダンス状態となるノードが検出される。更
にステップＳ４２においてハイインピーダンス状態とな
るノードに適切な初期値が与えられる。そしてステップ
Ｓ４３によってハイインピーダンス状態となっていたノ
ードと、これに与えられるべき初期値としてのノード電
圧とが出力される。

【００４１】ステップＳ４１の中で、ステップＳ４１ａ
は入力テストパターンの第１番目の定常値を用いて第ｎ
（＝１）回目の回路解析を行う。図７は入力テストパタ
ーン３１の第ｋ番目の定常値を説明する波形図である。
図７に示されるように、入力テストパターン３１は
“Ｈ”、“Ｌ”の２値の間を遷移しており、この第ｋ番
目の定常値とは、“Ｈ”、“Ｌ”いずれかの値の内、最
初から第ｋ番目に当たる論理を指す。ここでは入力テス
トパターン３１は最終的には第Ｅ番目の定常値を採る場
合を示している。入力テストパターン３１が一つの信号
である場合には奇数番目の定常値と偶数番目の定常値と
は互いに相補的である。しかし入力テストパターン３１
が複数の信号から構成されている場合もあり、その場合
には必ずしも奇数番目同士、あるいは偶数番目同士の論
理が複数の信号にわたって同一に現れるとは限らない。

【００４２】ステップＳ４１ａにおいて行われる回路解
析の手法は、“Ｈ”、“Ｌ”、“Ｚ”、“Ｘ”の４値を
扱う論理シミュレーションで行われる。ここで上記４値
はそれぞれ順に、２値論理の高い方、２値論理の低い
方、ハイインピーダンス状態、不定値（“Ｈ”、“Ｌ”
の両者に対応する電位間の値をとる場合）を表現してい
る。

【００４３】図８はＣＭＯＳ回路の接続例を示す回路図
である。高電位電源３から接地４へと順にＰチャネルト
ランジスタ５１ａ，５１ｂ、Ｎチャネルトランジスタ６
１ａ，６１ｂが直列に接続されている。そしてこれら４
つのトランジスタのゲートは共通して入力端子１に接続
され、出力端子２がトランジスタ５１ｂ，６１ａのドレ
インに共通して接続されている。ノードＭ₁ はトランジ
スタ５１ａのドレインとトランジスタ５１ｂのソースが
接続された点であり、ノードＭ₂ はトランジスタ６１ｂ
のドレインとトランジスタ６１ａのソースが接続された
点である。

【００４４】このように構成された回路において、入力
端子１に第１番目の定常値として“Ｈ”を与えた場合に
は、トランジスタ６１ａ，６１ｂはオンしてノードＭ₂
は“Ｌ”となる。しかしノードＭ₁ は“Ｚ”となる。ス
テップＳ４１ａではこのような“Ｚ”となるようなノー
ドを検出する。

【００４５】続いてステップＳ４１ｂでは、ステップＳ
４１ａで求められたノードの名前を配列highz-nodeに格
納する。以上のようにして定常解が求まらない場合が多
いハイインピーダンス状態のノードがステップＳ４１に
よって検出、格納される。

【００４６】（Ｂ−３）ハイインピーダンス状態のノー
ドへのノード電圧の設定の仕方：一旦ハイインピーダン
ス状態のノードが検出されてしまえば、従来の技術の様
にしてここに同一の固定電位点０Ｖを与えて回路シミュ
レーションを行うことも可能である。しかし統一的に固
定電位を与えてノード解析をおこなっても定常状態にお
ける実際のノード電圧からかけ離れている場合があるの
で、回路方程式の解の収束性が悪いという問題点は残っ
てしまう。

【００４７】このため、ステップＳ４２において、ハイ
インピーダンス状態のノードへは単に同一の固定電位を
与えるのではなく、より実際の動作に近いノード電圧を
設定する。図９はステップＳ４２の内容を説明する回路
図であり、回路構成は図８に示されたものと同一であ
る。

【００４８】図８を用いて説明されたように、入力端子
１に第１番目の定常値“Ｈ”が与えられた場合にはノー
ドＭ₁ は“Ｚ”となっている。しかし第２番目の定常値
は“Ｌ”であり、入力端子１にこれが与えられると、ノ
ードＭ₁ は“Ｚ”から“Ｈ”へと変化する。この発明で
は、このようにしてハイインピーダンス状態のノードが
次に遷移する状態を用いてノード電圧の初期値とする。
この場合、ノードＭ₂は“Ｌ”から“Ｚ”へと遷移し、
ハイインピーダンス状態となるが、既に第１番目の定常
値に対してハイインピーダンス状態ではなかったので、
以後の処理において新たにノード電圧を設定されること
はない。

【００４９】ステップＳ４２ａにおいて回路解析の回数
が１だけ増加される。これはステップＳ４２ｌと共にル
ープを形成し、最終回数ｎ＝Ｅまでの間、ステップＳ４
２ｂ〜Ｓ４２ｍが繰り返される。その繰り返しは一応、
入力テストパターン３１の第２番目の定常値を用いる場
合から始まって順次第３番目、第４番目と進められ、第
Ｅ番目の定常値を用いる場合で終了するが、後述するよ
うにステップＳ４２ｍによって繰り返しから脱出するこ
ともある。

【００５０】ステップＳ４２ｂでは、第ｎ番目（２≦ｎ
≦Ｅ）の定常値を用いてステップＳ４１ａと同様にして
回路解析を行う。例えば図９の例で言えばノードＭ₁ ，
Ｍ₂がそれぞれ“Ｈ”，“Ｚ”であることが解析され
る。この後、ステップＳ４２ｃにおいて、配列highz-no
deの引数ｄ、配列nodeの引数ｅ、配列nodeset の引数ｓ
のそれぞれに初期値“１”を与えられる。

【００５１】そしてステップＳ４２ｋ及びステップＳ４
２ｌによってステップＳ４２ｄ〜Ｓ４２ｊが繰り返さ
れ、この繰り返しによって、配列highz-nodeに格納され
たノード、即ちステップＳ４１ｂによって第１番目の定
常値に対してハイインピーダンス状態であると判断され
た最初のノードから最後のノード迄の全てに対してステ
ップＳ４２ｄ〜Ｓ４２ｊの処理が行われる。

【００５２】ステップＳ４２ｄは配列highz-nodeに格納
されたノードのうち、未だノード電圧の設定の済んでい
ないもののみを処理するための判断ステップであり、実
在しないノード名“０”が格納されている場合にはステ
ップＳ４２ｅ〜ステップＳ４２ｊの処理が行われること
なくステップＳ４２ｋに移る。ここで、実在しないノー
ド名“０”はノード電圧の設定の済んたノードの代わり
として、ステップＳ４２ｉによって格納される。

【００５３】ステップＳ４２ｄによってノード電圧の処
理が未だであると判断される、highz-node（ｄ）に格納
されたノードは、その解析値が“Ｚ”であるか否かが判
断される。もし解析値が“Ｚ”であるならば、highz-no
de（ｄ）に格納されたノードは第１番目の定常値に対し
てハイインピーダンス状態であると判断されているので
あるから、第ｎ番目まで引き続いてハイインピーダンス
状態にあることになる。入力テストパターン３１が単一
の信号からなる場合には定常値は２種しか採りえないの
でｎ＝２で十分であるが、複数の信号から構成される場
合、特にそのうちの一つがクロック信号である場合など
は、多くの定常値による解析が必要となる。

【００５４】ステップＳ４２ｅにより、今回の解析で初
めてハイインピーダンス以外の状態になったノードに対
し、ステップＳ４２ｆによってその解析値が“Ｘ”か否
かが判断される。その解析値が“Ｘ”でない場合には
“Ｈ”又は“Ｌ”であり、図９で示した場合がこれに相
当する。そして現在着目しているノード（highz-node
（ｄ）に格納されていたノード）がステップＳ４２ｇに
よって配列 node の内のnode（ｅ）に格納される。ま
た、ステップＳ４２ｈによってその解析値が配列 nodes
etの内の nodeset（ｓ）に与えられる。そしてステップ
Ｓ４２ｉによって、もはや現在着目しているノードがこ
れ以降ハイインピーダンス状態であったことを考慮され
ないように、実在しないノード名“０”が代替して格納
される。また、ステップＳ４２ｊによって引数ｅ，ｓが
１増加して更新される。

【００５５】一方、ステップＳ４２ｆにおいて、解析値
が“Ｘ”であるとされたノードに対しては、ノード電圧
の設定を行う必要がないとして直ちにステップＳ４２ｉ
の処理が行われる。

【００５６】ステップＳ４２ｃ〜Ｓ４２ｋの各ステップ
が実行された後、ステップＳ４１ａでハイインピーダン
ス状態であると判断されたノードの全てに関して、ノー
ド電圧の設定がなされたか否かが判断される（ステップ
Ｓ４２ｍ）。そして全てに関して設定が終了していれ
ば、もはやこれ以上入力テストパターンの定常値による
解析は不要であるのでステップＳ４３へと進む。もしこ
の設定が終了していなければステップＳ４２ｎへ進み、
続いて回路解析を行うか否かが判断される。

【００５７】多くの場合、回路シミュレーションで必要
な長さだけ入力テストパターン３１は作成されており、
これから得られる第１乃至第Ｅ番目の定常値を用いれば
通常は必要なノード電圧の設定は全て終了する。よって
ステップＳ４２ｎでは繰り返しをｎ＝Ｅまでとしてい
る。

【００５８】ステップＳ４２によって、ハイインピーダ
ンス状態から“Ｈ”または“Ｌ”に遷移したノードが配
列配列 node に、またその解析値が配列 nodesetに、そ
れぞれ格納されているので、これらを出力することで図
５に示されたノード電圧情報が求められる。

【００５９】（Ｂ−４）具体例：以上に示された手順を
具体的に回路に適用した場合について従来の技術との比
較において説明する。図１０はＣＭＯＳ回路の一例を示
す回路図であり、ノードＰ₁ 〜Ｐ₁₁が設定されている。
この回路において論理“Ｈ”は５Ｖに、また論理“Ｌ”
は０Ｖに、それぞれ対応している。

【００６０】この回路において、まず従来の技術を用い
た場合として、初期電圧設定を行わずにこの回路の入力
端であるノードＰ₄ に入力テストパターンを与えて回路
シミュレーションを行う場合を考える。図１１は回路シ
ミュレーションにおいて用いられる入力テストパターン
を示すグラフである。

【００６１】この場合、各ノードＰ₁ 〜Ｐ₁₁のノード電
圧Ｖ₁ 〜Ｖ₁₁は、数２のようになり、この結果からノー
ドＰ₁₁において不安定なノード電圧が得られることがわ
かる。

【００６２】

【数２】

【００６３】次に図６のフローチャートによって示され
た手順を用いて図１０の回路に対して電圧の初期設定を
行う場合を説明する。まずステップＳ４１ａに従い、１
回目の回路解析を行う。この場合に用いられる定常値
は、図１１のグラフに示された入力テストパターンが０
〜２０ｎｓにおいて採る電圧５Ｖであり、これは論理
“Ｈ”に対応する。よって各ノードＰ₁ 〜Ｐ₁₁の論理Ｑ
₁ 〜Ｑ₁₁は数３のようになる。

【００６４】

【数３】

【００６５】続いてステップＳ４１ｂに従い、“Ｚ”を
採るノードを全て配列highz-nodeに格納する。ここでノ
ードに対応してノードの添字の数を格納する。よって、
配列highz-nodeは数４に示されるように３つの元を持
つ。

【００６６】

【数４】

【００６７】ステップＳ４２ａによってｎ＝２が得ら
れ、ステップＳ４２ｂによって２回目の回路解析が行わ
れる。この場合に用いられる定常値は、図１１のグラフ
に示された入力テストパターンが２０〜５０ｎｓにおい
て採る電圧０Ｖであり、これは論理“Ｌ”に対応する。
よって各ノードＰ₁ 〜Ｐ₁₁の論理Ｑ₁ 〜Ｑ₁₁は数５のよ
うになる。

【００６８】

【数５】

【００６９】ステップＳ４２ｃにおいてｄ＝１となり、
highz-node（１）及びその解析値がステップＳ４２ｄか
ら続く判断ステップにおいて吟味される。highz-node
（１）は数４からわかるように“７”であって“０”で
はないので、ステップＳ４２ｅへと進む。highz-node
（１）の解析値は数５からわかるように“Ｌ”であり、
“Ｚ”ではないのでステップＳ４２ｆへと進む。また
“Ｘ”でもないのでステップＳ４２ｇへと進む。

【００７０】ステップＳ４２ｃにおいてｅ＝１とされて
いたので、ステップＳ４２ｇにおいてnode（１）にhigh
z-node（１）の値“７”が格納される。またステップＳ
４２ｃにおいてｓ＝１とされていたので、ステップＳ４
２ｈにおいて nodeset（１）にhighz-node（１）の解析
値“Ｌ”が格納される。

【００７１】この後、ステップＳ４２ｉによってhighz-
node（１）には値“０”が格納され、ステップＳ４２ｊ
によってｅ＝２，ｓ＝２となる。

【００７２】ステップＳ４２ｋにおいてhighz-node
（１）が配列highz-nodeの最後か否かが判断されるが、
配列highz-nodeの最後はhighz-node（３）であり、ここ
ではステップＳ４２ｌへと進む。そしてステップＳ４２
ｌによってｄ＝２とされ、ステップＳ４２ｄに戻り、hi
ghz-node（２）及びその解析値がステップＳ４２ｄから
続く判断ステップにおいて吟味される。

【００７３】結局、highz-node（１），highz-node
（２），highz-node（３）及びこれらの解析値について
の吟味が行われ、３回目にステップＳ４２ｊが実行され
るときには数６の結果が得られている。

【００７４】

【数６】

【００７５】ステップＳ４２ｋに進み、配列highz-node
の全ての元が“０”となるので、ステップＳ４２ｎを経
由することなく（即ち３回目の回路解析を行うことな
く）、ステップＳ４３へ進む。ステップＳ４３では数６
で示されたnode（ｉ）， nodeset（ｉ）（但しｉ＝１〜
３）が出力される。ここで論理“Ｈ”，“Ｌ”はそれぞ
れ電圧５Ｖ，０Ｖに置換される。よって初期電圧設定と
しては、

【００７６】

【数７】

【００７７】が得られる。この初期電圧が図５に示され
たノード電圧情報３３に相当する。これを用いて、図５
に示された回路シミュレータにおいて回路シミュレーシ
ョンを行うと、数８に示されるような各ノード電圧が求
められる。

【００７８】

【数８】

【００７９】数８においては、数２において不安定であ
ったノード電圧Ｖ₁₁の値が５（Ｖ）となって安定してお
り、しかも図１０に示された回路においては妥当な電圧
であることがわかる。

【００８０】以上に述べたように、第２実施例では、初
期状態においてハイインピーダンス状態となるノードに
適切にノード電圧を設定できるので、その後の回路シミ
ュレーションにおいて解の収束率が向上し、解析時間の
短縮と人手作業の軽減を図ることが可能となる。

【００８１】Ｃ．第３実施例：第２実施例においては、
ハイインピーダンス状態のノードを検出するのに入力テ
ストパターン３１の第１番目の定常値を用いたが、他の
方法により求めることもできる。この第３実施例におい
てはハイインピーダンス状態のノードを検出するのに回
路の接続関係のみを考察することによりハイインピーダ
ンス状態のノードを検出する。但し、第３実施例の基本
的な工程図は図５に示されたものと同様である。

【００８２】（Ｃ−１）基本的な流れの説明：図１２は
第３実施例における収束率向上装置３２の動作を示すフ
ローチャートである。図６に示された、第３実施例にお
ける収束率向上装置３２の動作を示すフローチャートと
類似しており、第３実施例のステップＳ５０〜Ｓ５３は
それぞれ第２実施例のステップＳ４０〜４３に対応して
いる。

【００８３】ステップＳ５０ではステップＳ４０と同様
にして、配列のクリア等が行われる。そしてステップＳ
５１において、ハイインピーダンス状態のノードが検出
され、配列highz-nodeに格納される。ステップＳ５１で
は、ＭＯＳトランジスタのソースまたはドレインの内、
電源（高い電位ＶＤＤ，低い電位ＧＮＤ（接地））及び
ゲートのいずれとも接続されていないノードを検出する
ものである。このようなノードは初期状態においてハイ
インピーダンス状態に陥りやすいためである。

【００８４】図１３はＭＯＳトランジスタのソースまた
はドレインの内、ＶＤＤ，ＧＮＤ及びゲートのいずれと
も接続されていないノードを例示する回路図である。Ｐ
チャネルトランジスタ５１とＮチャネルトランジスタ６
１のソースはそれぞれＶＤＤ，ＧＮＤに接続され、また
互いのゲートは入力端子１ａに共通して接続されてい
る。トランジスタ５１，６１のドレインは共通してＰチ
ャネルトランジスタ５２ｂのゲートに接続されており、
トランジスタ５２ｂのソースはＶＤＤに接続されてい
る。Ｐチャネルトランジスタ５２ａのソース及びドレイ
ンはそれぞれトランジスタ５２ｂのソース及びドレイン
に接続され、ゲートはＮチャネルトランジスタ６２ｂの
ゲートと共通して入力端子１ｂに接続されている。トラ
ンジスタ６２ｂのソースはＧＮＤに接続され、またドレ
インはトランジスタ６２ａのソースに接続されている。
出力端子２はトランジスタ６２ａ，５２ａ，５２ｂのド
レインに共通して接続されている。

【００８５】ここでノードＭ₃ ，Ｍ₄ をそれぞれトラン
ジスタ５１のソース及びドレインに、ノードＭ₅ をトラ
ンジスタ６１のソースに、そしてノードＭ₆ をトランジ
スタ６２ｂのドレインに、それぞれ設定した場合を考え
る。ノードＭ₃ はＶＤＤに接続されているのでハイイン
ピーダンス状態ではない。また、ノードＭ₄ はトランジ
スタ６２ａのゲートに、ノードＭ₅ はＧＮＤに、それぞ
れ接続されているのでこれらもハイインピーダンス状態
ではない。しかし、ノードＭ₆ はトランジスタ６２ａの
ソースに接続されているのみで、ＶＤＤ，ＧＮＤ、ゲー
トのいずれにも接続されていない。第３実施例ではこの
ようなノードがハイインピーダンス状態に陥り易いとし
て検出し、適切なノード電圧を設定するものである。

【００８６】（Ｃ−２）手順の詳細な説明：図１４はス
テップＳ５１の詳細を示すフローチャートである。ステ
ップＳ５１はステップＳ５１ｂ〜Ｓ５１ｊの繰り返し処
理から構成されており、各トランジスタのドレインとソ
ースに付されたノードの番号（ノード番号）ｉを変えて
この繰り返し処理が行われる。

【００８７】まずステップＳ５１ａにおいて、ドレイン
又はソースのいずれかに接続されているノードの番号の
最小値をｉとして代入する。そしてステップＳ５１ｂに
おいて、着目しているノード（ノード番号ｉ）がＶＤＤ
と接続されているのか否かが判断される。接続されてい
るのであれば、ハイインピーダンス状態とならないので
直ちにステップＳ５１ｉに進む。ノード番号ｉで示され
るノードがＶＤＤと接続されていない場合には、ステッ
プＳ５１ｃによってＧＮＤと接続されているか否かが判
断される。接続されているのであれば、ハイインピーダ
ンス状態とならないので直ちにステップＳ５１ｉに進
む。ノード番号ｉで示されるノードがＧＮＤと接続され
ていない場合にはステップＳ５１ｄに進み、ゲートに接
続されているノードのノード番号の最小値をｊに代入す
る。この後、ステップＳ５１ｅ〜５１ｇによってゲート
と接続されているか否かが判断される。

【００８８】ステップＳ５１ｆ，５１ｇはゲートに対応
するノード番号ｊに関して走査を行う。現在着目してい
るノード（ノード番号ｉ）がノード番号ｊに対応するノ
ードに一致すればハイインピーダンス状態とならないの
で、ステップＳ５１ｅによってステップＳ５１ｉに進
む。一方、全てのゲートに対してノード番号ｉのノード
が接続されていない場合には、ステップＳ５１ｈによっ
て配列highz-nodeにノード番号ｉが格納される。ハイイ
ンピーダンス状態にあると判断される為である。

【００８９】ステップＳ５１ｉにおいて、ｉがドレイン
またはソースに接続されているノードのノード番号の最
大値か否かが判断され、そうでなければステップＳ５１
ｊによって次に吟味すべき「ドレインまたはソースに接
続されているノード」に着目する。もしｉがドレインま
たはソースに接続されているノードのノード番号の最大
値であれば、「ドレインまたはソースに接続されている
ノード」の全てに関して、ＶＤＤ，ＧＮＤ、ゲートのい
ずれかに接続されているか否かの吟味が終了したのであ
るから、ステップＳ５２へと進む。

【００９０】図１２に戻って、ステップＳ５１において
配列highz-nodeに格納されたノード番号に対応するノー
ドへ、ステップＳ５２によってノード電圧の設定が行わ
れる。第２実施例とは異なり、ハイインピーダンス状態
の検出には入力テストパターンの第１番目の定常値が用
いられないので、ステップＳ５２においてはｎ＝１〜Ｅ
めでの繰り返し処理が行われる。これ以外の手順につい
ては第２実施例に示されたステップＳ４２と同一であ
る。ステップＳ５３に関しても第２実施例に示されたス
テップＳ４３と同一であるため、ここでは説明を繰り返
さない。

【００９１】（Ｃ−３）具体例：図１４に示された手順
を具体的に回路に適用した場合について説明する。ここ
でも（Ｂ−４）と同様にして図１０に示されたＣＭＯＳ
回路を用いて説明する。但し、ノード番号はノードＰ₁
〜Ｐ₁₁の添字に該当するものとする。

【００９２】ステップＳ５１ａにおいてｉ＝１が定ま
り、ステップＳ５１ｂにおいては“Ｙ”の結果が得られ
る。そして「ドレインまたはソースに接続されているノ
ード」はＰ₁₁であり、そのノード番号は１１であるの
で、ステップＳ５１ｉにおいては“Ｎ”の判断がなされ
る。そしてステップＳ５１ｊによって「ドレインまたは
ソースに接続されているノード」の内、そのノード番号
が１の次に小さいもの、即ち２以上のノード番号を持つ
ノードであって、ドレイン又はソースに接続されている
もののノード番号がｉに代入される。図１０に即してい
えば、ｉ＝２となる。

【００９３】次にノードＰ₂ に対して、ＶＤＤに接続さ
れているか否かの判断がステップＳ５１ｂにおいて行わ
れる。その結果は“Ｎ”であり、ステップＳ５１ｃにお
いてＧＮＤに接続されているか否かの判断がなされる。
その結果は“Ｎ”であり、ステップＳ５１ｄに進む。

【００９４】ステップＳ５１ｄにおいてｊ＝２が定めら
れ、ステップＳ５１ｅを経由してステップＳ５１ｉに進
む。これによってノードＰ₂ に対する吟味は終了し、ス
テップＳ５１ｊによってノードＰ₃ に対する吟味が開始
される。ノードＰ₃ に関してもノードＰ₂ と同じ手順を
辿る。

【００９５】ノードＰ₄ はドレインにもソースにも接続
されていないので、ノードＰ₃ の次に吟味の対象となる
のはステップＳ５１ｊによってノードＰ₅ に決定され
る。そしてステップＳ５１ｂ，Ｓ５１ｃのいずれにおい
ても“Ｎ”の判断がなされ、ｊ＝２に対するステップＳ
５１ｅの判断も“Ｎ”となる。

【００９６】そこでステップＳ５１ｆに進み、ノードＰ
₂ が、ゲートに接続されたノードの内、そのノード番号
が最も大きいものか否かが判断される。ゲートに接続さ
れたノードの内、そのノード番号が最も大きいものはＰ
₄ であり、ステップＳ５１ｆにおいて“Ｎ”の判断がな
されるので、ステップＳ５１ｇに進み、ｊ＝３となる。

【００９７】そしてステップＳ５１ｅ，Ｓ５１ｆ，Ｓ５
１ｇが繰り返され、ｊ＝４に対してもｉはこれに等しく
ないので、ついにステップＳ５１ｈに達する。これによ
って、ノードＰ₅ はハイインピーダンス状態になる可能
性があると判断されるのである。そこで、ステップＳ５
１ｈにおいて、配列highz-nodeにおいてｉ＝５が代入さ
れる。

【００９８】以上のような手順の繰り返しにより、ノー
ドＰ₁ ，Ｐ₂ ，Ｐ₃ ，Ｐ₅ ，Ｐ₆ ，Ｐ₇ ，Ｐ₈ ，Ｐ₉ ，
Ｐ₁₀，Ｐ₁₁が、ゲートに接続されたノードＰ₂ ，Ｐ₃ ，
Ｐ₄あるいはＶＤＤ，ＧＮＤのいずれかに接続されてい
るか否かが吟味される。その結果、配列highz-nodeは数
９に示されるように７つの元を備える。

【００９９】

【数９】

【０１００】この後は、第２実施例と同様にしてステッ
プＳ５２において初期電圧値が次のように求まる。

【０１０１】

【数１０】

【０１０２】この後、回路シミュレーションを行えば、
第２実施例と同様にして数８の結果が得られる。

【０１０３】以上に示されたように第３実施例において
も第２実施例と同様に、初期状態においてハイインピー
ダンス状態となるノードを検出し、これに適切にノード
電圧を設定するので第２実施例と同様の効果を得ること
ができる。

【０１０４】

【発明の効果】以上のようにこの発明の回路シミュレー
ション方法によれば、収束性の低いノードに適切な電圧
を設定し、これを初期値として回路方程式を解くので、
その収束性が向上し、定常解が得やすいという効果があ
る。

【図面の簡単な説明】

【図１】この発明の第１実施例を示すフローチャートで
ある。

【図２】この発明の第１実施例を説明する回路図であ
る。

【図３】この発明の第１実施例を説明する回路図であ
る。

【図４】この発明の第１実施例を説明する回路図であ
る。

【図５】この発明の第２実施例を説明する工程図であ
る。

【図６】この発明の第２実施例を示すフローチャートで
ある。

【図７】この発明の第２実施例を説明する波形図であ
る。

【図８】この発明の第２実施例を説明する回路図であ
る。

【図９】この発明の第２実施例を説明する回路図であ
る。

【図１０】この発明の第２実施例を説明する回路図であ
る。

【図１１】この発明の第２実施例を説明するグラフであ
る。

【図１２】この発明の第３実施例を示すフローチャート
である。

【図１３】この発明の第３実施例を説明する回路図であ
る。

【図１４】この発明の第３実施例を示すフローチャート
である。

【図１５】従来の技術を示すフローチャートである。

【図１６】従来の技術を説明する回路図である。

【符号の説明】

Ｍ₁ 〜Ｍ₆ ，Ｎ₁ 〜Ｎ₂₆ ノード ７１〜７３ インバータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の素子がノードにおいて互いに接続
   されて構成される回路である原回路の動作をシミュレー
   トする回路シミュレーション方法であって、 （ａ）前記ノードのうち、その電圧を求める際に解が収
   束しないものを非収束ノードとして検出する工程と、 （ｂ）前記素子のうち、前記非収束ノードに接続される
   ものを論理素子に変換し、前記原回路から変換済回路を
   求める工程と、 （ｃ）前記変換済回路の各ノードの電圧を求める工程
   と、 （ｄ）前記工程（ｃ）で求められた電圧を原回路用初期
   値として用い、前記原回路の回路方程式を解く工程と、
   を備える回路シミュレーション方法。
2. 【請求項２】 前記工程（ａ）は、 （ａ−１）前記原回路の接続関係を求める工程と、 （ａ−２）前記ノードの内、前記原回路の接続関係から
   直ちに電圧が求められる第１のノードの電圧を求める工
   程と、 （ａ−３）前記第１のノード以外の前記ノードである第
   ２のノードに同一の電圧を設定する工程と、 （ａ−４）前記第１及び第２のノードの電圧を第１の初
   期値として用い、前記原回路の回路方程式を解く工程
   と、 （ａ−５）前記工程（ａ−４）において解が収束しない
   ノードを、非収束ノードとして検出する工程と、を備え
   る、請求項１記載の回路シミュレーション方法。
3. 【請求項３】 前記工程（ｃ）は、 （ｃ−１）前記変換済回路の接続関係を求める工程と、 （ｃ−２）前記ノードの内、前記変換済回路の接続関係
   から直ちに電圧が求められる第３のノードの電圧を求め
   る工程と、 （ｃ−３）前記第３のノード以外の前記ノードである第
   ４のノードに同一の電圧を設定する工程と、 （ｃ−４）前記第３及び第４のノードの電圧を第２の初
   期値として用い、前記変換済回路の回路方程式を解く工
   程と、を備える、請求項２記載の回路シミュレーション
   方法。
4. 【請求項４】 定常値である２値の間を遷移する少なく
   とも一つの信号から成る入力テストパターンを、複数の
   素子がノードにおいて互いに接続されて構成される回路
   に与えて、前記回路の動作をシミュレートする回路シミ
   ュレーション方法であって、 （ａ）前記ノードのうちハイインピーダンス状態にある
   ものを、前記回路の接続関係から検出して第１のノード
   とする工程と、 （ｂ）前記入力テストパターンに従って前記定常値を順
   次与え、前記第１のノードのうち、２値論理のいずれか
   に対応する電圧が求められたものを第２のノードとして
   検出する工程と、 （ｃ）前記第２のノード及び前記第２のノードに対応す
   る電圧を初期値として前記回路の回路方程式を解く工程
   と、を備える、回路シミュレーション方法。
5. 【請求項５】 前記工程（ａ）は、 （ａ−１）前記入力テストパターンの最初の前記定常値
   を前記回路に与えた場合においてハイインピーダンス状
   態となるノードを検出して前記第１のノードとする工程
   を有する請求項４記載の回路シミュレーション方法。
6. 【請求項６】 前記回路はＣＭＯＳトランジスタ及び電
   源から構成され、前記工程（ａ）は、 （ａ−２）各々の前記トランジスタのドレイン及びソー
   スのうち、自身以外の前記トランジスタのゲート及び前
   記電源のいずれにも直接には接続されていないものを前
   記第１のノードとする工程を有する請求項４記載の回路
   シミュレーション方法。