JPH07111597A - ランレングス検出装置 - Google Patents
ランレングス検出装置Info
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- JPH07111597A JPH07111597A JP25447993A JP25447993A JPH07111597A JP H07111597 A JPH07111597 A JP H07111597A JP 25447993 A JP25447993 A JP 25447993A JP 25447993 A JP25447993 A JP 25447993A JP H07111597 A JPH07111597 A JP H07111597A
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Abstract
(57)【要約】 （修正有）
【目的】 駆動クロック周波数を引き上げずにランレン
グス検出速度を向上させる。 【構成】 ２値データを所定ビット数Ｎで出力するデー
タバッファ回路１と、そのデータ更新信号を供給する制
御回路２２からのシフト信号で、バッファ回路の出力デ
ータを許容連続ビット数Ｋ単位のデータに分割して出力
するシフト処理回路３と、その出力の２値信号の変化点
検出回路７と、その変化点情報に基づき、許容連続ビッ
ト数Ｋを越えたか否か、また越えた場合ランレングス計
数値信号を出力するランレングス計数器２１と、前記ビ
ット数Ｋ単位で分割出力された信号の最後尾ビット以降
を最後尾データの反転信号とし、反転したビット数Ｋ単
位の最終データ群に対するビット変化点情報について最
後尾データに対する変化点情報ビット以降を後ろ詰めに
し、空きビットを先頭ビットと同一にするプライオリテ
ィエンコーダ１１を変化点検出回路とランレングス計数
器との間に介挿する。
グス検出速度を向上させる。 【構成】 ２値データを所定ビット数Ｎで出力するデー
タバッファ回路１と、そのデータ更新信号を供給する制
御回路２２からのシフト信号で、バッファ回路の出力デ
ータを許容連続ビット数Ｋ単位のデータに分割して出力
するシフト処理回路３と、その出力の２値信号の変化点
検出回路７と、その変化点情報に基づき、許容連続ビッ
ト数Ｋを越えたか否か、また越えた場合ランレングス計
数値信号を出力するランレングス計数器２１と、前記ビ
ット数Ｋ単位で分割出力された信号の最後尾ビット以降
を最後尾データの反転信号とし、反転したビット数Ｋ単
位の最終データ群に対するビット変化点情報について最
後尾データに対する変化点情報ビット以降を後ろ詰めに
し、空きビットを先頭ビットと同一にするプライオリテ
ィエンコーダ１１を変化点検出回路とランレングス計数
器との間に介挿する。
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号の伝送及び
記録の際に適用されるような、Ｍビット（Ｍは自然数）
の情報語をＮビット（ＮはＭより大きい自然数）の通信
路及び記録符号語に変換する場合に、一連の変換データ
の中から同一符号（０又は１）のランレングスを検出す
るためのランレングス検出装置に関する。
記録の際に適用されるような、Ｍビット（Ｍは自然数）
の情報語をＮビット（ＮはＭより大きい自然数）の通信
路及び記録符号語に変換する場合に、一連の変換データ
の中から同一符号（０又は１）のランレングスを検出す
るためのランレングス検出装置に関する。
【０００２】
【従来の技術】一般にＭビットの情報語をＮビットに符
号化した場合、符号化データは複数個存在することにな
り、この中から符号語として最適なものが選択され、そ
して伝送され、又は記録される。
号化した場合、符号化データは複数個存在することにな
り、この中から符号語として最適なものが選択され、そ
して伝送され、又は記録される。
【０００３】そして２値データを通信路及び記録符号語
に変換するに際し、０又は１のいずれかが連続する場合
には、その連続数が大き過ぎるとデータからクロック情
報を抽出することが困難になり、セルフクロック機能が
得られなくなるため、符号語の選択に当たっては１連の
符号語において最大連続ビット数がＫビット（ＫはＮよ
り小さい自然数）以内に納まるように条件付けされ、選
択がなされていた。
に変換するに際し、０又は１のいずれかが連続する場合
には、その連続数が大き過ぎるとデータからクロック情
報を抽出することが困難になり、セルフクロック機能が
得られなくなるため、符号語の選択に当たっては１連の
符号語において最大連続ビット数がＫビット（ＫはＮよ
り小さい自然数）以内に納まるように条件付けされ、選
択がなされていた。
【０００４】しかしながら従来のランレングス検出回路
では常に１クロックで１ビットのデータしか検出できな
いため、その処理速度はランレングス検出回路を駆動す
るクロック信号の周波数で制限されてしまい、検出速度
を向上するにはクロック周波数を引き上げる以外にない
という問題点があった。
では常に１クロックで１ビットのデータしか検出できな
いため、その処理速度はランレングス検出回路を駆動す
るクロック信号の周波数で制限されてしまい、検出速度
を向上するにはクロック周波数を引き上げる以外にない
という問題点があった。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、上記のような符号化において、許容連続ビ
ット数Ｋを満たしているか否かを検出する速度、並びに
許容連続ビット数を越えた場合のランレングスを計数す
る速度を向上させるランレングス検出装置の開発するこ
とである。
する課題は、上記のような符号化において、許容連続ビ
ット数Ｋを満たしているか否かを検出する速度、並びに
許容連続ビット数を越えた場合のランレングスを計数す
る速度を向上させるランレングス検出装置の開発するこ
とである。
【０００６】
【課題を解決するための手段】本発明は、２値データを
所定のビット数Ｎで構成される１語分ラッチして出力す
るデータバッファ回路と、該バッファ回路にデータ更新
信号を供給する制御回路と、該制御回路から出力される
シフト信号により前記バッファ回路からの出力データを
予め設定された許容連続ビット数Ｋ単位のデータに分割
して順次出力するシフト処理回路と、前記ビット数Ｋ単
位のデータから２値信号の変化点を検出する変化点検出
回路と、該変化点検出回路で検出される変化点情報に基
づいて前記許容連続ビット数を越えたことを示す信号と
予め設定された許容ランレングスを越えた場合のランレ
ングス計数値信号とを出力するランレングス計数器と、
前記シフト検出回路に設けられるとともに前記ビット数
Ｋ単位で分割出力された信号の最後尾ビット以降を最後
尾データの反転信号とする反転信号設定回路と、前記変
化点検出回路における前記最後尾データを反転したビッ
ト数Ｋ単位の最終データ群に対するビット変化点情報に
ついて該最後尾データに対する変化点情報ビット以降を
後ろ詰めにするとともに空きビットを先頭ビットと同一
にする後ろ詰め処理回路を有するプライオリティエンコ
ーダを前記変化点検出回路とランレングス計数器との間
に介挿せしめてなる。
所定のビット数Ｎで構成される１語分ラッチして出力す
るデータバッファ回路と、該バッファ回路にデータ更新
信号を供給する制御回路と、該制御回路から出力される
シフト信号により前記バッファ回路からの出力データを
予め設定された許容連続ビット数Ｋ単位のデータに分割
して順次出力するシフト処理回路と、前記ビット数Ｋ単
位のデータから２値信号の変化点を検出する変化点検出
回路と、該変化点検出回路で検出される変化点情報に基
づいて前記許容連続ビット数を越えたことを示す信号と
予め設定された許容ランレングスを越えた場合のランレ
ングス計数値信号とを出力するランレングス計数器と、
前記シフト検出回路に設けられるとともに前記ビット数
Ｋ単位で分割出力された信号の最後尾ビット以降を最後
尾データの反転信号とする反転信号設定回路と、前記変
化点検出回路における前記最後尾データを反転したビッ
ト数Ｋ単位の最終データ群に対するビット変化点情報に
ついて該最後尾データに対する変化点情報ビット以降を
後ろ詰めにするとともに空きビットを先頭ビットと同一
にする後ろ詰め処理回路を有するプライオリティエンコ
ーダを前記変化点検出回路とランレングス計数器との間
に介挿せしめてなる。
【０００７】
【作用】上記構成において、シフト処理回路で１語Ｎビ
ットのデータはＫビット単位に分割処理され、前記変化
点検出回路ではＫビット内の最後尾の出力変化点及び前
回のＫビットデータの最終ビットからの最初の変化点が
検出される。
ットのデータはＫビット単位に分割処理され、前記変化
点検出回路ではＫビット内の最後尾の出力変化点及び前
回のＫビットデータの最終ビットからの最初の変化点が
検出される。
【０００８】これら変化点情報から変化点の有無や、検
出対象Ｋビット長での最後尾の連続ビット数の算出、及
び前Ｋビット長データから連なる同一符号の連続するビ
ット数の算定を行う。このようにしてＫビット単位での
計数を繰り返すことにより、１語Ｎビット分のデータに
ついてのランレングス検出処理が行われる。
出対象Ｋビット長での最後尾の連続ビット数の算出、及
び前Ｋビット長データから連なる同一符号の連続するビ
ット数の算定を行う。このようにしてＫビット単位での
計数を繰り返すことにより、１語Ｎビット分のデータに
ついてのランレングス検出処理が行われる。
【０００９】またＫビット単位で変化点検出を行うこと
でＫビット内に変化点が無い場合には、許容できるラン
レングスを越えることになり、計数処理を行うまでも無
く判別できる。
でＫビット内に変化点が無い場合には、許容できるラン
レングスを越えることになり、計数処理を行うまでも無
く判別できる。
【００１０】さらに反転信号設定回路によりシフト処理
回路の出力信号の最後尾ビットが検出可能となる。
回路の出力信号の最後尾ビットが検出可能となる。
【００１１】
【実施例】以下本発明のランレングス検出装置の一実施
例について図面に基づき詳細に説明する。図中スラッシ
ュの横に記載された数字はビット数を表している。
例について図面に基づき詳細に説明する。図中スラッシ
ュの横に記載された数字はビット数を表している。
【００１２】図１は原理図を示す回路ブロック図であ
り、１は２値データを所定のビット数Ｎで構成される１
語分ラッチして出力するデータバッファ回路、２２は制
御回路、３は前記制御回路２２からのシフト信号により
前記バッファ回路１からの出力データを許容連続ビット
数Ｋ単位のデータに分割して順次出力するシフト処理回
路、７は前記Ｋビット単位のデータから２値信号の変化
点を検出する変化点検出回路、２１は前記変化点検出回
路７で順次検出される変化点情報から許容連続ビット数
を越えたことを示す信号並びに許容ランレングスを越え
た場合のランレングス計数値を出力するランレングス計
数器である。
り、１は２値データを所定のビット数Ｎで構成される１
語分ラッチして出力するデータバッファ回路、２２は制
御回路、３は前記制御回路２２からのシフト信号により
前記バッファ回路１からの出力データを許容連続ビット
数Ｋ単位のデータに分割して順次出力するシフト処理回
路、７は前記Ｋビット単位のデータから２値信号の変化
点を検出する変化点検出回路、２１は前記変化点検出回
路７で順次検出される変化点情報から許容連続ビット数
を越えたことを示す信号並びに許容ランレングスを越え
た場合のランレングス計数値を出力するランレングス計
数器である。
【００１３】ここで２４ビット（これをＭビットとす
る）の１情報語を２５ビット（これをＮビットとする）
の１符号語に変換する時の許容連続ビット数を１０ビッ
ト（これをＫビットとする）とする。つまり比較選択対
象となる符号語が２種類あり、検出回路が２種類あるも
のとする。
る）の１情報語を２５ビット（これをＮビットとする）
の１符号語に変換する時の許容連続ビット数を１０ビッ
ト（これをＫビットとする）とする。つまり比較選択対
象となる符号語が２種類あり、検出回路が２種類あるも
のとする。
【００１４】図２は本発明の１実施例のランレングス検
出装置の回路ブロックを示し、データバッファ回路１は
２５ビットのデータラッチ回路により構成されており、
２５ビットのデータを１語のデータとして取り込み、制
御回路２２からデータ更新信号ＬＴ１を受け取るまで取
り込んだ１語のデータを保持する。そして前記データバ
ッファ回路１に保持された２５ビットのデータはシフト
処理回路３に出力される。
出装置の回路ブロックを示し、データバッファ回路１は
２５ビットのデータラッチ回路により構成されており、
２５ビットのデータを１語のデータとして取り込み、制
御回路２２からデータ更新信号ＬＴ１を受け取るまで取
り込んだ１語のデータを保持する。そして前記データバ
ッファ回路１に保持された２５ビットのデータはシフト
処理回路３に出力される。
【００１５】前記シフト処理回路３は図３の回路図に示
すように、多数のセレクタＳと、一つのＤタイプのフリ
ップフロップＤと、インバータ回路４とで構成されてお
り、その動作論理は次の表１の通りである。
すように、多数のセレクタＳと、一つのＤタイプのフリ
ップフロップＤと、インバータ回路４とで構成されてお
り、その動作論理は次の表１の通りである。
【００１６】
【表１】
【００１７】また前記セレクタＳ及びフリップフロップ
Ｄの論理は夫々図４及び図５に示す通りである。前記デ
ータバッファ回路１から２５ビットの入力データＩ0 〜
Ｉ24が入力され、前記制御回路２２から各セレクタＳに
出力される２ビットのシフト信号Ｓ０、Ｓ１で許容連続
ビット数Ｋ（Ｋ＝１０）単位にデータを分割して出力す
る。
Ｄの論理は夫々図４及び図５に示す通りである。前記デ
ータバッファ回路１から２５ビットの入力データＩ0 〜
Ｉ24が入力され、前記制御回路２２から各セレクタＳに
出力される２ビットのシフト信号Ｓ０、Ｓ１で許容連続
ビット数Ｋ（Ｋ＝１０）単位にデータを分割して出力す
る。
【００１８】前記フリップフロップＤでは、１語前に選
択された入力データの最後尾のビットＩ24がＩ-1とな
り、このデータが更新信号ＬＴ１のタイミングで保持さ
れており、該データは前記シフト信号Ｓ０及びＳ１が０
のときに出力データＯ-1（以下出力データには図中後述
する反転データを意味するためＯの上にバーを付してい
る）が出力される。
択された入力データの最後尾のビットＩ24がＩ-1とな
り、このデータが更新信号ＬＴ１のタイミングで保持さ
れており、該データは前記シフト信号Ｓ０及びＳ１が０
のときに出力データＯ-1（以下出力データには図中後述
する反転データを意味するためＯの上にバーを付してい
る）が出力される。
【００１９】また前記シフト信号Ｓ０、Ｓ１によりシフ
トされた入力信号は、前記インバータ回路４の動作によ
り、その最後尾以降のビットが前記Ｉ24の反転データに
置き換えられる。
トされた入力信号は、前記インバータ回路４の動作によ
り、その最後尾以降のビットが前記Ｉ24の反転データに
置き換えられる。
【００２０】斯かるシフト処理回路３の各出力データＯ
-1〜Ｏ9 は前記変化点検出回路７に出力される。さて前
記変化点検出回路７は、図６に示すように第１〜第３の
３つの論理ブロックＲ１〜Ｒ３から構成され、図中第１
論理回路８は排他的論理和を出力し、第２論理回路９は
論理積を出力し、第３論理回路１０はインバータであ
る。そして第３論理回路ブロックＲ３は第１及び第２論
理回路ブロックＲ１、Ｒ２の出力の論理和を演算するブ
ロックである。
-1〜Ｏ9 は前記変化点検出回路７に出力される。さて前
記変化点検出回路７は、図６に示すように第１〜第３の
３つの論理ブロックＲ１〜Ｒ３から構成され、図中第１
論理回路８は排他的論理和を出力し、第２論理回路９は
論理積を出力し、第３論理回路１０はインバータであ
る。そして第３論理回路ブロックＲ３は第１及び第２論
理回路ブロックＲ１、Ｒ２の出力の論理和を演算するブ
ロックである。
【００２１】前記第１、第２論理回路ブロックＲ１、Ｒ
２の入力には前記シフト処理回路３の出力データＯ-1〜
Ｏ9 が入力される。そして第１論理回路ブロックＲ１の
第１論理回路８の一方の入力端子にはこれら出力データ
Ｏ-1〜Ｏ9 が入力され、他方の入力端子にはＯ-1が共通
で入力される。さらに第２論理回路ブロックＲ２の第１
論理回路８の一方の入力端子には前記出力データＯ-1〜
Ｏ9 が入力され、他方の入力端子にはインバータ１０に
よるＯ-1の反転データが共通で入力される。
２の入力には前記シフト処理回路３の出力データＯ-1〜
Ｏ9 が入力される。そして第１論理回路ブロックＲ１の
第１論理回路８の一方の入力端子にはこれら出力データ
Ｏ-1〜Ｏ9 が入力され、他方の入力端子にはＯ-1が共通
で入力される。さらに第２論理回路ブロックＲ２の第１
論理回路８の一方の入力端子には前記出力データＯ-1〜
Ｏ9 が入力され、他方の入力端子にはインバータ１０に
よるＯ-1の反転データが共通で入力される。
【００２２】そして前記第１、第２論理回路ブロックＲ
１、Ｒ２の各論理回路９から１０ビットの出力信号Ａ０
〜Ａ９、Ｂ０〜Ｂ９が夫々出力される。第３論理回路ブ
ロックＲ３ではこれら出力Ａ０〜Ａ９、Ｂ０〜Ｂ９を入
力としてその論理和Ｃ０〜Ｃ９（１０ビット）が出力さ
れる。
１、Ｒ２の各論理回路９から１０ビットの出力信号Ａ０
〜Ａ９、Ｂ０〜Ｂ９が夫々出力される。第３論理回路ブ
ロックＲ３ではこれら出力Ａ０〜Ａ９、Ｂ０〜Ｂ９を入
力としてその論理和Ｃ０〜Ｃ９（１０ビット）が出力さ
れる。
【００２３】ところで前記出力Ａ０〜Ａ９ではＯ-1同一
符号から異なる符号への変化点が示され、前記出力Ｂ０
〜Ｂ９ではＯ-1の反転符号から異なる符号への変化点が
示されるので、前記出力Ｃ１〜Ｃ９はビットの全変化点
の位置のビットが１の出力となる。なお、これら各出力
Ａ０〜Ａ９、Ｃ０〜Ｃ９は夫々プライオリティエンコー
ダ１１に入力される。
符号から異なる符号への変化点が示され、前記出力Ｂ０
〜Ｂ９ではＯ-1の反転符号から異なる符号への変化点が
示されるので、前記出力Ｃ１〜Ｃ９はビットの全変化点
の位置のビットが１の出力となる。なお、これら各出力
Ａ０〜Ａ９、Ｃ０〜Ｃ９は夫々プライオリティエンコー
ダ１１に入力される。
【００２４】前記プライオリティエンコーダ１１は図７
に示すようにＡ系及びＣ系データを処理する２種類の処
理系統ＧＡ、ＧＣから構成されている。そして夫々の処
理系統はその系別のデータ保持回路５１、５４及びプラ
イオリティエンコーダ５２、５５を有する。
に示すようにＡ系及びＣ系データを処理する２種類の処
理系統ＧＡ、ＧＣから構成されている。そして夫々の処
理系統はその系別のデータ保持回路５１、５４及びプラ
イオリティエンコーダ５２、５５を有する。
【００２５】Ａ系データ処理系統ＧＡのデータ保持回路
５１は図８に示すように入力端子にそれ夫々接続される
Ｄフリップフロップ回路Ｄから構成されている。そして
この保持回路５１は入力されたＡ系データをデータ更新
信号ＬＴ２で保持する。
５１は図８に示すように入力端子にそれ夫々接続される
Ｄフリップフロップ回路Ｄから構成されている。そして
この保持回路５１は入力されたＡ系データをデータ更新
信号ＬＴ２で保持する。
【００２６】またＡ系データ処理系統ＧＡのプライオリ
ティエンコーダは図９に示すように入力端子に夫々接続
されるインバータ回路Ｉ、多数のアンド回路Ａ、オア回
路Ｏとから構成される。Ｋビット（Ｋ＝１０）の入力デ
ータＡ０〜Ａ９に基づいて、表２に示された論理に従
い、出力信号Ｘ０〜Ｘ３が出力される。
ティエンコーダは図９に示すように入力端子に夫々接続
されるインバータ回路Ｉ、多数のアンド回路Ａ、オア回
路Ｏとから構成される。Ｋビット（Ｋ＝１０）の入力デ
ータＡ０〜Ａ９に基づいて、表２に示された論理に従
い、出力信号Ｘ０〜Ｘ３が出力される。
【００２７】
【表２】
【００２８】従ってＡ系プライオリティエンコーダ５２
は入力信号Ａ０〜Ａ９が１である最下位ビットの位置を
２進数で表現することになる。なお、ここでＸ値は前語
あるいは前Ｋビットの最後尾ビットからのランレングス
示すものである。
は入力信号Ａ０〜Ａ９が１である最下位ビットの位置を
２進数で表現することになる。なお、ここでＸ値は前語
あるいは前Ｋビットの最後尾ビットからのランレングス
示すものである。
【００２９】一方Ｃ系プライオリティエンコーダＧＣの
データ保持回路５４は図１０に示すように入力端子に夫
々接続されるセレクタＳとＤフリップフロップ回路Ｄと
から構成されている。
データ保持回路５４は図１０に示すように入力端子に夫
々接続されるセレクタＳとＤフリップフロップ回路Ｄと
から構成されている。
【００３０】そして入力されたＣ系データは、次段のエ
ンコーダ処理と整合させるために、第１、第２回目の処
理の場合にセレクタＳがＯＦＦとされ、データがスルー
させられてそのまま出力されるが、第３回目のデータを
処理する場合にセレクタＳをＯＮとし、Ｃ系データを５
ビット後ろ詰めにして出力（即ちＣ４〜Ｃ０をＤ９〜Ｄ
５に出力）にし、空いたＤ４〜Ｄ０にＣ０と同じデータ
を出力する。
ンコーダ処理と整合させるために、第１、第２回目の処
理の場合にセレクタＳがＯＦＦとされ、データがスルー
させられてそのまま出力されるが、第３回目のデータを
処理する場合にセレクタＳをＯＮとし、Ｃ系データを５
ビット後ろ詰めにして出力（即ちＣ４〜Ｃ０をＤ９〜Ｄ
５に出力）にし、空いたＤ４〜Ｄ０にＣ０と同じデータ
を出力する。
【００３１】３０は前記セレクタＳとＣ０と同一データ
を挿入する回路とを含む後ろ詰め回路であり、セレクタ
Ｓを通過したデータはデータ更新信号ＬＴ２で保持され
る。またＣ系プライオリティエンコーダ５５は図１１に
示すように入力端子に夫々接続されるインバータ回路Ｉ
と多数のアンド回路Ａ及びオア回路Ｏとから構成され
る。
を挿入する回路とを含む後ろ詰め回路であり、セレクタ
Ｓを通過したデータはデータ更新信号ＬＴ２で保持され
る。またＣ系プライオリティエンコーダ５５は図１１に
示すように入力端子に夫々接続されるインバータ回路Ｉ
と多数のアンド回路Ａ及びオア回路Ｏとから構成され
る。
【００３２】そしてＫビット（Ｋ＝１０）の入力データ
Ｄ０〜Ｄ９に基づいて表３で示す論理に従い４ビットの
出力信号Ｙ０〜Ｙ３が出力される。
Ｄ０〜Ｄ９に基づいて表３で示す論理に従い４ビットの
出力信号Ｙ０〜Ｙ３が出力される。
【００３３】
【表３】
【００３４】従ってＣ系プライオリティエンコーダ５５
は、入力信号Ｄ０〜Ｄ９が１である最上位ビットの位置
を２進数で表現することになると共に、１０ビットすべ
てが同一ビットであればＤＦ信号は１を出力することに
なる。またＹ値はＫビットデータ長単位における最後尾
ビットまでのランレングスを示し、ＤＦ信号はＫビット
連続の有無を示すものとなる。
は、入力信号Ｄ０〜Ｄ９が１である最上位ビットの位置
を２進数で表現することになると共に、１０ビットすべ
てが同一ビットであればＤＦ信号は１を出力することに
なる。またＹ値はＫビットデータ長単位における最後尾
ビットまでのランレングスを示し、ＤＦ信号はＫビット
連続の有無を示すものとなる。
【００３５】そしてプライオリティエンコーダ１１の出
力値Ｘ、Ｙ及びＤＦ信号はランレングス計数器２１にお
いて入力される。前記ランレングス計数器２１は図１２
に示すようにデータラッチ回路（フリップフロップ）Ｄ
（３１〜３６）、加算器４１、セレクタＳ（３７〜３
９）、比較器４２とから構成されている。このランレン
グス計数器２１では１語が２５ビット（Ｎ＝２５）で１
０ビット（Ｋ＝１０）単位で処理するので計数処理は３
回行うことになる。
力値Ｘ、Ｙ及びＤＦ信号はランレングス計数器２１にお
いて入力される。前記ランレングス計数器２１は図１２
に示すようにデータラッチ回路（フリップフロップ）Ｄ
（３１〜３６）、加算器４１、セレクタＳ（３７〜３
９）、比較器４２とから構成されている。このランレン
グス計数器２１では１語が２５ビット（Ｎ＝２５）で１
０ビット（Ｋ＝１０）単位で処理するので計数処理は３
回行うことになる。
【００３６】まず第１回目では、Ｘ値、Ｙ値、ＤＦ信号
を、セレクタ回路３７をＳ２信号のＯＮで切り換えるこ
とにより、夫々データ更新信号ＬＴ３のタイミングでデ
ータラッチ回路３１に取り込む。そしてデータラッチ回
路３３のＸ値とデータラッチ回路３５のＹ値を加算器４
１で加算し、ランレングスを算出する。
を、セレクタ回路３７をＳ２信号のＯＮで切り換えるこ
とにより、夫々データ更新信号ＬＴ３のタイミングでデ
ータラッチ回路３１に取り込む。そしてデータラッチ回
路３３のＸ値とデータラッチ回路３５のＹ値を加算器４
１で加算し、ランレングスを算出する。
【００３７】この値をデータラッチ回路３６でＬＴ４の
タイミングでこの値を保持し、Ｚ値として出力する。次
の比較器４２ではＺ値が１０以上であればランレングス
が許容値を越えていることを示すＯＦ信号を１とし、Ｌ
Ｔ５のタイミングでこれを保持する。
タイミングでこの値を保持し、Ｚ値として出力する。次
の比較器４２ではＺ値が１０以上であればランレングス
が許容値を越えていることを示すＯＦ信号を１とし、Ｌ
Ｔ５のタイミングでこれを保持する。
【００３８】また第２回目についても１回目と同様にＸ
値、Ｙ値、ＤＦ信号をデータラッチ回路３１〜３３に、
また第１回目のＹ値及びＤＦ信号はデータラッチ回路３
５と３４に夫々ＬＴ３のタイミングで取り込む。そして
データラッチ回路３３のＸ値とデータラッチ回路３５の
Ｙ値とを加算器４１で加算し、、ランレングスを算出す
る。
値、Ｙ値、ＤＦ信号をデータラッチ回路３１〜３３に、
また第１回目のＹ値及びＤＦ信号はデータラッチ回路３
５と３４に夫々ＬＴ３のタイミングで取り込む。そして
データラッチ回路３３のＸ値とデータラッチ回路３５の
Ｙ値とを加算器４１で加算し、、ランレングスを算出す
る。
【００３９】この値をデータラッチ回路３６でＬＴ４の
タイミングで保持する。次の比較器４２ではＺ値がＫ以
上であればＯＦ信号を１とし、これをＬＴ５のタイミン
グで保持する。また前Ｋビットで算出したＺ値と今回の
Ｚ値とを比較し、大きい値をＺＭ値として保持し、これ
を出力する。
タイミングで保持する。次の比較器４２ではＺ値がＫ以
上であればＯＦ信号を１とし、これをＬＴ５のタイミン
グで保持する。また前Ｋビットで算出したＺ値と今回の
Ｚ値とを比較し、大きい値をＺＭ値として保持し、これ
を出力する。
【００４０】但しデータラッチ回路３４のＤＦ信号が１
であれば、１０ビット分全て同一符号であるので、ラン
レングス計算回路５０内のセレクタ３８はＯＮとなり、
前回計算したＺ値を帰還した値とＸ値を加算してＺ値を
算出する。
であれば、１０ビット分全て同一符号であるので、ラン
レングス計算回路５０内のセレクタ３８はＯＮとなり、
前回計算したＺ値を帰還した値とＸ値を加算してＺ値を
算出する。
【００４１】さらに第３回目も前記第２回目と同様の処
理が行われる。これら３回の処理が終了した時点で比較
器４２の出力には、ランレングス許容値を越えたか否か
を示すＯＦ信号とランレングスＺＭ値とが得られる。こ
のＯＦ信号が１の場合にはＺＭ値は許容連続ビット数を
越えた値が出る。
理が行われる。これら３回の処理が終了した時点で比較
器４２の出力には、ランレングス許容値を越えたか否か
を示すＯＦ信号とランレングスＺＭ値とが得られる。こ
のＯＦ信号が１の場合にはＺＭ値は許容連続ビット数を
越えた値が出る。
【００４２】なお、次の連続した語にまたがる前語の最
後尾のランレングスとなる次につながるＹ値は、第３回
目のＤＦ信号（データラッチ回路３１の出力）が１の場
合にデータラッチ回路３６のＺ値が、０の場合にデータ
ラッチ回路３２のＹ値が選択され、出力される。
後尾のランレングスとなる次につながるＹ値は、第３回
目のＤＦ信号（データラッチ回路３１の出力）が１の場
合にデータラッチ回路３６のＺ値が、０の場合にデータ
ラッチ回路３２のＹ値が選択され、出力される。
【００４３】このようにして２種類の符号語について、
ＯＦ信号のいずれか一方が１の場合は１でない方が、ま
た両者が１の場合はＺＭ値が小さい方が選択される。ま
た両者ランレングスの関係の条件が同じであれば、ラン
レングス以外の条件を比較し、いずれかを選択し最終出
力する符号語を決定する。
ＯＦ信号のいずれか一方が１の場合は１でない方が、ま
た両者が１の場合はＺＭ値が小さい方が選択される。ま
た両者ランレングスの関係の条件が同じであれば、ラン
レングス以外の条件を比較し、いずれかを選択し最終出
力する符号語を決定する。
【００４４】そしてここで選択された符号語のＹ値及び
前記Ｉ24のデータが前述のとおり次の計数処理のデータ
となり、ＬＴ１のタイミングで保持される。更に各回路
のＹ値及びＩ24のデータを除くデータラッチ回路はこの
後初期化される。
前記Ｉ24のデータが前述のとおり次の計数処理のデータ
となり、ＬＴ１のタイミングで保持される。更に各回路
のＹ値及びＩ24のデータを除くデータラッチ回路はこの
後初期化される。
【００４５】以上の説明における各信号のタイミングチ
ャートを図１３に示す。そして本実施例のランレングス
検出装置では許容連続Ｋビット数単位でラン長の変化点
を変化点検出回路７で検出することにより、Ｋビット内
に変化点が存在する場合には許容値を越えることが無い
と判断でき、前後の連続するＫビットに亙るランレング
スを計数することで許容値を越えるか否かの計数判別処
理が可能となる。
ャートを図１３に示す。そして本実施例のランレングス
検出装置では許容連続Ｋビット数単位でラン長の変化点
を変化点検出回路７で検出することにより、Ｋビット内
に変化点が存在する場合には許容値を越えることが無い
と判断でき、前後の連続するＫビットに亙るランレング
スを計数することで許容値を越えるか否かの計数判別処
理が可能となる。
【００４６】従って斯かるランレングス検出装置では１
クロックで１ビット分しか検出できない従来例に比較し
てランレングス検出速度を大幅に向上することができ
る。また、シフト処理回路３で３分割処理を同時に行
い、変化点検出及び計数処理と同様の処理を３つ並列に
処理する構成とすれば、更に高速処理が可能となる。
クロックで１ビット分しか検出できない従来例に比較し
てランレングス検出速度を大幅に向上することができ
る。また、シフト処理回路３で３分割処理を同時に行
い、変化点検出及び計数処理と同様の処理を３つ並列に
処理する構成とすれば、更に高速処理が可能となる。
【００４７】なお、上記の説明では最大許容連続数Ｋを
１０の場合について１語２５ビットで説明したが、Ｋ値
が１０以外の場合、１語が２５ビット以外の場合につい
ても各回路のビット数を増減させることにより同様に構
成できる。
１０の場合について１語２５ビットで説明したが、Ｋ値
が１０以外の場合、１語が２５ビット以外の場合につい
ても各回路のビット数を増減させることにより同様に構
成できる。
【００４８】
【発明の効果】以上の説明の如く本発明によればランレ
ングス検出装置を駆動するクロック周波数を引き上げる
ことなくランレングスの検出速度を向上させることがで
きる優れた効果が得られる。
ングス検出装置を駆動するクロック周波数を引き上げる
ことなくランレングスの検出速度を向上させることがで
きる優れた効果が得られる。
【図１】本発明のランレングス検出装置の原理を説明す
る回路ブロック図である。
る回路ブロック図である。
【図２】本発明のランレングス検出装置の一実施例を説
明する回路ブロック図である。
明する回路ブロック図である。
【図３】図２のシフト処理回路の回路ブロック図であ
る。
る。
【図４】図３のセレクタの動作原理を示す図である。
【図５】図３のフリップフロップの動作原理を示す図で
ある。
ある。
【図６】図２の変化点検出回路の回路ブロック図であ
る。
る。
【図７】図２のプライオリティエンコーダの回路ブロッ
ク図である。
ク図である。
【図８】図７のＡ系データ保持回路の詳細ブロック図で
ある。
ある。
【図９】図７のＡ系プライオリティエンコーダの詳細ブ
ロック図である。
ロック図である。
【図１０】図７のＣ系データ保持回路の詳細ブロック図
である。
である。
【図１１】図７のＣ系プライオリティエンコーダの詳細
ブロック図である。
ブロック図である。
【図１２】図２のランレングス計数器の回路ブロック図
である。
である。
【図１３】図２〜図１２の各信号のタイミングチャート
である。
である。
１ データバッファ回路 ３ シフト処理回路 ７ 変化点検出回路 １１ プライオリティエンコーダ ２１ ランレングス計数器 ２２ 制御回路
Claims (1)
- 【請求項１】 ２値データを所定のビット数Ｎで構成さ
れる１語分ラッチして出力するデータバッファ回路と、
該バッファ回路にデータ更新信号を供給する制御回路
と、該制御回路から出力されるシフト信号により前記バ
ッファ回路からの出力データを予め設定された許容連続
ビット数Ｋ単位のデータに分割して順次出力するシフト
処理回路と、前記ビット数Ｋ単位のデータから２値信号
の変化点を検出する変化点検出回路と、該変化点検出回
路で検出される変化点情報に基づいて前記許容連続ビッ
ト数を越えたことを示す信号と予め設定された許容ラン
レングスを越えた場合のランレングス計数値信号とを出
力するランレングス計数器と、前記シフト検出回路に設
けられるとともに前記ビット数Ｋ単位で分割出力された
信号の最後尾ビット以降を最後尾データの反転信号とす
る反転信号設定回路と、前記変化点検出回路における前
記最後尾データを反転したビット数Ｋ単位の最終データ
群に対するビット変化点情報について該最後尾データに
対する変化点情報ビット以降を後ろ詰めにするとともに
空きビットを先頭ビットと同一にする後ろ詰め処理回路
を有するプライオリティエンコーダを前記変化点検出回
路とランレングス計数器との間に介挿せしめてなるラン
レングス検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447993A JPH07111597A (ja) | 1993-10-12 | 1993-10-12 | ランレングス検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447993A JPH07111597A (ja) | 1993-10-12 | 1993-10-12 | ランレングス検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111597A true JPH07111597A (ja) | 1995-04-25 |
Family
ID=17265628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25447993A Pending JPH07111597A (ja) | 1993-10-12 | 1993-10-12 | ランレングス検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111597A (ja) |
-
1993
- 1993-10-12 JP JP25447993A patent/JPH07111597A/ja active Pending
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