JPH07111455A - Parallel a/d converter provided with test function - Google Patents
Parallel a/d converter provided with test functionInfo
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- JPH07111455A JPH07111455A JP25386993A JP25386993A JPH07111455A JP H07111455 A JPH07111455 A JP H07111455A JP 25386993 A JP25386993 A JP 25386993A JP 25386993 A JP25386993 A JP 25386993A JP H07111455 A JPH07111455 A JP H07111455A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はテスト機能付き並列型A
/D変換装置に関し、特に、テスト対象のA/D変換器
にテスト用の電圧を発生するテスト電圧発生機能を付加
した並列型A/D変換装置に関するものである。The present invention relates to a parallel type A with a test function.
More particularly, the present invention relates to a parallel A / D conversion device in which a test voltage generating function for generating a test voltage is added to an A / D converter to be tested.
【0002】[0002]
【従来の技術】図4は、画像信号処理等に用いられてい
る並列型A/D変換器のテストの機能を有する従来技術
の並列型A/D変換装置一例を示すブロック図である。
ここでは、説明を単純にするために、3ビットの並列型
A/D変換器を例として説明する。2. Description of the Related Art FIG. 4 is a block diagram showing an example of a conventional parallel type A / D converter having a test function of a parallel type A / D converter used for image signal processing and the like.
Here, in order to simplify the description, a 3-bit parallel A / D converter will be described as an example.
【0003】この並列型A/D変換装置は、テスト対象
の並列型A/D変換器3と、出力が並列型A/D変換器
3のアナログ入力端子8に接続される電源18と、入力
が並列型A/D変換器3のディジタル出力端子9、10
および11に接続されたバッファ・メモリ20とから構
成される。This parallel type A / D converter includes a parallel type A / D converter 3 to be tested, a power source 18 whose output is connected to an analog input terminal 8 of the parallel type A / D converter 3, and an input. Are digital output terminals 9 and 10 of the parallel A / D converter 3.
And a buffer memory 20 connected to 11.
【0004】さらに、図4に示すテスト対象の並列型A
/D変換器3は、高電位側基準電源電圧Vref1が供給さ
れる基準電圧端子5および低電位側基準電源電圧Vref2
が供給される基準電圧端子6を両端とした抵抗ラダー
(R1〜R9)と、アナログ入力電圧Vinが供給され
るアナログ入力端子8を一方の入力端子に接続し、所定
の基準電圧を供給する抵抗ラダー(R1〜R9)の分割
端(TP1〜TP8)を他方の入力端子に接続し、アナ
ログ入力電圧Vinと分割端(TP1〜TP8)に発生
する分割電圧とを比較して出力信号を出力する出力端
(CO1〜CO8)とを有する比較器(CP1〜CP
8)と、入力が比較器(CP1〜CP8)の出力端子
(CO1〜CO8)に接続され出力が並列型A/D変換
器3のディジタル出力端子9、10および11に接続さ
れるエンコーダ19とにより構成される。また、抵抗ラ
ダー(R1〜R9)は、R2=R3=R4=R5=R6
=R7=R8、R1=R9=R2/2の関係を満たして
いる。Further, the parallel type A to be tested shown in FIG.
The / D converter 3 includes a reference voltage terminal 5 to which the high-potential-side reference power supply voltage V ref1 is supplied and a low-potential-side reference power supply voltage V ref2.
A resistor ladder (R1 to R9) having a reference voltage terminal 6 supplied to both ends and an analog input terminal 8 supplied with an analog input voltage Vin are connected to one input terminal to supply a predetermined reference voltage. The division ends (TP1 to TP8) of the ladder (R1 to R9) are connected to the other input terminal, and the analog input voltage Vin is compared with the division voltage generated at the division ends (TP1 to TP8) to output an output signal. Comparator (CP1 to CP) having output terminals (CO1 to CO8)
8) and an encoder 19 whose input is connected to the output terminals (CO1 to CO8) of the comparators (CP1 to CP8) and whose output is connected to the digital output terminals 9, 10 and 11 of the parallel A / D converter 3. It is composed of Further, the resistance ladder (R1 to R9) is R2 = R3 = R4 = R5 = R6
= R7 = R8, R1 = R9 = R2 / 2 are satisfied.
【0005】次に、並列型A/D変換器3の動作につい
て説明する。Next, the operation of the parallel A / D converter 3 will be described.
【0006】この並列型A/D変換器3は、アナログ入
力端子8よりアナログ入力電圧Vinが入力され、アナ
ログ入力電圧Vinと基準電圧Vref1およびVref2を抵
抗ラダー(R1〜R9)によって分圧される端子(TP
1〜TP8)の電圧とが比較(CP1〜CP8)により
比較される。比較器(CP1〜CP8)の各出力(CO
1〜CO8)がエンコーダ19に入力され、エンコーダ
19により2進コードの出力(D1〜D3)に変換され
て、ディジタル出力(D1〜D3)をディジタル出力端
子(9〜11)に出力する。The parallel type A / D converter 3 receives an analog input voltage Vin from an analog input terminal 8 and divides the analog input voltage Vin and the reference voltages V ref1 and V ref2 by a resistance ladder (R1 to R9). Terminal (TP
1 to TP8) are compared by comparison (CP1 to CP8). Each output of the comparator (CP1 to CP8) (CO
1 to CO8) are input to the encoder 19, are converted into binary code outputs (D1 to D3) by the encoder 19, and digital outputs (D1 to D3) are output to the digital output terminals (9 to 11).
【0007】例えば、アナログ入力電圧Vinが、抵抗
ラダー(R1〜R9)の分割端(TP5とTP6)の中
間の電圧である場合、テスト対象の並列型A/D変換器
3に故障が無ければ、比較器(CP6〜CP8)の出力
(CO6〜CO8)はハイレベル(以下、Hとする)と
なり、比較器(CP1〜CP5)の出力(CO1〜CO
5)はローレベル(以下、Lとする)となり、比較器の
出力(CO1〜CO8)に対応するディジタル出力(D
1、D2、D3)=(0、1、1)を出力する。For example, when the analog input voltage Vin is an intermediate voltage between the division ends (TP5 and TP6) of the resistance ladders (R1 to R9), there is no failure in the parallel A / D converter 3 to be tested. , The outputs (CO6 to CO8) of the comparators (CP6 to CP8) become high level (hereinafter, referred to as H), and the outputs (CO1 to CO5) of the comparators (CP1 to CP5).
5) becomes low level (hereinafter, L), and the digital output (D1) corresponding to the output (CO1 to CO8) of the comparator.
1, D2, D3) = (0, 1, 1) is output.
【0008】次に、図4に示す並列型A/D変換器3の
テスト機能を有する並列型A/D変換装置の動作につい
て説明する。Next, the operation of the parallel A / D converter having the test function of the parallel A / D converter 3 shown in FIG. 4 will be described.
【0009】この並列型A/D変換装置は、テスト対象
並列型A/D変換器3に、並列型A/D変換器3の変換
速度に対して非常に速度の緩やかなテスト用のランプ電
圧21が電源18より印加され、入力されるランプ電圧
21の各電圧が並列型A/D変換器3の抵抗ラダー(R
1〜R9)の各隣あう分割端、例えば、分割端(TP3
またはTP4)の中間電圧におけるときの並列型A/D
変換器3のディジタル出力D(1〜D3)をバッファ・
メモリ20に記憶保持する。In this parallel type A / D converter, the test target parallel type A / D converter 3 is provided with a ramp voltage for a test whose speed is very slow with respect to the conversion speed of the parallel type A / D converter 3. 21 is applied from the power source 18, and each voltage of the input lamp voltage 21 is input to the resistance ladder (R) of the parallel type A / D converter 3.
1 to R9) adjacent division ends, for example, division end (TP3
Or parallel type A / D at the intermediate voltage of TP4)
Buffer the digital output D (1 to D3) of the converter 3.
It is stored and held in the memory 20.
【0010】テスト対象の並列型A/D変換器3は、抵
抗(R1〜R9)のばらつきまたは比較器(CP1〜C
P9)のオフセット等により、アナログ入力電圧Vin
に対して本来期待されるディジタル出力が出力されない
という故障を有する場合があり、バッファ・メモリ20
に記憶保持された各ディジタル出力が、電源18により
与えられた各入力電圧に対して並列型A/D変換器が故
障が無いとき本来期待されるディジタル出力と一致する
か否かにより、テスト対象の並列型A/Dが故障を有す
るか否かを判断する。The parallel type A / D converter 3 to be tested has variations in resistance (R1 to R9) or comparators (CP1 to C).
The analog input voltage Vin due to the offset of P9)
There is a case where the originally expected digital output is not output to the buffer memory 20.
Whether or not each digital output stored in the memory corresponds to the digital output originally expected when there is no failure in the parallel A / D converter for each input voltage given by the power supply 18 It is determined whether or not the parallel type A / D of 1 has a failure.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、上述し
た従来の並列型A/D変換装置のテスト動作において
は、テスト対象の並列型A/D変換器にテスト用の高精
度のランプ電圧を与えるための高性能な電源およびディ
ジタル出力を取り込むための高速なバッファ・メモリを
必要とし、この並列型A/D変換装置の集積化ために
は、回路構成が複雑になり、そのコストが非常に高くな
るという問題点があった。However, in the test operation of the above-mentioned conventional parallel type A / D converter, in order to apply a highly accurate ramp voltage for testing to the parallel type A / D converter to be tested. Requires a high-performance power supply and a high-speed buffer memory to capture the digital output, and the circuit configuration becomes complicated and the cost becomes very high for the integration of this parallel type A / D converter. There was a problem.
【0012】[0012]
【課題を解決するための手段】本発明のテスト機能付並
列型A/D変換装置は、高電位側基準電圧および低電位
側基準電圧の供給を受けアナログ信号をNビット(Nは
整数)のディジタル信号に変換する並列型A/D変換器
と、外部制御端子により前記アナログ信号と前記並列型
A/D変換器の機能をテストするテスト信号とを切換え
て前記並列型A/D変換器へ供給する第1の切換えスイ
ッチ回路と、前記高電位側基準電圧よりこの高電位側基
準電圧と前記低電電位側基準電圧の差電圧を2N で除し
た量子化電圧のn倍(nは1〜2N の整数)の電圧分降
下した階段状電圧を前記テスト信号として発生するテス
ト電圧発生回路とを有する構成である。A parallel type A / D converter with a test function according to the present invention is supplied with a high-potential-side reference voltage and a low-potential-side reference voltage and outputs an analog signal of N bits (N is an integer). To the parallel A / D converter, the parallel A / D converter for converting into a digital signal and the analog signal and a test signal for testing the function of the parallel A / D converter are switched by an external control terminal. The first changeover switch circuit to be supplied, and n times the quantized voltage obtained by dividing the difference voltage between the high-potential-side reference voltage and the low-electric-potential-side reference voltage by 2 N (n is 1 A test voltage generating circuit for generating a stepped voltage dropped by a voltage of (an integer of 2 N ) as the test signal.
【0013】また、本発明のテスト機能付並列型A/D
変換装置は、前記テスト電圧発生回路を制御する2N 個
のクロック信号を生成するクロック信号生成回路を有す
る構成とすることもできる。The parallel type A / D with a test function of the present invention
The conversion device may be configured to include a clock signal generation circuit that generates 2 N clock signals that control the test voltage generation circuit.
【0014】さらにまた、本発明のテスト機能付A/D
変換装置の前記テスト電圧発生回路は、前記高電位側基
準電圧の供給を受ける電圧基準端子と、この電圧基準端
子を第1の入力端子とし前記高電位側基準電圧より前記
量子化電圧の前記整数nの(n−1)倍の電圧分降下し
た階段状電圧の供給を受ける端子を第2の入力端子とす
るアナログ減算器と、前記第1の入力端子に出力端子が
接続された電圧利得1倍の増幅器と、第3および第4の
入力端子と前記アナログ減算器の出力端子に接続された
第1の出力端子と前記増幅器の入力端子に接続された第
2の出力端子とを有し前記第1の出力端子は前記第3ま
たは第4の入力端子に切換接続され前記第2の出力端子
は前記第4または第3の入力端子に切換接続され前記第
3および第4の入力端子がそれぞれ交互に前記増幅器の
入力端子または前記アナログ減算器の出力端子に接続さ
れる第2の切換えスイッチ回路と、一端が前記第3の入
力端子に接続され他端が前記電圧基準端子に接続される
第1の電圧保持容量と、一端が前記第4の入力端子に接
続され他端が前記電圧基準端子に接続される第2の電圧
保持容量と、入力端が前記第3の入力端子に接続され出
力端が前記電圧基準端子に接続される第1のスイッチ回
路と、入力端が前記第4の入力端子に接続され出力端が
前記電圧基準端子に接続される第2のスイッチ回路とを
有する構成とすることもできる。Furthermore, the A / D with test function of the present invention
The test voltage generating circuit of the converter includes a voltage reference terminal supplied with the high-potential-side reference voltage, and the voltage reference terminal serving as a first input terminal, and the integer of the quantized voltage from the high-potential-side reference voltage. An analog subtractor having a second input terminal that receives the supply of the stepwise voltage that is (n-1) times the voltage n, and a voltage gain of 1 having an output terminal connected to the first input terminal. A double amplifier, third and fourth input terminals, a first output terminal connected to the output terminal of the analog subtractor, and a second output terminal connected to the input terminal of the amplifier. The first output terminal is switch-connected to the third or fourth input terminal, the second output terminal is switch-connected to the fourth or third input terminal, and the third and fourth input terminals are respectively Alternately the input terminals of the amplifier or front A second change-over switch circuit connected to the output terminal of the analog subtractor, a first voltage holding capacitor having one end connected to the third input terminal and the other end connected to the voltage reference terminal, and one end A second voltage holding capacitor connected to the fourth input terminal and the other end connected to the voltage reference terminal; and an input end connected to the third input terminal and an output end connected to the voltage reference terminal. And a second switch circuit having an input end connected to the fourth input terminal and an output end connected to the voltage reference terminal.
【0015】またさらに、本発明のテスト機能付A/D
変換装置は、前記アナログ減算器は、反転入力が第1の
抵抗の一端および第2の抵抗の一端に接続され非反転入
力が第3の抵抗の一端および第4の抵抗の一端に接続さ
れ出力が前記第1の抵抗の他端に接続される演算増幅器
を有し、前記第2の抵抗の他端は前記第2の入力端子に
接続され前記第3の抵抗の他端は前記第1の入力端子に
接続され前記第4の抵抗の他端は前記電圧基準端子に接
続される構成とすることもできる。Furthermore, the A / D with test function of the present invention
In the conversion device, the analog subtractor has an inverting input connected to one end of the first resistance and one end of the second resistance, and a non-inverting input connected to one end of the third resistance and one end of the fourth resistance, and outputs the output. Has an operational amplifier connected to the other end of the first resistor, the other end of the second resistor is connected to the second input terminal, and the other end of the third resistor is the first resistor. The configuration may be such that it is connected to an input terminal and the other end of the fourth resistor is connected to the voltage reference terminal.
【0016】[0016]
【実施例】次に、図面を参照しながら本発明について説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【0017】図1は、本発明の一実施例のテスト機能付
A/D機能付A/D変換装置のブロック図である。本発
明の一実施例のテスト機能付A/D変換装置は、従来技
術の並列型A/D変換器と同じ構成の3ビットのA/D
変換器3を有し、この並列型A/D変換器3は、基準電
圧端子5および6のそれぞれを両端とした抵抗ラダー
(R1〜R9)を有し、アナログ入力端子8が切り換え
スイッチ回路2の出力端子29に接続され、出力端子
(9〜11)をディジタル出力(D1〜D3)が出力さ
れるディジタル出力端子(9〜11)を有する。FIG. 1 is a block diagram of an A / D conversion apparatus with a test function according to an embodiment of the present invention. An A / D converter with a test function according to an embodiment of the present invention is a 3-bit A / D having the same configuration as a parallel-type A / D converter of the related art.
The parallel-type A / D converter 3 has a converter 3 and resistance ladders (R1 to R9) having the reference voltage terminals 5 and 6 at both ends, and the analog input terminal 8 has a changeover switch circuit 2 Output terminals 29, and digital output terminals (9 to 11) from which digital outputs (D1 to D3) are output.
【0018】V0=q=(Vref1−Vref2)/8 なる量子化幅基準電圧V0が並列型A/D変換器から供
給され、クロック信号生成回路4からの制御信号(CL
K1〜CLK3)により制御され、出力端子31が切り
換えスイッチ回路2の一方の入力端に接続されたテスト
電圧発生回路1と、テスト制御端子27から印加される
テスト制御信号TESTにより、アナログ入力端子28
とテスト電圧発生回路1の出力端子31のどちらか一方
の端子が入力となるよう制御され、出力29が並列型A
/D変換器3の入力端子8に接続された切り換スイッチ
回路2と、出力が並列型A/D変換器3とテスト電圧発
生回路1に接続されたクロック信号生成回路4とから構
成される。A quantization width reference voltage V0 of V0 = q = ( Vref1 − Vref2 ) / 8 is supplied from the parallel A / D converter, and a control signal (CL) from the clock signal generation circuit 4 is supplied.
K1 to CLK3), the output terminal 31 is connected to one input terminal of the changeover switch circuit 2 and the test control signal TEST applied from the test control terminal 27.
And one of the output terminals 31 of the test voltage generation circuit 1 is controlled to be an input, and the output 29 has a parallel type A
The switching switch circuit 2 connected to the input terminal 8 of the / D converter 3 and the clock signal generation circuit 4 whose output is connected to the parallel A / D converter 3 and the test voltage generation circuit 1. .
【0019】次に、この実施例のテスト機能付A/D変
換装置の各ブロックの動作について説明する。Next, the operation of each block of the A / D converter with the test function of this embodiment will be described.
【0020】テスト制御信号TESTにより制御された
切り換えスイッチ回路2により、並列型A/D変換器3
をテストする状態とアナログ入力電圧VinをA/D変
換する状態とに切り換える。The parallel type A / D converter 3 is controlled by the changeover switch circuit 2 controlled by the test control signal TEST.
Is switched to a state in which the analog input voltage Vin is A / D converted.
【0021】アナログ入力電圧VinをA/D変換する
状態においては、切り換えスイッチ回路2によりアナロ
グ入力端子28と並列型A/D変換器の入力端子8とが
接続され、アナログ入力電圧Vinが3ビットのディジ
タル出力(D1〜D3)に変換される。In a state where the analog input voltage Vin is A / D converted, the changeover switch circuit 2 connects the analog input terminal 28 and the input terminal 8 of the parallel A / D converter, and the analog input voltage Vin is 3 bits. Are converted to digital outputs (D1 to D3).
【0022】並列型A/D変換器3をテストする状態に
おいては、始めに、切り換えスイッチ回路2によりテス
ト電圧発生回路1の出力端子31とテスト対象の並列型
A/D変換器3の入力端子8が接続される。次いで、ク
ロック信号生成回路4からの制御信号CLK1により、
テスト電圧発生回路1がテスト電圧を生成するための初
期状態となる。In the state where the parallel type A / D converter 3 is tested, first, the output terminal 31 of the test voltage generating circuit 1 and the input terminal of the parallel type A / D converter 3 to be tested by the changeover switch circuit 2. 8 are connected. Then, by the control signal CLK1 from the clock signal generation circuit 4,
The test voltage generation circuit 1 is in an initial state for generating a test voltage.
【0023】さらに、クロック信号生成回路4からの制
御信号CLK2およびCLK3により、並列型A/D変
換器3をテストするためのテスト電圧Vtestn が Vtestn =−n・q+Vref1(n=1〜8) として生成され、テスト対象の並列型A/D変換器3に
入力される。Further, by the control signals CLK2 and CLK3 from the clock signal generation circuit 4, the test voltage V testn for testing the parallel A / D converter 3 is V testn = -n · q + V ref1 (n = 1 to 1) 8) and is input to the parallel A / D converter 3 to be tested.
【0024】すなわち、本発明においては、従来の技術
で述べた高性能な電源より外部から供給されるランプ電
圧に相当するステップ幅qの階段状電圧を内部で生成し
て供給し、テスト対象の並列型A/D変換器の全ディジ
タル出力をテストすることが出来る。That is, in the present invention, the stepwise voltage having the step width q corresponding to the lamp voltage supplied from the high-performance power supply described in the prior art is internally generated and supplied to the test target. It is possible to test the all digital output of the parallel A / D converter.
【0025】同様に、今回一例として示した3ビット並
列型A/D変換器より高分解能の並列型A/D変換器に
おいても、テスト電圧発生回路よりテスト対象の並列型
A/D変換器に印加されるテスト電圧Vtestn は、テス
ト対象の並列型A/D変換器3の全ディジタル出力をテ
ストすることができるテスト電圧となる。Similarly, in the parallel A / D converter having a higher resolution than the 3-bit parallel A / D converter shown as an example this time, the parallel A / D converter to be tested is changed from the test voltage generating circuit. The applied test voltage V testn is a test voltage with which the all-digital output of the parallel A / D converter 3 to be tested can be tested.
【0026】テスト電圧発生回路1の構成例を示す図2
およびその動作を示すタイムチャートである図3を参照
すると、このテスト電圧発生回路1のアナログ減算器1
2は、反転入力が抵抗r1およびr2のそれぞれの一端
に接続され、非反転入力が抵抗r3およびr4のそれぞ
れの一端に接続され、出力36が切り換えスイッチ回路
2の一方の入力端と抵抗r1の他端と切り換えスイッチ
回路13の入力の一方の出力端子O1に接続された演算
増幅器16と、演算増幅器16の反転入力と出力間に接
続された抵抗r1と、一端が演算増幅器16の反転入力
に接続され他端が並列型A/D変換器3の基準電圧V
ref1より量子化幅qの電圧が降下した電位(Vref1−
q)を有する基準電圧端子32に接続された抵抗r2
と、非反転入力と電圧利得1倍の増幅器17の出力間に
接続された抵抗r3と、非反転入力と基準電圧端子35
との間に接続された抵抗r4とから構成される。FIG. 2 showing a configuration example of the test voltage generating circuit 1.
3 is a time chart showing the operation of the analog subtractor 1 of the test voltage generating circuit 1.
2, an inverting input is connected to one end of each of the resistors r1 and r2, a non-inverting input is connected to one end of each of the resistors r3 and r4, and an output 36 is connected to one input end of the changeover switch circuit 2 and the resistor r1. The operational amplifier 16 connected to the other end and one output terminal O1 of the input of the changeover switch circuit 13, the resistor r1 connected between the inverting input of the operational amplifier 16 and the output, and one end to the inverting input of the operational amplifier 16. The other end of the parallel type A / D converter 3 is connected to the reference voltage V.
The potential (V ref1-
resistor r2 connected to a reference voltage terminal 32 having q)
A resistor r3 connected between the non-inverting input and the output of the amplifier 17 having a voltage gain of 1 ×, the non-inverting input and the reference voltage terminal 35.
And a resistor r4 connected between and.
【0027】また、電圧利得1倍の増幅器17は、入力
が切り換えスイッチ回路13の他方の出力端O2に接続
され、出力がアナログ減算器12の一方の入力端34で
ある抵抗r3の一端に接続されている。また、切り換え
スイッチ回路13は、入力端子I1が電圧保持容量C1
の一端およびスイッチ回路15の入力端37に接続さ
れ、出力端子O1が演算増幅器16の出力端子36およ
び切り換えスイッチ回路2の一方の入力端に接続され、
制御信号CLK2により、出力端子O1が入力端子I1
またはI2のどちらか一端に接続されるスイッチと、入
力端子I2が電圧保持容量C2の一端およびスイッチ回
路14の入力端に接続され、出力端子O2が電圧利得1
倍の増幅器17の入力端子に接続され、制御信号CLK
3により、出力端子O2が入力端子I1またはI2のど
ちらか一端に接続されるスイッチとから構成される。The input of the amplifier 17 having a voltage gain of 1 is connected to the other output terminal O2 of the changeover switch circuit 13, and the output is connected to one end of the resistor r3 which is one input terminal 34 of the analog subtractor 12. Has been done. Further, in the changeover switch circuit 13, the input terminal I1 has a voltage holding capacitance C1.
, And the input terminal 37 of the switch circuit 15, and the output terminal O1 is connected to the output terminal 36 of the operational amplifier 16 and one input terminal of the changeover switch circuit 2.
The output terminal O1 is changed to the input terminal I1 by the control signal CLK2.
Alternatively, the switch connected to either one of I2 and the input terminal I2 is connected to one end of the voltage holding capacitor C2 and the input end of the switch circuit 14, and the output terminal O2 has a voltage gain of 1
Control signal CLK connected to the input terminal of the double amplifier 17.
3, the output terminal O2 is composed of a switch connected to one end of either the input terminal I1 or I2.
【0028】また、スイッチ回路14は、制御信号CL
K1に制御されて、出力が基準電圧端子33に接続さ
れ、入力が前記切り換えスイッチ回路13の一方の入力
端子I2に接続されており、また、スイッチ回路15
は、制御信号CLK1に制御されて、出力が基準電圧端
子33に接続され、入力が切り換えスイッチ回路13の
他方の入力端子I1に接続されている。The switch circuit 14 also controls the control signal CL.
Controlled by K1, the output is connected to the reference voltage terminal 33, the input is connected to one input terminal I2 of the changeover switch circuit 13, and the switch circuit 15
Is controlled by the control signal CLK1, the output is connected to the reference voltage terminal 33, and the input is connected to the other input terminal I1 of the changeover switch circuit 13.
【0029】また、電圧保持容量C1は切り換えスイッ
チ回路13の一方の入力端子I1と基準電圧端子33間
に接続されており、電圧保持容量C2は切り換えスイッ
チ回路13の一方の入力端子I2と基準電圧端子33間
にそれぞれ接続されている。また、図2において、電圧
V1およびV2は、それぞれ電圧保持容量C1およびC
2に保持される電圧であり、電圧Voutn(n=1〜8)
は、基準電圧端子33の電圧である基準電圧Vref1に対
するアナログ減算器12の出力電圧である。また、抵抗
r1,r2,r3およびr4のそれぞれの抵抗値の関係
ならびに電圧保持容量C1およびC2のそれぞれの容量
値の関係は、r1=r2=r3=r4、C1=C2とす
る。The voltage holding capacitor C1 is connected between one input terminal I1 of the changeover switch circuit 13 and the reference voltage terminal 33, and the voltage holding capacitor C2 is one input terminal I2 of the changeover switch circuit 13 and the reference voltage. They are connected between the terminals 33, respectively. Further, in FIG. 2, the voltages V1 and V2 are the voltage holding capacitors C1 and C, respectively.
Voltage held at 2 and voltage V outn (n = 1 to 8)
Is the output voltage of the analog subtractor 12 with respect to the reference voltage V ref1 which is the voltage of the reference voltage terminal 33. Further, the relationship between the resistance values of the resistors r1, r2, r3 and r4 and the relationship between the capacitance values of the voltage holding capacitors C1 and C2 are r1 = r2 = r3 = r4 and C1 = C2.
【0030】次に、テスト電圧発生回路1の動作につい
て、図3に示す各信号を参照して説明する。Next, the operation of the test voltage generating circuit 1 will be described with reference to the signals shown in FIG.
【0031】始めに、テスト制御信号TESTがHにな
り、テスト機能付きA/D変換装置は自己のテスト対象
のA/D変換器3をテストする状態となる。次いで、制
御信号CLK1がHとなり、図2に示すスイッチ回路1
4およびスイッチ回路15が導通し、電圧保持容量C1
およびC2のそれぞれの両端の電圧V1およびV2のそ
れぞれが V1=V2=0 となり、テスト電圧発生回路1がテスト電圧Vtestn を
発生するためのテスト初期状態となる。First, the test control signal TEST becomes H, and the A / D converter with a test function is in a state of testing the A / D converter 3 which is the test target of itself. Next, the control signal CLK1 becomes H, and the switch circuit 1 shown in FIG.
4 and the switch circuit 15 become conductive, and the voltage holding capacitor C1
Each of the voltages V1 and V2 across C2 and C2 becomes V1 = V2 = 0, and the test voltage generating circuit 1 is in the test initial state for generating the test voltage Vtestn.
【0032】次に、制御信号CLK2がHとなり、アナ
ログ減算器12の出力端子が電圧保持容量C1に接続さ
れ、同時に、制御信号CLK3がLとなり、電圧利得1
倍の増幅器17の入力端子が電圧保持容量C2に接続さ
れ、電圧V1は V1=Vout1=−q となり、テスト電圧Vtest1 は Vtest1 =−q+Vref1 となり、テスト対象の並列型A/D変換器3に入力され
る。Next, the control signal CLK2 becomes H, the output terminal of the analog subtractor 12 is connected to the voltage holding capacitor C1, and at the same time, the control signal CLK3 becomes L and the voltage gain 1
Input terminal of the magnification of the amplifier 17 is connected to the voltage holding capacitor C2, the voltage V1 is V1 = V out1 = -q, and the test voltage V test1 is V test1 = -q + V ref1, and the parallel type A / D converter under test Input to the container 3.
【0033】次に、制御信号CLK2がLとなり、アナ
ログ減算器12の出力端子が電圧保持容量C2に接続さ
れ、同時に、制御信号CLK3がHとなり、電圧利得1
倍の増幅器17の入力端子が電圧保持容量C1に接続さ
れ、電圧V2は V2=Vout2=−2q となり、テスト電圧Vtest2 は Vtest2 =−2q+Vref1 となり、テスト対象の並列型A/D変換器3に入力され
る。Next, the control signal CLK2 becomes L, the output terminal of the analog subtractor 12 is connected to the voltage holding capacitor C2, and at the same time, the control signal CLK3 becomes H and the voltage gain 1
Input terminal of the magnification of the amplifier 17 is connected to the voltage holding capacitor C1, the voltage V2 is V2 = V out2 = -2q next, test voltage V test2 is V test2 = -2q + V ref1, and the tested parallel type A / D converter Input to the container 3.
【0034】次に、制御信号CLK2がHとなり、アナ
ログ減算器12の出力端子が電圧保持容量C1に接続さ
れ、同時に、制御信号CLK3がLとなり、電圧利得1
倍の増幅器17の入力端子が電圧保持容量C2に接続さ
れ、電圧V2は V2=Vout3=−3q となり、テスト電圧Vtest3 は Vtest3 =−3q+Vref1 となり、テスト対象の並列型A/D変換器3に入力され
る。Next, the control signal CLK2 becomes H, the output terminal of the analog subtractor 12 is connected to the voltage holding capacitor C1, and at the same time, the control signal CLK3 becomes L and the voltage gain 1
Input terminal of the magnification of the amplifier 17 is connected to the voltage holding capacitor C2, the voltage V2 is V2 = V out3 = -3q next, test voltage V test3 is V test3 = -3q + V ref1, and the tested parallel type A / D converter Input to the container 3.
【0035】以下同様に、制御信号CLK2およびCL
K3それぞれの切り換えにより、テスト電圧Vtestn は Vtestn =−nq+Vref1(n=4〜8) となりテスト対象の並列型A/D変換器3に入力され
る。Similarly, control signals CLK2 and CL
By switching each of K3, the test voltage V testn becomes V testn = -nq + V ref1 (n = 4 to 8) and is input to the parallel A / D converter 3 to be tested.
【0036】その後、テスト制御信号TESTがLにな
り、テスト機能付き並列型A/D変換器装置はアナログ
入力電圧VinをA/D変換する状態に戻る。After that, the test control signal TEST becomes L, and the parallel type A / D converter device with a test function returns to the state of A / D converting the analog input voltage Vin.
【0037】本発明のテスト機能付き並列型A/D変換
装置を構成するテスト電圧発生回路1を用いれば、制御
信号CLK2およびCLK3の8クロックで、テスト対
象の3ビット並列型A/D変換器3をテストするための
テスト電圧が生成でき、これは、より高分解能の並列型
A/D変換器にも適用でき、nビットの並列型A/D変
換器に対して、2のn乗のクロックの制御信号でテスト
電圧を内部で発生し、並列型A/D変換器に入力して並
列型A/D変換器の全てのディジタル出力をテストする
ことが可能である。If the test voltage generating circuit 1 constituting the parallel type A / D converter with the test function of the present invention is used, the 3-bit parallel type A / D converter to be tested can be tested with 8 clocks of the control signals CLK2 and CLK3. A test voltage for testing 3 can be generated, which can also be applied to a higher resolution parallel A / D converter, and for an n-bit parallel A / D converter, a power of 2n. It is possible to internally generate a test voltage with a control signal of a clock and input it to the parallel type A / D converter to test all digital outputs of the parallel type A / D converter.
【0038】[0038]
【発明の効果】以上説明したように、本発明によるテス
ト機能付き並列型A/D変換装置は、テスト対象の並列
型A/D変換器にテスト用の電圧を発生するテスト電圧
発生回路を付加し、自己でテストすることを可能として
いる。このため、従来、並列型A/D変換器をテストす
るのに要した高性能な電源が不要となり、テストに有す
るコストを低減するという効果がある。また、本テスト
機能付き並列型A/D変換装置のテストに要する回路
は、集積回路化を考慮した場合、素子数が約50個程度
で構成でき、テスト対象の並列型A/D変換器が分解能
10ビットである場合の素子数が約10000個に対
し、テスト回路を付加したことでその集積回路のチップ
面積の増加する面積はさほど大きくない。As described above, in the parallel type A / D converter with the test function according to the present invention, a test voltage generating circuit for generating a test voltage is added to the parallel type A / D converter to be tested. It allows you to test yourself. Therefore, the high-performance power supply conventionally required for testing the parallel A / D converter is not required, and the cost for testing can be reduced. The circuit required for the test of the parallel A / D converter with the test function can be configured with about 50 elements in consideration of the integrated circuit, and the parallel A / D converter to be tested is When the resolution is 10 bits, the number of elements is about 10,000, but the addition of the test circuit does not significantly increase the chip area of the integrated circuit.
【図1】本発明の一実施例のテスト機能付並列型A/D
変換装置のブロック図である。FIG. 1 is a parallel type A / D with a test function according to an embodiment of the present invention.
It is a block diagram of a converter.
【図2】図1に示すテスト電圧発生回路の回路図であ
る。FIG. 2 is a circuit diagram of the test voltage generation circuit shown in FIG.
【図3】図2に示す回路の各部における信号波形および
電圧変化を示す図である。FIG. 3 is a diagram showing signal waveforms and voltage changes in each part of the circuit shown in FIG.
【図4】従来の並列型A/D変換装置のブロック図であ
る。FIG. 4 is a block diagram of a conventional parallel type A / D conversion device.
1 テスト電圧発生回路 2 切り換えスイッチ回路 3 並列型A/D変換器 4 クロック信号生成回路 5,6,32,33,35 基準電圧端子 8 アナログ入力端子 9,10,11 ディジタル出力端子 12 アナログ減算器 13 切り換えスイッチ回路 14,15 スイッチ回路 16 演算増幅器 17 電圧利得1倍の増幅器 18 電源 19 エンコーダ 20 バッファ・メモリ 21 ランプ電圧 27,28,29,31,34,36,37,38,3
9,40,41,I1,I2,O1,O2 端子 C1,C2 電圧保持容量 CLK1,CLK2,CLK3 制御信号 r1,r2,r3,r4,R1〜R9 抵抗 TP1〜TP8 分割端 V1,V2 容量端子電圧1 Test voltage generation circuit 2 Changeover switch circuit 3 Parallel type A / D converter 4 Clock signal generation circuit 5, 6, 32, 33, 35 Reference voltage terminal 8 Analog input terminal 9, 10, 11 Digital output terminal 12 Analog subtractor 13 Switching Switch Circuits 14, 15 Switching Circuits 16 Operational Amplifiers 17 Voltage Gain 1 Time Amplifier 18 Power Supply 19 Encoder 20 Buffer Memory 21 Lamp Voltage 27, 28, 29, 31, 34, 36, 37, 38, 3
9, 40, 41, I1, I2, O1, O2 terminals C1, C2 voltage holding capacitors CLK1, CLK2, CLK3 control signals r1, r2, r3, r4, R1 to R9 resistors TP1 to TP8 split ends V1, V2 capacitor terminal voltage
Claims (4)
圧の供給を受けアナログ信号をNビット(Nは整数)の
ディジタル信号に変換する並列型A/D変換器と、外部
制御端子により前記アナログ信号と前記並列型A/D変
換器の機能をテストするテスト信号とを切換えて前記並
列型A/D変換器へ供給する第1の切換えスイッチ回路
と、前記高電位側基準電圧よりこの高電位側基準電圧と
前記低電電位側基準電圧の差電圧を2N で除した量子化
電圧のn倍(nは1〜2N の整数)の電圧分降下した階
段状電圧を前記テスト信号として発生するテスト電圧発
生回路とを有することを特徴とするテスト機能付並列型
A/D変換装置。1. A parallel type A / D converter which receives a high-potential-side reference voltage and a low-potential-side reference voltage and converts an analog signal into an N-bit (N is an integer) digital signal, and an external control terminal, A first changeover switch circuit for switching between an analog signal and a test signal for testing the function of the parallel type A / D converter and supplying it to the parallel type A / D converter, and a voltage higher than the high potential side reference voltage. As the test signal, a staircase voltage dropped by n times (n is an integer of 1 to 2 N ) a quantized voltage obtained by dividing the difference voltage between the reference voltage on the electric potential side and the reference voltage on the low electric potential side by 2 N. A parallel A / D converter with a test function, comprising: a test voltage generating circuit for generating the test voltage.
個のクロック信号を生成するクロック信号生成回路を有
することを特徴とする請求項1記載のテスト機能付並列
型A/D変換装置。2. N 2 for controlling the test voltage generating circuit
The parallel A / D conversion device with a test function according to claim 1, further comprising a clock signal generation circuit that generates each clock signal.
側基準電圧の供給を受ける電圧基準端子と、この電圧基
準端子を第1の入力端子とし前記高電位側基準電圧より
前記量子化電圧の前記整数nの(n−1)倍の電圧分降
下した階段状電圧の供給を受ける端子を第2の入力端子
とするアナログ減算器と、前記第1の入力端子に出力端
子が接続された電圧利得1倍の増幅器と、第3および第
4の入力端子と前記アナログ減算器の出力端子に接続さ
れた第1の出力端子と前記増幅器の入力端子に接続され
た第2の出力端子とを有し前記第1の出力端子は前記第
3または第4の入力端子に切換接続され前記第2の出力
端子は前記第4または第3の入力端子に切換接続され前
記第3および第4の入力端子がそれぞれ交互に前記増幅
器の入力端子または前記アナログ減算器の出力端子に接
続される第2の切換えスイッチ回路と、一端が前記第3
の入力端子に接続され他端が前記電圧基準端子に接続さ
れる第1の電圧保持容量と、一端が前記第4の入力端子
に接続され他端が前記電圧基準端子に接続される第2の
電圧保持容量と、入力端が前記第3の入力端子に接続さ
れ出力端が前記電圧基準端子に接続される第1のスイッ
チ回路と、入力端が前記第4の入力端子に接続され出力
端が前記電圧基準端子に接続される第2のスイッチ回路
とを有することを特徴とする請求項1または2記載のテ
スト機能付並列型A/D変換装置。3. The test voltage generating circuit includes a voltage reference terminal supplied with the high-potential-side reference voltage, and the voltage-reference terminal serving as a first input terminal for converting the quantized voltage from the high-potential-side reference voltage. An analog subtractor having a second input terminal that receives the supply of the stepwise voltage that is (n-1) times the integer n, and a voltage that has an output terminal connected to the first input terminal. An amplifier having a gain of 1; a first output terminal connected to the third and fourth input terminals; an output terminal of the analog subtractor; and a second output terminal connected to an input terminal of the amplifier. The first output terminal is switch-connected to the third or fourth input terminal, and the second output terminal is switch-connected to the fourth or third input terminal, and the third and fourth input terminals are connected. Are alternately input terminals of the amplifier or A second changeover switch circuit connected to the output terminal of the analog subtractor;
A first voltage holding capacitor connected to the input terminal and the other end connected to the voltage reference terminal, and a second voltage holding capacitor connected to the fourth input terminal at one end and the voltage reference terminal at the other end. A voltage holding capacitor, a first switch circuit having an input terminal connected to the third input terminal and an output terminal connected to the voltage reference terminal, and an input terminal connected to the fourth input terminal and an output terminal The parallel A / D conversion device with a test function according to claim 1 or 2, further comprising a second switch circuit connected to the voltage reference terminal.
の抵抗の一端および第2の抵抗の一端に接続され非反転
入力が第3の抵抗の一端および第4の抵抗の一端に接続
され出力が前記第1の抵抗の他端に接続される演算増幅
器を有し、前記第2の抵抗の他端は前記第2の入力端子
に接続され前記第3の抵抗の他端は前記第1の入力端子
に接続され前記第4の抵抗の他端は前記電圧基準端子に
接続されることを特徴とする請求項3記載のテスト機能
付並列型A/D変換装置。4. The analog subtractor has a first inverting input.
Operational amplifier connected to one end of the resistor and one end of the second resistor, the non-inverting input is connected to one end of the third resistor and one end of the fourth resistor, and the output is connected to the other end of the first resistor. The other end of the second resistor is connected to the second input terminal, the other end of the third resistor is connected to the first input terminal, and the other end of the fourth resistor is The parallel A / D converter with a test function according to claim 3, wherein the parallel A / D converter is connected to a voltage reference terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5253869A JP2677171B2 (en) | 1993-10-12 | 1993-10-12 | Parallel type A / D converter with test function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH07111455A true JPH07111455A (en) | 1995-04-25 |
JP2677171B2 JP2677171B2 (en) | 1997-11-17 |
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ID=17257268
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Application Number | Title | Priority Date | Filing Date |
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JP5253869A Expired - Lifetime JP2677171B2 (en) | 1993-10-12 | 1993-10-12 | Parallel type A / D converter with test function |
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Country | Link |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100320434B1 (en) * | 1999-11-04 | 2002-01-16 | 박종섭 | Analog to digital converter |
US7627442B2 (en) | 2006-06-26 | 2009-12-01 | Elpida Memory, Inc. | Semiconductor device having a test-voltage generation circuit |
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-
1993
- 1993-10-12 JP JP5253869A patent/JP2677171B2/en not_active Expired - Lifetime
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JP2677171B2 (en) | 1997-11-17 |
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