JP3792363B2

JP3792363B2 - A / D converter

Info

Publication number: JP3792363B2
Application number: JP23731897A
Authority: JP
Inventors: 紳一山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-09-02
Filing date: 1997-09-02
Publication date: 2006-07-05
Anticipated expiration: 2017-09-02
Also published as: JPH1188171A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関するものである。
【０００２】
近年の半導体集積回路装置は、益々高集積化及び高速化が進められている。そして、該装置にはＡ／Ｄ変換器を搭載するものがある。このようなＡ／Ｄ変換器としては、並列型に対して回路面積を小さくすることができる直並列型のものがあり、そのＡ／Ｄ変換器においても、変換速度を向上させることが要求されている。
【０００３】
【従来の技術】
従来の４ビットの直並列型のＡ／Ｄ変換器は、上位側変換部及び下位側変換部を備えている。上位側変換部は、サンプルホールド回路（以下、Ｓ／Ｈ回路という）及び上位２ビット用の並列型のＡ／Ｄ変換回路から構成されている。下位側変換部は、Ｓ／Ｈ回路及び下位２ビット用の並列型のＡ／Ｄ変換回路から構成されている。
【０００４】
上位側及び下位側変換部の両Ｓ／Ｈ回路には、制御部から同一のサンプリングパルス信号が入力される。すると、両Ｓ／Ｈ回路は、図８に示すように、該サンプリングパルス信号に基づいたサンプリング時間で同時にアナログ入力信号の瞬時値をサンプリングする。従って、両Ｓ／Ｈ回路は、同一の瞬時値をホールドする。
【０００５】
両Ｓ／Ｈ回路がホールド状態となると、上位２ビット用のＡ／Ｄ変換回路が動作し、上位２ビットの粗判定（上位側判定）を行なう。即ち、上位側変換部はＳ／Ｈ回路がホールドした瞬時値と比較基準電圧を４等分した３段階の電位とをそれぞれ比較し、その比較結果に基づく信号を出力部及び下位側変換部に出力する。
【０００６】
下位側変換部は、上位側変換部の比較結果に基づく信号が入力されると、その信号に基づいて比較基準電圧を設定し、下位２ビット用のＡ／Ｄ変換回路にて下位２ビットの密判定（下位側判定）を行なう。即ち、下位側変換部はＳ／Ｈ回路がホールドした瞬時値と、上位側変換部の比較結果に基づいて設定した比較基準電圧を４等分した３段階の電位とをそれぞれ比較し、その比較結果に基づく信号を出力部に出力する。
【０００７】
出力部は、上位側変換部の比較結果に基づく信号と下位側変換部の比較結果に基づく信号が入力されると、両信号を合成し４ビットのデジタル信号を生成して出力する。
【０００８】
【発明が解決しようとする課題】
前記Ａ／Ｄ変換器において、変換速度を高速化するためにはサンプリング時間を短くすることが効果的である。
【０００９】
しかしながら、Ｓ／Ｈ回路で必要とするサンプリング時間は、アナログ信号を出力する外部回路の出力インピーダンスと、Ｓ／Ｈ回路の入力インピーダンスとの値に応じて決まる。従って、外部回路の出力インピーダンスが高い場合にサンプリング時間を短くすると、Ｓ／Ｈ回路のコンデンサにサンプリングされる電圧がアナログ信号の瞬時値に達する前にサンプリング動作が終了され、正確な瞬時値をサンプリングできなくなる。この場合、Ａ／Ｄ変換器の変換速度を維持させるためには、外部回路にドライバー回路を付加する必要があり、外部回路の面積が増大してしまうとともに、コストが増加するという問題がある。
【００１０】
又、前記Ａ／Ｄ変換器では、外部回路にドライバー回路を付加しサンプリング時間を短くして変換速度を向上させても、上位側変換部の上位２ビット用のＡ／Ｄ変換回路が動作中は、下位側変換部の動作が停止しているため、変換速度に限界がある。
【００１１】
この発明の目的は、Ａ／Ｄ変換器の回路構成を変更することなく、入力インピーダンスを実質的に上昇させることにより、アナログ信号出力回路の回路面積の縮少、あるいはサンプリング時間の短縮によるＡ／Ｄ変換速度の向上を図り得るＡ／Ｄ変換器を提供することにある。
【００１２】
【課題を解決するための手段】
図１は請求項１に記載した発明の原理説明図である。すなわち、Ａ／Ｄ変換器は上位側の変換部１と下位側の（精密）変換部２と出力部３を備える。上位側の変換部１は、アナログ入力信号をサンプリングし、上位ビット側のデジタル信号を生成する。
【００１３】
下位側の（精密）変換部２は、上位側の変換部１がサンプリングを終了するまでの間にサンプリングを開始し、かつ上位側の変換部１のデジタル信号を生成する動作中にサンプリングを終了する。そして、そのサンプリングしたアナログ入力信号と上位側の変換部の処理結果に基づいて下位ビット側のデジタル信号を生成する。出力部３は、両変換部１，２が生成したデジタル信号を合成しデジタル出力信号を生成する。
【００１４】
請求項２では、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、アナログ入力信号をサンプリングし、前記上位側の変換部の比較判定結果に基づいて下位側基準電圧を設定し、サンプリングしたアナログ入力信号と該下位側基準電圧とを比較判定して下位ビット側のデジタル信号を生成する下位側の変換部と、前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部とを備えたＡ／Ｄ変換器であって、前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを要旨としている。
【００１５】
請求項３では、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と基準電圧とを比較判定して上位ビット側のデジタル信号を生成する上位側の変換部と、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と前記上位ビット側のデジタル信号を再びアナログ信号にした値と前記上位側の変換部の比較判定結果とに基づいて、下位ビット側のデジタル信号を生成する下位側の変換部と、前記各変換部が生成したデジタル信号を合成しアナログ入力信号をデジタル出力信号とする出力部とを備えたＡ／Ｄ変換器であって、前記下位側の変換部は、前記上位側の変換部がサンプリングを終了するまでの間にサンプリングを開始し、かつ前記上位側の変換部の比較判定動作中にサンプリングを終了することを要旨としている。
【００１６】
請求項４では、前記下位側の変換部は、前記上位ビット側のデジタル信号が示す電位の範囲を拡大した範囲から下位ビット側のデジタル信号を生成することを要旨としている。
【００１７】
請求項５では、前記下位側の変換部は、前記上位ビット側のデジタル信号が示す電位を拡大した値を前記下位側基準電圧として設定することを要旨としている。
【００１８】
請求項１に記載の発明によれば、上位側の変換部１では、アナログ入力信号がサンプリングされ、上位ビット側のデジタル信号が生成される。下位側の（精密）変換部２では、上位側の変換部１のデジタル信号を生成する動作中にサンプリングする動作が行なわれ、アナログ入力信号がサンプリングされる。そして、そのサンプリングしたアナログ入力信号と上位側の変換部の処理結果に基づいて下位ビット側のデジタル信号が生成される。出力部３では、両変換部１，２が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００１９】
請求項２に記載の発明によれば、上位側の変換部では、アナログ入力信号がサンプリングされ、サンプリングしたアナログ入力信号と基準電圧とが比較判定されて上位ビット側のデジタル信号が生成される。下位側の変換部では、上位側の変換部の比較判定動作中にサンプリングする動作が行なわれ、アナログ入力信号がサンプリングされる。又、上位側の変換部の比較判定結果に基づいて下位側基準電圧が設定される。そして、サンプリングしたアナログ入力信号と下位側基準電圧とが比較判定されて下位ビット側のデジタル信号が生成される。出力部では、両変換部が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００２０】
請求項３に記載の発明によれば、上位側の変換部では、アナログ入力信号がサンプリングされ、サンプリングしたアナログ入力信号と基準電圧とが比較判定されて上位ビット側のデジタル信号が生成される。下位側の変換部では、上位側の変換部の比較判定動作中にサンプリングする動作が継続され、アナログ入力信号がサンプリングされる。又、そのサンプリングしたアナログ入力信号と前記上位ビット側のデジタル信号を再びアナログ信号にした値と前記上位側の変換部の比較判定結果とに基づいて、下位ビット側のデジタル信号が生成される。出力部では、両変換部が生成したデジタル信号が合成されデジタル出力信号が生成される。
【００２１】
請求項４に記載の発明によれば、前記下位側の変換部では、前記上位ビット側のデジタル信号が示す電位の範囲を拡大した範囲から下位ビット側のデジタル信号が生成される。
【００２２】
請求項５に記載の発明によれば、前記下位側の変換部では、前記上位ビット側のデジタル信号が示す電位を拡大した値が前記下位側基準電圧として設定される。
【００２３】
【発明の実施の形態】
以下、本発明を４ビットのＡ／Ｄ変換器に具体化した一実施の形態を図２〜図６に従って説明する。
【００２４】
図２は、Ａ／Ｄ変換器のブロック図を示す。Ａ／Ｄ変換器は、上位側変換部１、精密変換部としての下位側変換部２、制御部３及び出力部４から構成されている。
【００２５】
上位側変換部１は、図３に示すように、抵抗ラダーを構成する直列に接続された４つの抵抗Ｒ１〜Ｒ４を備えている。抵抗Ｒ１〜Ｒ４は同一抵抗値である。抵抗Ｒ１側の端部には高電位側の基準電圧Ｖref1が供給され、抵抗Ｒ４側の端部には低電位側の基準電圧Ｖref2が供給される。
【００２６】
従って、前記抵抗Ｒ１〜Ｒ４間の各ノードＮ１〜Ｎ３では、基準電圧Ｖref1と同Ｖref2の電位差を４等分した電位が生成される。
上位側サンプルホールド回路（以下、上位側Ｓ／Ｈ回路という）５には、アナログ入力信号Ｖinが入力される。上位側Ｓ／Ｈ回路５は、制御部３から出力されるサンプリングパルス信号Ｓ１に基づいてアナログ入力信号Ｖinの瞬時値をサンプリングする。詳述すると、サンプリングパルス信号Ｓ１の立ち上がりに基づいて上位側Ｓ／Ｈ回路５に備えられるコンデンサの充電又は放電動作を開始し、同パルス信号Ｓ１のパルス幅に基づいた時間だけ充電又は放電動作を行なう。
【００２７】
上位側Ｓ／Ｈ回路５はサンプリングパルス信号Ｓ１が立ち下がると、前記サンプリングした瞬時値をホールドする。
従って、３個の比較器６ａ〜６ｃの一方の入力端子には上位側Ｓ／Ｈ回路５がサンプリングした瞬時値が入力される。
【００２８】
前記比較器６ａの他方の入力端子はノードＮ１に接続され、前記比較器６ｂの他方の入力端子はノードＮ２に接続され、前記比較器６ｃの他方の入力端子はノードＮ３に接続されている。
【００２９】
従って、比較器６ａ〜６ｃはアナログ入力信号Ｖinをサンプリングした瞬時値と基準電圧Ｖref1と同Ｖref2の電位差を４等分した電位とをそれぞれ比較して、その比較結果信号を上位側エンコーダ部７に出力する。
【００３０】
上位側エンコーダ部７は比較器６ａ〜６ｃの比較結果信号に基づいて、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３を出力部４に出力する。又、上位側データ出力回路は比較器６ａ〜６ｃの比較結果信号に基づいて、下位側変換部２の比較基準電圧を設定するための基準電圧設定信号Ｃを下位側変換部２に出力する。
【００３１】
下位側変換部２は、図４に示すように、抵抗ラダーを構成する直列に接続された８つの抵抗Ｒ５〜Ｒ１２を備えている。抵抗Ｒ５〜Ｒ１２は同一抵抗値である。
【００３２】
抵抗Ｒ５側の端部には上位側変換部１の基準電圧設定信号Ｃに基づいて設定される高電位側の基準電圧Ｖref3が供給され、抵抗Ｒ１２側の端部には同様に設定される低電位側の基準電圧Ｖref4が供給される。
【００３３】
従って、前記抵抗Ｒ５〜Ｒ１２間の各ノードＮ４〜Ｎ１０では、基準電圧Ｖref3と同Ｖref4の電位差を８等分した電位が生成される。
基準電圧Ｖref3，Ｖref4は、例えば図５に示すように、上位側変換部１のデジタル信号Ｄａ４，Ｄａ３が「１０」となる場合、ノードＮ１とノードＮ２の電位差を高電位側及び低電位側に１．５倍ずつ拡大した値に設定される。
【００３４】
下位側サンプルホールド回路（以下、下位側Ｓ／Ｈ回路という）８には、アナログ入力信号Ｖinが入力される。下位側Ｓ／Ｈ回路８は、制御部３から出力されるサンプリングパルス信号Ｓ２に基づいてアナログ入力信号Ｖinの瞬時値をサンプリングする。詳述すると、サンプリングパルス信号Ｓ２の立ち上がりに基づいて下位側Ｓ／Ｈ回路８に備えられるコンデンサの充電又は放電動作を開始し、同パルス信号Ｓ２のパルス幅に基づいた時間だけ充電又は放電動作を行なう。
【００３５】
下位側Ｓ／Ｈ回路８はサンプリングパルス信号Ｓ２が立ち下がると、前記サンプリングした瞬時値をホールドする。
従って、７個の比較器９ａ〜９ｇの一方の入力端子には下位側Ｓ／Ｈ回路８がサンプリングした瞬時値が入力される。
【００３６】
前記比較器９ａ〜９ｇの他方の入力端子はそれぞれ前記ノードＮ４〜Ｎ１０に接続されている。
従って、比較器９ａ〜９ｇはアナログ入力信号Ｖinをサンプリングした瞬時値と基準電圧Ｖref3と同Ｖref4の電位差を８等分した電位とをそれぞれ比較して、その比較結果信号を下位側エンコーダ部１０に出力する。
【００３７】
下位側エンコーダ部１０は比較器９ａ〜９ｇの比較結果信号に基づいて、下位側３ビットのデジタル信号Ｄｂ３〜Ｄｂ１を出力部４に出力する。
出力部４は、上位側変換部１のデジタル信号Ｄａ４，Ｄａ３及び、下位側変換部２のデジタル信号Ｄｂ３〜Ｄｂ１が入力されると、両デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１を加算して４ビットのデータを求める。尚、この場合、最上位ビットから２番目のデジタル信号Ｄａ３及びデジタル信号Ｄｂ３のみオーバーラップしている数値なので、その最上位ビットから２番目のビット以上の数値について２進数の加算を行えばよいことになる。
【００３８】
ここで、基準電圧Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を低電位側に１．５倍ずつ拡大した値に設定されるため、下位側変換部２から出力されるデジタル信号Ｄｂ３〜Ｄｂ１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を減算した値が基準値「０００」となる数値である。従って、デジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１を加算した４ビットのデータは、デジタル出力信号Ｄ４〜Ｄ１に「００１０」を余分に加算した値となる。
【００３９】
従って、出力部４は、前記求めた４ビットのデータから「００１０」を減算して４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成し出力する。
次に、上記のようなＡ／Ｄ変換器の動作を図６に従って説明する。
【００４０】
上位側及び下位側変換部１，２の両Ｓ／Ｈ回路５，８には、制御部３から同時に立ち上がるサンプリングパルス信号が入力される。上位側変換部１のＳ／Ｈ回路５は、従来と同様のサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、ホールドする。すると、上位側変換部１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３の粗判定（上位側判定）を行なう。
【００４１】
下位側変換部２のＳ／Ｈ回路８は、上位側変換部１の上位側判定中もサンプリング動作を継続し、従来より長いサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、ホールドする。詳述すると、制御部３から出力されるサンプリングパルス信号Ｓ２は上位側判定の終了時に立ち下がり、Ｓ／Ｈ回路８は上位側判定の終了時までサンプリング動作を行なう。
【００４２】
すると、下位側変換部２は、下位側３ビットのデジタル信号Ｄｂ３〜Ｄｂ１の密判定（下位側判定）を行なう。
ここで、下位側変換部２のＳ／Ｈ回路８は、上位側判定の終了時までサンプリング動作を行なっているため、アナログ入力信号Ｖinの瞬時値を精密にサンプリングする。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。
【００４３】
出力部４はデジタル信号Ｄａ４，Ｄａ３，Ｄｂ３〜Ｄｂ１が入力されると、４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成し出力する。
上記のように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
【００４４】
（１）本実施の形態では、上位側変換部１のＳ／Ｈ回路５は従来と同様のサンプリング時間でアナログ入力信号Ｖinの瞬時値をサンプリングし、下位側変換部２のＳ／Ｈ回路８は上位側変換部１が上位側判定を行なっているときもサンプリング動作を継続するようにした。従って、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等でも、下位側変換部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができる。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。その結果、このＡ／Ｄ変換器では、入力インピーダンスを実質的に高くすることができるので、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等に、外部回路にドライバー回路を付加しなくても、変換速度を低下させることなく、変換精度を向上させることができる。
【００４５】
（２）本実施の形態では、基準電圧Ｖref3，Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を高電位側及び低電位側に１．５倍に拡大した値に設定した。従って、下位側変換部２のデジタル信号Ｄｂ３〜Ｄｂ１は、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を減算した値から、上位側２ビットのデジタル信号Ｄａ４，Ｄａ３から「００１０」を加算した値までの範囲の密判定結果を示す信号となる。その結果、デジタル信号Ｄａ４，Ｄａ３の補正をしながら正確な４ビットのデジタル出力信号Ｄ４〜Ｄ１を生成することができる。
【００４６】
上記実施の形態は以下のように変更して実施してもよい。
○図７に示すように、上位側変換部１のＳ／Ｈ回路５は、従来より短いサンプリング時間でサンプリングし、下位側変換部２のＳ／Ｈ回路８は、上位側変換部１の上位側判定中もサンプリング動作を継続し、従来と同様のサンプリング時間でサンプリングするようにしてもよい。そして、アナログ入力信号Ｖinを出力する外部回路の出力インピーダンスが高い場合等には、外部回路にドライバー回路を付加する。このようにすると、下位側変換部２のＳ／Ｈ回路８はアナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができる。従って、下位側変換部２は密判定（下位側判定）を精度良く行なうことができる。そして、上位側変換部１のサンプリング時間を従来より短くしたため、上位側判定及び下位側判定も従来より速く終了し、４ビットのデジタル出力信号Ｄ４〜Ｄ１を従来より速く生成することができる。
【００４７】
○上記実施の形態では、Ｓ／Ｈ回路８は上位側判定の終了時までサンプリング動作を行なうとしたが、アナログ入力信号Ｖinの瞬時値を精密にサンプリングすることができるまでサンプリング動作を行なえば、上位側判定の終了時までサンプリング動作を行なわなくてもよい。
【００４８】
○上記実施の形態では、上位側及び下位側変換部１，２の２つの変換部を備えたものとしたが、例えば上位側、中位側及び下位側変換部の３つの変換部を備えたもの等、いくつの変換部を備えたものであってもよい。この場合、例えば、最上位側の変換部のみサンプリング時間を短くし、下位側の変換部は最上位側の比較判定動作時にもサンプリング動作を継続する等、少なくとも１つの下位側の変換部が上位側の変換部の比較判定動作時もサンプリングするようにすればよい。
【００４９】
○基準電圧Ｖref3，Ｖref4は、デジタル信号Ｄａ４，Ｄａ３が示す電位の範囲を高電位側及び低電位側に１．２５倍に拡大した値、高電位側にのみ１．５倍拡大した値等、上位側のデジタルデータ信号Ｄａ４，Ｄａ３の補正を必要とする方向に必要な値まで拡大して変更してもよい。また、拡大しなくてもよい。
【００５０】
○上記実施の形態では、上位側変換部１の比較判定結果に基づいて基準電圧Ｖref3，Ｖref4を設定し、下位側判定を行なうＡ／Ｄ変換器としたが、変換部を２つ以上もつ他の種のＡ／Ｄ変換器に実施してもよい。
【００５１】
例えば、下位側変換部は、上位側変換部で生成されたデジタル信号を再びアナログ化し、下位側Ｓ／Ｈ回路がサンプリングしたアナログ信号の瞬時値から再びアナログ化した信号を比較器にて減算し、その減算したアナログ信号を基準電圧と比較し下位側のデジタル信号とするＡ／Ｄ変換器に実施してもよい。この場合も上記実施の形態と同様に、上位側変換部の上位側判定時に下位側Ｓ／Ｈ回路のサンプリング動作を継続させるようにすれば、上記実施の形態と同様の効果を得ることができる。
【００５２】
○上記実施の形態では、４ビットのＡ／Ｄ変換器に具体化したが、例えば８ビット、１６ビット等、何ビットのＡ／Ｄ変換器に具体化してもよい。
【００５３】
【発明の効果】
以上詳述したように本発明によれば、Ａ／Ｄ変換器の回路構成を変更することなく、入力インピーダンスを実質的に上昇させることにより、アナログ信号出力回路の回路面積の縮少、あるいはサンプリング時間の短縮によるＡ／Ｄ変換速度の向上を図り得るＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図。
【図２】本実施の形態のＡ／Ｄ変換器のブロック図。
【図３】本実施の形態における上位側変換部を示す回路図。
【図４】本実施の形態における下位側変換部を示す回路図。
【図５】下位側変換部における基準電圧を説明するための説明図。
【図６】本実施の形態の動作タイミングを説明するためのタイミング図。
【図７】別例の動作タイミングを説明するためのタイミング図。
【図８】従来の動作タイミングを説明するためのタイミング図。
【符号の説明】
１上位側の変換部（上位側変換部）
２下位側の精密変換部（下位側変換部）
３出力部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an A / D converter that converts an analog signal into a digital signal.
[0002]
In recent years, higher integration and higher speed of semiconductor integrated circuit devices have been promoted. Some of the devices are equipped with an A / D converter. As such an A / D converter, there is a series-parallel type that can reduce the circuit area as compared with the parallel type, and the A / D converter is also required to improve the conversion speed. ing.
[0003]
[Prior art]
A conventional 4-bit series-parallel A / D converter includes an upper conversion unit and a lower conversion unit. The higher-order conversion unit includes a sample-and-hold circuit (hereinafter referred to as an S / H circuit) and a parallel A / D conversion circuit for upper 2 bits. The lower-order conversion unit is composed of an S / H circuit and a parallel A / D conversion circuit for lower-order 2 bits.
[0004]
The same sampling pulse signal is input from the control unit to both the upper and lower S / H circuits. Then, as shown in FIG. 8, both S / H circuits simultaneously sample the instantaneous value of the analog input signal at the sampling time based on the sampling pulse signal. Therefore, both S / H circuits hold the same instantaneous value.
[0005]
When both S / H circuits are in the hold state, the A / D conversion circuit for the upper 2 bits operates to perform rough determination (upper side determination) of the upper 2 bits. That is, the high-order conversion unit compares the instantaneous value held by the S / H circuit with the three-stage potentials obtained by dividing the comparison reference voltage into four equal parts, and signals based on the comparison result are output to the output unit and the low-order conversion unit. Output.
[0006]
When a signal based on the comparison result of the higher-order converter is input, the lower-order converter sets a comparison reference voltage based on the signal, and the lower-order 2-bit A / D converter circuit sets the lower-order 2 bits. A dense determination (lower-order determination) is performed. That is, the lower side conversion unit compares the instantaneous value held by the S / H circuit with the three-stage potentials obtained by dividing the comparison reference voltage set based on the comparison result of the upper side conversion unit into four equal parts. A signal based on the result is output to the output unit.
[0007]
When a signal based on the comparison result of the higher-order conversion unit and a signal based on the comparison result of the lower-order conversion unit are input, the output unit combines both signals to generate and output a 4-bit digital signal.
[0008]
[Problems to be solved by the invention]
In the A / D converter, in order to increase the conversion speed, it is effective to shorten the sampling time.
[0009]
However, the sampling time required for the S / H circuit is determined according to the values of the output impedance of the external circuit that outputs an analog signal and the input impedance of the S / H circuit. Therefore, if the sampling time is shortened when the output impedance of the external circuit is high, the sampling operation is terminated before the voltage sampled by the capacitor of the S / H circuit reaches the instantaneous value of the analog signal, and an accurate instantaneous value is sampled. become unable. In this case, in order to maintain the conversion speed of the A / D converter, it is necessary to add a driver circuit to the external circuit, which increases the area of the external circuit and increases the cost.
[0010]
In the A / D converter, even if a driver circuit is added to the external circuit to shorten the sampling time and improve the conversion speed, the A / D conversion circuit for the upper 2 bits of the upper conversion unit is still operating. Since the operation of the lower-order conversion unit is stopped, the conversion speed is limited.
[0011]
An object of the present invention is to reduce the circuit area of the analog signal output circuit or reduce the sampling time by substantially increasing the input impedance without changing the circuit configuration of the A / D converter. An object of the present invention is to provide an A / D converter capable of improving the D conversion speed.
[0012]
[Means for Solving the Problems]
FIG. 1 is a diagram for explaining the principle of the present invention. That is, the A / D converter includes an upper conversion unit 1, a lower ( precision ) conversion unit 2, and an output unit 3. Conversion unit 1 of the upper samples the analog input signal to generate a digital signal of the upper bit side.
[0013]
The lower (precise) converter 2 starts sampling until the upper converter 1 finishes sampling, and finishes sampling during the operation of generating the digital signal of the upper converter 1 To do. Then, a lower bit digital signal is generated based on the sampled analog input signal and the processing result of the higher conversion unit. The output unit 3 combines the digital signals generated by both the conversion units 1 and 2 to generate a digital output signal.
[0014]
In claim 2, the analog input signal is sampled, the sampled analog input signal and the reference voltage are compared and determined to generate a digital signal on the upper bit side, the analog input signal is sampled, A lower side conversion that sets a lower side reference voltage based on the comparison judgment result of the upper side conversion unit, and compares and determines the sampled analog input signal and the lower side reference voltage to generate a lower bit side digital signal And an output unit that synthesizes the digital signals generated by each of the conversion units and uses an analog input signal as a digital output signal, wherein the lower-order conversion unit includes the higher-order side essential that the conversion of starts sampling until the stop sampling, and ends the sampling during the comparison determination operation of the conversion unit of the upper It is set to.
[0015]
According to a third aspect of the present invention, the analog input signal is sampled, the sampled analog input signal and the reference voltage are compared and determined to generate the upper bit side digital signal, and the analog input signal is sampled and sampled. A lower-order conversion unit that generates a lower-bit-side digital signal based on the analog input signal, the value obtained by converting the upper-bit-side digital signal into an analog signal again, and the comparison determination result of the higher-order conversion unit; An A / D converter comprising an output unit that synthesizes the digital signals generated by the conversion units and uses an analog input signal as a digital output signal, wherein the lower-level conversion unit converts the higher-level conversion this the part starts sampling until the stop sampling, and ends the sampling during the comparison determination operation of the conversion unit of the upper It is the gist.
[0016]
The gist of the present invention is that the lower-order conversion unit generates the lower-bit-side digital signal from a range in which the potential range indicated by the upper-bit-side digital signal is expanded.
[0017]
The gist of the present invention is that the lower-order conversion unit sets a value obtained by enlarging the potential indicated by the upper-bit-side digital signal as the lower-order reference voltage .
[0018]
According to the invention described in claim 1, the conversion unit 1 of the upper side, the analog input signal is sampled, digital signal of the upper bit side is generated. In low-order (fine) converter 2, the operation of sampling during operation of generating a digital signal of the conversion unit 1 of the upper side is performed, the analog input signal is sampled. Then, a lower bit digital signal is generated based on the sampled analog input signal and the processing result of the higher conversion unit. In the output unit 3, the digital signals generated by the conversion units 1 and 2 are combined to generate a digital output signal.
[0019]
According to invention of claim 2, the conversion of the upper side, an analog input signal is sampled digital signal of the upper bit side and the analog input signal and the reference voltage sampling is determined compared is generated The In a variation section of the lower side, the operation for sampling during the comparison determination operation of the conversion unit of the upper side is performed, the analog input signal is sampled. Further, the lower reference voltage is set based on the comparison determination result of the upper conversion unit. Then, the sampled analog input signal and the lower reference voltage are compared and determined, and a lower bit digital signal is generated. In the output unit, the digital signals generated by both the conversion units are combined to generate a digital output signal.
[0020]
According to the invention described in claim 3, the conversion of the upper side, an analog input signal is sampled digital signal of the upper bit side and the analog input signal and the reference voltage sampling is determined compared is generated The In a variation section of the lower side, the operation for sampling during the comparison determination operation of the conversion unit of the upper side is continued, the analog input signal is sampled. Further , a lower bit digital signal is generated based on the sampled analog input signal, a value obtained by converting the higher bit digital signal again into an analog signal, and the comparison result of the higher conversion unit . In the output unit, the digital signals generated by both the conversion units are combined to generate a digital output signal.
[0021]
According to the fourth aspect of the present invention, the lower-order conversion unit generates the lower-bit digital signal from a range obtained by expanding the potential range indicated by the upper-bit digital signal.
[0022]
According to the fifth aspect of the present invention, in the lower conversion unit , a value obtained by enlarging the potential indicated by the digital signal on the upper bit side is set as the lower reference voltage .
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment in which the present invention is embodied in a 4-bit A / D converter will be described with reference to FIGS.
[0024]
FIG. 2 shows a block diagram of the A / D converter. The A / D converter includes a high-order conversion unit 1, a low-order conversion unit 2 as a precision conversion unit, a control unit 3, and an output unit 4.
[0025]
As shown in FIG. 3, the higher-order conversion unit 1 includes four resistors R1 to R4 connected in series that constitute a resistance ladder. The resistors R1 to R4 have the same resistance value. A reference voltage Vref1 on the high potential side is supplied to the end on the resistor R1 side, and a reference voltage Vref2 on the low potential side is supplied to the end on the resistor R4 side.
[0026]
Accordingly, at each of the nodes N1 to N3 between the resistors R1 to R4, a potential is generated by dividing the potential difference between the reference voltage Vref1 and the same Vref2 into four equal parts.
An analog input signal Vin is input to an upper sample hold circuit (hereinafter referred to as an upper S / H circuit) 5. The upper S / H circuit 5 samples the instantaneous value of the analog input signal Vin based on the sampling pulse signal S1 output from the control unit 3. More specifically, the charging or discharging operation of the capacitor provided in the higher-order S / H circuit 5 is started based on the rising edge of the sampling pulse signal S1, and the charging or discharging operation is performed for a time based on the pulse width of the pulse signal S1. Do.
[0027]
When the sampling pulse signal S1 falls, the upper S / H circuit 5 holds the sampled instantaneous value.
Therefore, an instantaneous value sampled by the higher-order S / H circuit 5 is input to one input terminal of each of the three comparators 6a to 6c.
[0028]
The other input terminal of the comparator 6a is connected to the node N1, the other input terminal of the comparator 6b is connected to the node N2, and the other input terminal of the comparator 6c is connected to the node N3.
[0029]
Accordingly, the comparators 6a to 6c respectively compare the instantaneous value obtained by sampling the analog input signal Vin with the potential obtained by dividing the potential difference between the reference voltage Vref1 and the reference voltage Vref2 into four equal parts, and send the comparison result signal to the higher-order encoder unit 7. Output.
[0030]
The higher-order encoder unit 7 outputs higher-order 2-bit digital signals Da4 and Da3 to the output unit 4 based on the comparison result signals of the comparators 6a to 6c. The upper data output circuit outputs a reference voltage setting signal C for setting the comparison reference voltage of the lower conversion unit 2 to the lower conversion unit 2 based on the comparison result signals of the comparators 6a to 6c.
[0031]
As shown in FIG. 4, the lower-order conversion unit 2 includes eight resistors R5 to R12 connected in series to constitute a resistance ladder. The resistors R5 to R12 have the same resistance value.
[0032]
A high-potential-side reference voltage Vref3 that is set based on the reference voltage setting signal C of the higher-order conversion unit 1 is supplied to the end on the resistor R5 side, and a low voltage that is similarly set on the end on the resistor R12 side The reference voltage Vref4 on the potential side is supplied.
[0033]
Accordingly, at each of the nodes N4 to N10 between the resistors R5 to R12, a potential is generated by dividing the potential difference between the reference voltage Vref3 and the same Vref4 into eight equal parts.
As shown in FIG. 5, for example, when the digital signals Da4 and Da3 of the higher-order conversion unit 1 are “10”, the reference voltages Vref3 and Vref4 are set such that the potential difference between the node N1 and the node N2 is set to the high potential side and the low potential side. The value is enlarged by 1.5 times.
[0034]
An analog input signal Vin is input to the lower sample hold circuit (hereinafter referred to as the lower S / H circuit) 8. The lower S / H circuit 8 samples the instantaneous value of the analog input signal Vin based on the sampling pulse signal S2 output from the control unit 3. More specifically, the charging or discharging operation of the capacitor provided in the low-order S / H circuit 8 is started based on the rising edge of the sampling pulse signal S2, and the charging or discharging operation is performed for a time based on the pulse width of the pulse signal S2. Do.
[0035]
The lower S / H circuit 8 holds the sampled instantaneous value when the sampling pulse signal S2 falls.
Therefore, the instantaneous value sampled by the lower S / H circuit 8 is input to one input terminal of each of the seven comparators 9a to 9g.
[0036]
The other input terminals of the comparators 9a to 9g are connected to the nodes N4 to N10, respectively.
Therefore, the comparators 9a to 9g respectively compare the instantaneous value obtained by sampling the analog input signal Vin with the potential obtained by dividing the potential difference between the reference voltage Vref3 and the reference voltage Vref4 into eight equal parts, and send the comparison result signal to the lower encoder unit 10. Output.
[0037]
The lower-order encoder unit 10 outputs lower-order 3-bit digital signals Db3 to Db1 to the output unit 4 based on the comparison result signals of the comparators 9a to 9g.
When the output unit 4 receives the digital signals Da4 and Da3 from the higher-order conversion unit 1 and the digital signals Db3 to Db1 from the lower-order conversion unit 2, the output unit 4 adds the two digital signals Da4, Da3, Db3 to Db1 to 4 Get bit data. In this case, since only the second digital signal Da3 and the digital signal Db3 from the most significant bit overlap, it is only necessary to add a binary number to a value equal to or more than the second bit from the most significant bit. become.
[0038]
Here, since the reference voltage Vref4 is set to a value obtained by expanding the potential range indicated by the digital signals Da4 and Da3 by 1.5 times to the low potential side, the digital signal Db3 output from the low-order conversion unit 2 is set. Db1 is a numerical value in which a value obtained by subtracting “0010” from the higher-order 2-bit digital signals Da4 and Da3 becomes the reference value “000”. Therefore, 4-bit data obtained by adding the digital signals Da4, Da3, Db3 to Db1 is a value obtained by adding “0010” to the digital output signals D4 to D1.
[0039]
Therefore, the output unit 4 subtracts “0010” from the obtained 4-bit data to generate and output 4-bit digital output signals D4 to D1.
Next, the operation of the A / D converter as described above will be described with reference to FIG.
[0040]
A sampling pulse signal that rises simultaneously from the control unit 3 is input to both the S / H circuits 5 and 8 of the higher-order and lower-order conversion units 1 and 2. The S / H circuit 5 of the higher-order converter 1 samples and holds the instantaneous value of the analog input signal Vin at the same sampling time as in the prior art. Then, the high-order conversion unit 1 performs rough determination (high-order determination) of the high-order 2-bit digital signals Da4 and Da3.
[0041]
The S / H circuit 8 of the lower side conversion unit 2 continues the sampling operation even during the upper side determination of the upper side conversion unit 1, samples and holds the instantaneous value of the analog input signal Vin in a longer sampling time than the conventional one. More specifically, the sampling pulse signal S2 output from the control unit 3 falls at the end of the upper side determination, and the S / H circuit 8 performs the sampling operation until the upper side determination ends.
[0042]
Then, the lower-order conversion unit 2 performs fine determination (lower-order determination) of the lower-order 3-bit digital signals Db3 to Db1.
Here, since the S / H circuit 8 of the low-order side conversion unit 2 performs the sampling operation until the end of the high-order side determination, the S / H circuit 8 accurately samples the instantaneous value of the analog input signal Vin. Therefore, the lower-order conversion unit 2 can perform the fine determination (lower-order determination) with high accuracy.
[0043]
When the digital signals Da4, Da3, Db3 to Db1 are input, the output unit 4 generates and outputs 4-bit digital output signals D4 to D1.
With the A / D converter configured as described above, the following operational effects can be obtained.
[0044]
(1) In this embodiment, the S / H circuit 5 of the higher-order conversion unit 1 samples the instantaneous value of the analog input signal Vin at the same sampling time as the conventional one, and the S / H circuit 8 of the lower-order conversion unit 2 The sampling operation is continued even when the high-order conversion unit 1 performs the high-order determination. Therefore, even when the output impedance of the external circuit that outputs the analog input signal Vin is high, the S / H circuit 8 of the lower-order conversion unit 2 can accurately sample the instantaneous value of the analog input signal Vin. Therefore, the lower-order conversion unit 2 can perform the fine determination (lower-order determination) with high accuracy. As a result, in this A / D converter, the input impedance can be substantially increased. Therefore, when the output impedance of the external circuit that outputs the analog input signal Vin is high, a driver circuit is added to the external circuit. Even without this, the conversion accuracy can be improved without reducing the conversion speed.
[0045]
(2) In this embodiment, the reference voltages Vref3 and Vref4 are set to values obtained by expanding the potential range indicated by the digital signals Da4 and Da3 by 1.5 times on the high potential side and the low potential side. Therefore, the digital signals Db3 to Db1 of the lower-order conversion unit 2 obtain “0010” from the higher-order 2-bit digital signals Da4 and Da3 from the value obtained by subtracting “0010” from the higher-order 2-bit digital signals Da4 and Da3. It becomes a signal indicating the fine determination result in the range up to the added value. As a result, accurate 4-bit digital output signals D4 to D1 can be generated while correcting the digital signals Da4 and Da3.
[0046]
The above embodiment may be modified as follows.
As shown in FIG. 7, the S / H circuit 5 of the higher-order conversion unit 1 samples in a shorter sampling time than the conventional one, and the S / H circuit 8 of the lower-order conversion unit 2 The sampling operation may be continued even during the side determination, and sampling may be performed at the same sampling time as in the past. When the output impedance of the external circuit that outputs the analog input signal Vin is high, a driver circuit is added to the external circuit. In this way, the S / H circuit 8 of the lower-order conversion unit 2 can accurately sample the instantaneous value of the analog input signal Vin. Therefore, the lower-order conversion unit 2 can perform the fine determination (lower-order determination) with high accuracy. And since the sampling time of the high-order side conversion unit 1 is made shorter than before, the high-order side determination and the low-order side determination are completed faster than before, and the 4-bit digital output signals D4 to D1 can be generated faster than before.
[0047]
In the above embodiment, the S / H circuit 8 performs the sampling operation until the end of the upper side determination. However, if the sampling operation is performed until the instantaneous value of the analog input signal Vin can be accurately sampled, The sampling operation does not have to be performed until the upper side determination ends.
[0048]
In the above embodiment, the upper and lower conversion units 1 and 2 are provided with two conversion units. For example, the upper conversion unit, the intermediate conversion unit, and the lower conversion unit are provided with three conversion units. Any number of conversion units may be provided. In this case, for example, the sampling time is shortened only for the uppermost conversion unit, and the lower conversion unit continues the sampling operation even during the uppermost comparison determination operation. Sampling may also be performed during the comparison determination operation of the conversion unit on the side.
[0049]
The reference voltages Vref3 and Vref4 are values obtained by expanding the potential range indicated by the digital signals Da4 and Da3 by 1.25 times on the high potential side and the low potential side, values obtained by expanding 1.5 times only on the high potential side, etc. The upper digital data signals Da4 and Da3 may be enlarged and changed to necessary values in the direction that requires correction. Moreover, it is not necessary to enlarge.
[0050]
In the above embodiment, the A / D converter is configured to set the reference voltages Vref3 and Vref4 based on the comparison determination result of the higher-order conversion unit 1 and perform the lower-order determination. However, other than having two or more conversion units The present invention may be implemented for an A / D converter of this kind.
[0051]
For example, the lower-order converter converts the digital signal generated by the upper-order converter again to analog, and subtracts the analog signal again from the instantaneous value of the analog signal sampled by the lower-side S / H circuit using a comparator. The analog signal obtained by the subtraction may be compared with a reference voltage and used in an A / D converter that forms a lower-order digital signal. In this case as well, as in the above embodiment, if the sampling operation of the low-order S / H circuit is continued during the high-order determination of the high-order conversion unit, the same effect as in the above-described embodiment can be obtained. .
[0052]
In the above embodiment, the invention is embodied in a 4-bit A / D converter. However, the present invention may be embodied in any number of A / D converters such as 8 bits and 16 bits.
[0053]
【The invention's effect】
As described above in detail, according to the present invention, the input impedance is substantially increased without changing the circuit configuration of the A / D converter, thereby reducing the circuit area of the analog signal output circuit or sampling. An A / D converter capable of improving the A / D conversion speed by shortening the time can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a block diagram of an A / D converter according to this embodiment.
FIG. 3 is a circuit diagram showing a higher-order conversion unit in the present embodiment.
FIG. 4 is a circuit diagram showing a lower-order conversion unit in the present embodiment.
FIG. 5 is an explanatory diagram for explaining a reference voltage in a lower-order conversion unit.
FIG. 6 is a timing chart for explaining the operation timing of this embodiment.
FIG. 7 is a timing chart for explaining the operation timing of another example.
FIG. 8 is a timing chart for explaining conventional operation timing.
[Explanation of symbols]
1 High-order conversion unit (high-order conversion unit)
2 Precision conversion part on the lower side (lower side conversion part)
3 Output section

Claims

A higher-order conversion unit that samples an analog input signal and generates a higher-bit digital signal;
A lower conversion unit that samples an analog input signal and generates a lower bit digital signal based on the processing result of the upper conversion unit;
An A / D converter comprising: an output unit that synthesizes the digital signals generated by the respective conversion units and uses an analog input signal as a digital output signal;
The conversion portion of the lower side to terminate the sampling during operation converting section of the upper side starts sampling until the stop sampling, and to generate a digital signal of the conversion unit of the upper A feature A / D converter.

A high-order conversion unit that samples the analog input signal, compares and determines the sampled analog input signal and the reference voltage, and generates a digital signal on the high-order bit side;
The analog input signal is sampled, the lower reference voltage is set based on the comparison determination result of the upper conversion unit, the sampled analog input signal and the lower reference voltage are compared and determined, and the lower bit digital A low-order conversion unit that generates a signal;
An A / D converter comprising: an output unit that synthesizes the digital signals generated by the respective conversion units and uses an analog input signal as a digital output signal;
Conversion unit of the lower side, and wherein the conversion unit of the upper side starts sampling until the stop sampling, and ends the sampling during the comparison determination operation of the conversion unit of the upper A / D converter.

A high-order conversion unit that samples the analog input signal, compares and determines the sampled analog input signal and the reference voltage, and generates a digital signal on the high-order bit side;
The analog input signal is sampled, and based on the sampled analog input signal, the value obtained by converting the upper bit side digital signal to an analog signal again, and the comparison determination result of the upper side conversion unit, the lower bit side digital signal is A lower-level conversion unit to be generated;
An A / D converter comprising: an output unit that synthesizes the digital signals generated by the respective conversion units and uses an analog input signal as a digital output signal;
Conversion unit of the lower side, and wherein the conversion unit of the upper side starts sampling until the stop sampling, and ends the sampling during the comparison determination operation of the conversion unit of the upper A / D converter.

The lower conversion unit is:
A / D conversion according to any one of claims 1 or claim 3, characterized in that to produce a digital signal of lower bits from the scope of the enlarged range of potential indicating digital signal of the upper bit side vessel.

The lower conversion unit is:
3. The A / D converter according to claim 2, wherein a value obtained by enlarging a potential indicated by the digital signal on the upper bit side is set as the lower reference voltage .