JPH07106931A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07106931A JPH07106931A JP5251273A JP25127393A JPH07106931A JP H07106931 A JPH07106931 A JP H07106931A JP 5251273 A JP5251273 A JP 5251273A JP 25127393 A JP25127393 A JP 25127393A JP H07106931 A JPH07106931 A JP H07106931A
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Links
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Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】チップ面積の増大や外部端子数の増加、及び作
業工程の増加を抑えて製造コストを低減すると共に大量
生産に適するようにする。 【構成】所定のクロック信号ＣＫｓをそれぞれ異なる遅
延時間だけ遅延させるための複数の遅延回路１ａ，１ｂ
を設ける。遅延回路選択信号ＤＳＴにより複数の遅延回
路１ａ，１ｂのうちの１つを選択し内部回路へのクロッ
ク信号ＣＫｉを出力する遅延回路選択部２を設ける。遅
延回路選択信号ＤＳＴの内容を固定する選択信号固定回
路３を設ける。この選択信号固定回路３は、評価時の最
適の遅延回路選択信号ＤＳＴｘと同一内容の遅延回路選
択信号ＤＳＴを発生するように内部回路の素子形成工程
と同時に形成されたトランジスタＱ１，Ｑ２を備える。
業工程の増加を抑えて製造コストを低減すると共に大量
生産に適するようにする。 【構成】所定のクロック信号ＣＫｓをそれぞれ異なる遅
延時間だけ遅延させるための複数の遅延回路１ａ，１ｂ
を設ける。遅延回路選択信号ＤＳＴにより複数の遅延回
路１ａ，１ｂのうちの１つを選択し内部回路へのクロッ
ク信号ＣＫｉを出力する遅延回路選択部２を設ける。遅
延回路選択信号ＤＳＴの内容を固定する選択信号固定回
路３を設ける。この選択信号固定回路３は、評価時の最
適の遅延回路選択信号ＤＳＴｘと同一内容の遅延回路選
択信号ＤＳＴを発生するように内部回路の素子形成工程
と同時に形成されたトランジスタＱ１，Ｑ２を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に内部回路の動作を制御する制御信号の立上りタ
イミング等を調整する手段を備えた半導体集積回路装置
に関する。
し、特に内部回路の動作を制御する制御信号の立上りタ
イミング等を調整する手段を備えた半導体集積回路装置
に関する。
【０００２】
【従来の技術】一般に半導体集積回路装置においては、
各回路を構成するトランジスタのスレッシュホールド電
圧等のプロセスパタメータの製造時のばらつきにより動
作特性が異なる為、内部回路の動作を制御する制御信号
（タイミング信号）のパルスタイミング（立上り，立下
りのタイミング）の最適値が異なる。このパルスタイミ
ングの最適化は通常設計段階のスピードシミュレーショ
ンで行なうが、製造装置の違いによるプロセスパラメー
タのばらつき等をこのシミュレーションで考慮するのは
困難であるため、パルスタイミングの最適な状態を調整
する手段を備えている場合が多い（例えば特開平１−２
３６４９４号公報，特開平２−１２６３１１号公報参
照）。
各回路を構成するトランジスタのスレッシュホールド電
圧等のプロセスパタメータの製造時のばらつきにより動
作特性が異なる為、内部回路の動作を制御する制御信号
（タイミング信号）のパルスタイミング（立上り，立下
りのタイミング）の最適値が異なる。このパルスタイミ
ングの最適化は通常設計段階のスピードシミュレーショ
ンで行なうが、製造装置の違いによるプロセスパラメー
タのばらつき等をこのシミュレーションで考慮するのは
困難であるため、パルスタイミングの最適な状態を調整
する手段を備えている場合が多い（例えば特開平１−２
３６４９４号公報，特開平２−１２６３１１号公報参
照）。
【０００３】図５は特開平１−２３６４９４号公報に開
示された半導体集積回路装置のライトアンプに書込みパ
ルスを供給するタイミング発生回路の回路図、図６はそ
の各部信号のタイミング図である。
示された半導体集積回路装置のライトアンプに書込みパ
ルスを供給するタイミング発生回路の回路図、図６はそ
の各部信号のタイミング図である。
【０００４】この例（第１の例）は、単位遅延回路ＤＣ
１〜ＤＣ４及び遅延ゲート回路ＤＧ１〜ＤＧ８を備えた
第１の遅延回路ＤＬ１と、単位遅延回路ＤＣ５〜ＤＣ７
を備えた第２の遅延回路ＤＬ２と、パッド又は外部端子
から供給される選択制御信号ＷＳ０〜ＷＳ２、ＳＳ０，
ＳＳ１それぞれをデコードして選択信号Ｗ０〜Ｗ７，Ｓ
０〜Ｓ３を出力する第１及び第２のデコーダＤＥＣ１，
ＤＥＣ２と、選択信号Ｗ０〜Ｗ７によって制御された遅
延回路ＤＬ１の出力を統合して所望のパルス幅のパルス
信号（ｎ５）を発生し遅延回路ＤＬ２へ供給する第１の
選択回路ＳＥＬ１と、遅延回路ＤＬ２の入出力信号（ｎ
５〜ｎ８）を選択信号Ｓ０〜Ｓ３に従って選択しＡＮＤ
ゲートＡＧ６を介して書込みパルスφｗｅとして出力す
る第２の選択回路ＳＥＬ２とを含んで構成される。
１〜ＤＣ４及び遅延ゲート回路ＤＧ１〜ＤＧ８を備えた
第１の遅延回路ＤＬ１と、単位遅延回路ＤＣ５〜ＤＣ７
を備えた第２の遅延回路ＤＬ２と、パッド又は外部端子
から供給される選択制御信号ＷＳ０〜ＷＳ２、ＳＳ０，
ＳＳ１それぞれをデコードして選択信号Ｗ０〜Ｗ７，Ｓ
０〜Ｓ３を出力する第１及び第２のデコーダＤＥＣ１，
ＤＥＣ２と、選択信号Ｗ０〜Ｗ７によって制御された遅
延回路ＤＬ１の出力を統合して所望のパルス幅のパルス
信号（ｎ５）を発生し遅延回路ＤＬ２へ供給する第１の
選択回路ＳＥＬ１と、遅延回路ＤＬ２の入出力信号（ｎ
５〜ｎ８）を選択信号Ｓ０〜Ｓ３に従って選択しＡＮＤ
ゲートＡＧ６を介して書込みパルスφｗｅとして出力す
る第２の選択回路ＳＥＬ２とを含んで構成される。
【０００５】この例は、半製品あるいは製品完成後に、
パッド又は外部端子から供給される選択制御信号ＷＳ０
〜ＷＳ２，ＳＳ０，ＳＳ１をデコードして遅延回路ＤＬ
１，ＤＬ２の遅延時間等を調整し、所望のパルス幅，所
望の発生タイミングの書込みパルスφｗｅを発生するこ
とにより、マスク等の変更を不要として開発期間の短縮
や製品歩留りを高めるようにしたものである。
パッド又は外部端子から供給される選択制御信号ＷＳ０
〜ＷＳ２，ＳＳ０，ＳＳ１をデコードして遅延回路ＤＬ
１，ＤＬ２の遅延時間等を調整し、所望のパルス幅，所
望の発生タイミングの書込みパルスφｗｅを発生するこ
とにより、マスク等の変更を不要として開発期間の短縮
や製品歩留りを高めるようにしたものである。
【０００６】図７は特開平２−１２６３１１号公報に開
示されたマイクロコンピュータ（半導体集積回路装置の
第２の例）のクロック発生回路の回路図、図８はその各
部信号のタイミング図である。
示されたマイクロコンピュータ（半導体集積回路装置の
第２の例）のクロック発生回路の回路図、図８はその各
部信号のタイミング図である。
【０００７】この例のクロック発生回路１２は、発振器
１１の出力信号Ｓ１をレベル反転するインバータＩＶ１
１と、第２のクロック信号ＣＫ２を順次遅延させる複数
のインバータＩＶ１２を備え遅延時間が異なる複数の遅
延信号を出力する第１の遅延回路ＤＬ１１と、第１のク
ロック信号ＣＫ１を順次遅延させる複数のインバータＩ
Ｖ１３を備え遅延時間が異なる複数の遅延信号を出力す
る第２の遅延回路１２と、遅延回路ＤＬ１１からの複数
の遅延信号のうちの所定の遅延信号をクロック幅制御Ｅ
ＰＲＯＭ１３の出力信号に従って選択し出力する複数の
論理ゲートＧ１１と、これら論理ゲートＧ１１の出力信
号及び発振器１１の出力信号Ｓ１のＮＯＲ処理を行いパ
ルス幅を調整した第１のクロック信号ＣＫ１を出力する
論理ゲートＧ１３と、遅延回路ＤＬ１２からの複数の遅
延信号のうちの所定の遅延信号をクロック幅制御ＥＰＲ
ＯＭ１３の出力信号に従って選択し出力する複数の論理
ゲートＧ１２と、これら論理ゲートＧ１２の出力信号及
びインバータＩＶ１１の出力信号のＮＯＲ処理を行いパ
ルス幅を調整した第２のクロック信号ＣＫ２を出力する
論理ゲートＧ１４とを有する構成となっている。
１１の出力信号Ｓ１をレベル反転するインバータＩＶ１
１と、第２のクロック信号ＣＫ２を順次遅延させる複数
のインバータＩＶ１２を備え遅延時間が異なる複数の遅
延信号を出力する第１の遅延回路ＤＬ１１と、第１のク
ロック信号ＣＫ１を順次遅延させる複数のインバータＩ
Ｖ１３を備え遅延時間が異なる複数の遅延信号を出力す
る第２の遅延回路１２と、遅延回路ＤＬ１１からの複数
の遅延信号のうちの所定の遅延信号をクロック幅制御Ｅ
ＰＲＯＭ１３の出力信号に従って選択し出力する複数の
論理ゲートＧ１１と、これら論理ゲートＧ１１の出力信
号及び発振器１１の出力信号Ｓ１のＮＯＲ処理を行いパ
ルス幅を調整した第１のクロック信号ＣＫ１を出力する
論理ゲートＧ１３と、遅延回路ＤＬ１２からの複数の遅
延信号のうちの所定の遅延信号をクロック幅制御ＥＰＲ
ＯＭ１３の出力信号に従って選択し出力する複数の論理
ゲートＧ１２と、これら論理ゲートＧ１２の出力信号及
びインバータＩＶ１１の出力信号のＮＯＲ処理を行いパ
ルス幅を調整した第２のクロック信号ＣＫ２を出力する
論理ゲートＧ１４とを有する構成となっている。
【０００８】すなわち、この例は、クロック幅制御ＥＰ
ＲＯＭ１３に書込む値を変化させることにより、クロッ
ク信号ＣＫ１，ＣＫ２のパルス幅を最適値に調整し、製
造時のプロセスパラメータのばらつきにより動作特性の
異なるマイクロコンピュータの内部回路に、最適なパル
ス幅のクロック信号を供給し、製造後の検査における歩
留りの改善及び低価格化をはかるようにしたものであ
る。
ＲＯＭ１３に書込む値を変化させることにより、クロッ
ク信号ＣＫ１，ＣＫ２のパルス幅を最適値に調整し、製
造時のプロセスパラメータのばらつきにより動作特性の
異なるマイクロコンピュータの内部回路に、最適なパル
ス幅のクロック信号を供給し、製造後の検査における歩
留りの改善及び低価格化をはかるようにしたものであ
る。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、第１及び第２の例とも、所定のクロッ
ク信号のパルスの前縁又は後縁を複数の遅延素子から成
る遅延回路により遅延させると共にこの遅延時間を調整
し、内部回路に対し最適のパルス幅，パルスタイミング
のクロック信号を供給する構成となっており、上記遅延
時間の調整を、第１の例では、半製品あるいは製品完成
後に、パッド又は外部端子から選択制御信号を与えるこ
とにより行う構成となっているため、チップ面積の増
大、外部端子数の増加を招くと共に、選択制御信号を与
えるための作業工程が増加して製造コストが高くなるだ
けでなく大量生産に向かないという欠点があり、第２の
例では、クロック幅制御ＥＰＲＯＭに所定の値を書込
み、その値に従って行う構成となっているので、クロッ
ク幅制御ＥＰＲＯＭへの書込みという作業工程が増加
し、やはり製造コストが高くなるだけでなく大量生産に
向かないという欠点がある。
集積回路装置は、第１及び第２の例とも、所定のクロッ
ク信号のパルスの前縁又は後縁を複数の遅延素子から成
る遅延回路により遅延させると共にこの遅延時間を調整
し、内部回路に対し最適のパルス幅，パルスタイミング
のクロック信号を供給する構成となっており、上記遅延
時間の調整を、第１の例では、半製品あるいは製品完成
後に、パッド又は外部端子から選択制御信号を与えるこ
とにより行う構成となっているため、チップ面積の増
大、外部端子数の増加を招くと共に、選択制御信号を与
えるための作業工程が増加して製造コストが高くなるだ
けでなく大量生産に向かないという欠点があり、第２の
例では、クロック幅制御ＥＰＲＯＭに所定の値を書込
み、その値に従って行う構成となっているので、クロッ
ク幅制御ＥＰＲＯＭへの書込みという作業工程が増加
し、やはり製造コストが高くなるだけでなく大量生産に
向かないという欠点がある。
【００１０】本発明の目的は、チップ面積の増大や外部
端子数の増加、及び作業工程の増加を抑え、製造コスト
を低減すると共に大量生産に適した半導体集積回路装置
を提供することにある。
端子数の増加、及び作業工程の増加を抑え、製造コスト
を低減すると共に大量生産に適した半導体集積回路装置
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、所定のクロック信号を所定の時間遅延させて所
定の内部回路へ供給するための互いに異なる遅延時間を
もつ複数の遅延回路と、遅延回路選択信号に従って前記
複数の遅延回路のうちの１つを選択しその出力信号を前
記内部回路へ供給する遅延回路選択部と、評価時に前記
内部回路へ最適のタイミングのクロック信号を供給する
遅延回路を選定した外部からの遅延回路選択信号と同一
内容の前記遅延回路選択信号を、前記内部回路の製造工
程中の所定の素子形成工程で同時に形成された回路素子
により固定して発生する選択信号固定回路とを有してい
る。
装置は、所定のクロック信号を所定の時間遅延させて所
定の内部回路へ供給するための互いに異なる遅延時間を
もつ複数の遅延回路と、遅延回路選択信号に従って前記
複数の遅延回路のうちの１つを選択しその出力信号を前
記内部回路へ供給する遅延回路選択部と、評価時に前記
内部回路へ最適のタイミングのクロック信号を供給する
遅延回路を選定した外部からの遅延回路選択信号と同一
内容の前記遅延回路選択信号を、前記内部回路の製造工
程中の所定の素子形成工程で同時に形成された回路素子
により固定して発生する選択信号固定回路とを有してい
る。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例は、クロック発生源等からの所
定のクロック信号ＣＫｓを所定時間遅延させてメモリ回
路等の所定の内部回路へ供給するための互いに異なる遅
延時間をもつ複数の遅延回路１ａ，１ｂと、遅延回路選
択信号ＤＳＴ，ＤＳＴｘをレベル反転するインバータＩ
Ｖ１、このインバータＩＶ１の出力信号をレベル反転す
るインバータＩＶ２、クロック信号ＣＫｓ及びインバー
タＩＶ２の出力信号のＮＡＮＤ処理を行い遅延回路１ａ
に供給する論理ゲートＧ１、クロック信号ＣＫｓ及びイ
ンバータＩＶ１の出力信号のＮＡＮＤ処理を行い遅延回
路１ｂに供給する論理ゲートＧ２、及び遅延回路１ａ，
１ｂの出力信号ＤＳ１，ＤＳ２のＮＡＮＤ処理を行う論
理ゲートＧ３を備え、遅延回路選択信号ＤＳＴ，ＤＳＴ
ｘに従って遅延回路１ａ，１ｂのうちの１つを選択して
その出力信号をクロック信号ＣＫｉとして内部回路へ供
給する遅延回路選択部２と、評価時に内部回路への最適
なタイミングのクロック信号ＣＫｉを供給する遅延回路
（１ａ，１ｂのうちの１つ）を選定した外部からの遅延
回路選択信号ＤＳＴｘと同一内容の遅延回路選択信号Ｄ
ＳＴを、内部回路の製造工程中の所定の素子形成工程で
同時にエンハンスメント型及びディプレッション型のう
ちの一方に選択的に形成され、ソース及びゲートを接地
電位点にドレインを遅延回路選択信号線にそれぞれ接続
したＮチャネル型のトランジスタＱ１（この実施例では
ディプレッション型）、及びソースを電源電位Ｖｃｃ点
にゲート及びドレインを遅延回路選択信号線にそれぞれ
接続したＮチャネル型のトランジスタＱ２（この実施例
ではエンハンスメント型）により固定して発生する選択
信号固定回路３とを有する構成となっている。
定のクロック信号ＣＫｓを所定時間遅延させてメモリ回
路等の所定の内部回路へ供給するための互いに異なる遅
延時間をもつ複数の遅延回路１ａ，１ｂと、遅延回路選
択信号ＤＳＴ，ＤＳＴｘをレベル反転するインバータＩ
Ｖ１、このインバータＩＶ１の出力信号をレベル反転す
るインバータＩＶ２、クロック信号ＣＫｓ及びインバー
タＩＶ２の出力信号のＮＡＮＤ処理を行い遅延回路１ａ
に供給する論理ゲートＧ１、クロック信号ＣＫｓ及びイ
ンバータＩＶ１の出力信号のＮＡＮＤ処理を行い遅延回
路１ｂに供給する論理ゲートＧ２、及び遅延回路１ａ，
１ｂの出力信号ＤＳ１，ＤＳ２のＮＡＮＤ処理を行う論
理ゲートＧ３を備え、遅延回路選択信号ＤＳＴ，ＤＳＴ
ｘに従って遅延回路１ａ，１ｂのうちの１つを選択して
その出力信号をクロック信号ＣＫｉとして内部回路へ供
給する遅延回路選択部２と、評価時に内部回路への最適
なタイミングのクロック信号ＣＫｉを供給する遅延回路
（１ａ，１ｂのうちの１つ）を選定した外部からの遅延
回路選択信号ＤＳＴｘと同一内容の遅延回路選択信号Ｄ
ＳＴを、内部回路の製造工程中の所定の素子形成工程で
同時にエンハンスメント型及びディプレッション型のう
ちの一方に選択的に形成され、ソース及びゲートを接地
電位点にドレインを遅延回路選択信号線にそれぞれ接続
したＮチャネル型のトランジスタＱ１（この実施例では
ディプレッション型）、及びソースを電源電位Ｖｃｃ点
にゲート及びドレインを遅延回路選択信号線にそれぞれ
接続したＮチャネル型のトランジスタＱ２（この実施例
ではエンハンスメント型）により固定して発生する選択
信号固定回路３とを有する構成となっている。
【００１５】次にこの実施例の動作及び遅延回路選択信
号ＤＳＴの固定方法について説明する。図２はこの実施
例の動作等を説明するための各部信号のタイミング図で
ある。
号ＤＳＴの固定方法について説明する。図２はこの実施
例の動作等を説明するための各部信号のタイミング図で
ある。
【００１６】まず、製品の試作評価時に、信号入力用の
パッドを用い外部から遅延回路選択信号ＤＳＴｘを入力
し、内部回路の動作に最適なパルスタイミングのクロッ
ク信号ＣＫｉを発生する１つの遅延回路（１ａ，１ｂの
うちの１つ）を選択する（試作評価用のチップでは、選
択信号固定回路３は接続されない状態となっている）。
パッドを用い外部から遅延回路選択信号ＤＳＴｘを入力
し、内部回路の動作に最適なパルスタイミングのクロッ
ク信号ＣＫｉを発生する１つの遅延回路（１ａ，１ｂの
うちの１つ）を選択する（試作評価用のチップでは、選
択信号固定回路３は接続されない状態となっている）。
【００１７】次に製品の量産時に、選択信号固定回路３
のトランジスタＱ１，Ｑ２を、内部回路の製造工程中の
所定の素子形成工程（例えばマスクＲＯＭの場合、ＲＯ
Ｍコーディング工程）で記憶素子形成と同時に選択的に
ディプレッション型，エンハンスメント型に形成し、試
作評価時に内部回路へ最適のパルスタイミングのクロッ
ク信号ＣＫｉを供給する遅延回路を選択した遅延回路選
択信号ＤＳＴｘと同一内容（この実施例はレベル）の遅
延回路選択信号ＤＳＴを発生するようにする。例えば、
外部からの遅延回路選択信号ＤＳＴｘが低レベルのとき
（遅延回路１ｂを選択）、最適のパルスタイミングであ
ったとすると、トランジスタＱ１をディプレッション型
にトランジスタＱ２をエンハンスメント型に形成する。
のトランジスタＱ１，Ｑ２を、内部回路の製造工程中の
所定の素子形成工程（例えばマスクＲＯＭの場合、ＲＯ
Ｍコーディング工程）で記憶素子形成と同時に選択的に
ディプレッション型，エンハンスメント型に形成し、試
作評価時に内部回路へ最適のパルスタイミングのクロッ
ク信号ＣＫｉを供給する遅延回路を選択した遅延回路選
択信号ＤＳＴｘと同一内容（この実施例はレベル）の遅
延回路選択信号ＤＳＴを発生するようにする。例えば、
外部からの遅延回路選択信号ＤＳＴｘが低レベルのとき
（遅延回路１ｂを選択）、最適のパルスタイミングであ
ったとすると、トランジスタＱ１をディプレッション型
にトランジスタＱ２をエンハンスメント型に形成する。
【００１８】半導体集積回路装置の中には、データや信
号のアクティブレベル等をユーザーが半導体装置メーカ
ーに発注する時に指定してそれを盛込んだ製品が多くあ
る。その代表的な例として前述のマスクＲＯＭをあげる
ことができるが、このマスクＲＯＭのＲＯＭコーディン
グ方法は、現在イオン注入方式が主流であり、上述のデ
ータや信号のアクティブレベルの情報の固定はＲＯＭコ
ーディング工程で行なわれている。同じ様に本実施例の
場合もＲＯＭコーディング工程で評価の結果をフィード
バックして遅延回路選択信号ＤＳＴの内容を固定化でき
るので、そのための工程を改めて設ける必要がなく、製
造コストを低減することができる。また、量産品には外
部からの遅延回路選択信号ＤＳＴｘを入力するためのパ
ッドや外部端子は不要となるので、チップ面積の増大や
外部端子数の増加を抑えることができる。
号のアクティブレベル等をユーザーが半導体装置メーカ
ーに発注する時に指定してそれを盛込んだ製品が多くあ
る。その代表的な例として前述のマスクＲＯＭをあげる
ことができるが、このマスクＲＯＭのＲＯＭコーディン
グ方法は、現在イオン注入方式が主流であり、上述のデ
ータや信号のアクティブレベルの情報の固定はＲＯＭコ
ーディング工程で行なわれている。同じ様に本実施例の
場合もＲＯＭコーディング工程で評価の結果をフィード
バックして遅延回路選択信号ＤＳＴの内容を固定化でき
るので、そのための工程を改めて設ける必要がなく、製
造コストを低減することができる。また、量産品には外
部からの遅延回路選択信号ＤＳＴｘを入力するためのパ
ッドや外部端子は不要となるので、チップ面積の増大や
外部端子数の増加を抑えることができる。
【００１９】図３は本発明の第２の実施例の選択信号固
定回路の回路図である。
定回路の回路図である。
【００２０】この実施例の選択信号固定回路３ａは、内
部回路の製造工程中の所定の素子形成工程で選択的にソ
ース・ドレイン拡散領域を形成済み及び未形成のうちの
一方の状態とされ、形成済みの状態のとき、ソースを接
地電位点にゲートを電源電位Ｖｃｃ点にドレインを遅延
回路選択信号線にそれぞれ接続するＮチャネルエンハン
スメント型の第１のトランジスタＱ３、及びソースを電
源電位Ｖｃｃ点にゲートを接地電位点にドレインを遅延
回路選択信号線にそれぞれ接続するＰチャネルエンハン
スメント型の第２のトランジスタＱ４を備え、これら第
１及び第２のトランジスタＱ３，Ｑ４により評価時の遅
延回路選択信号ＤＳＴｘと同一内容の遅延回路選択信号
ＤＳＴを発生するように構成されている。
部回路の製造工程中の所定の素子形成工程で選択的にソ
ース・ドレイン拡散領域を形成済み及び未形成のうちの
一方の状態とされ、形成済みの状態のとき、ソースを接
地電位点にゲートを電源電位Ｖｃｃ点にドレインを遅延
回路選択信号線にそれぞれ接続するＮチャネルエンハン
スメント型の第１のトランジスタＱ３、及びソースを電
源電位Ｖｃｃ点にゲートを接地電位点にドレインを遅延
回路選択信号線にそれぞれ接続するＰチャネルエンハン
スメント型の第２のトランジスタＱ４を備え、これら第
１及び第２のトランジスタＱ３，Ｑ４により評価時の遅
延回路選択信号ＤＳＴｘと同一内容の遅延回路選択信号
ＤＳＴを発生するように構成されている。
【００２１】また、図４に示された本発明の第３の実施
例の選択信号固定回路３ｂは、内部回路の製造工程中の
所定の素子形成工程でソースを接地電位点にゲートを電
源電位Ｖｃｃ点にそれぞれ接続し、コンタクト部４によ
り、ドレインを遅延回路選択信号線に選択的に接続状
態，非接続状態の一方とするＮチャネルエンハンスメン
ト型に形成された第１のトランジスタＱ５、及びソース
を電源電位Ｖｃｃ点にゲートを接地電位点にそれぞれ接
続し、コンタクト部４により、ドレインを遅延回路選択
信号線に選択的に接続状態，非接続状態の他方とするＰ
チャネルエンハンスメント型に形成された第２のトラン
ジスタＱ６を備え、これら第１及び第２のトランジスタ
Ｑ５，Ｑ６により評価時の遅延回路選択信号ＤＳＴｘと
同一内容の遅延回路選択信号ＤＳＴを発生するように構
成されている。
例の選択信号固定回路３ｂは、内部回路の製造工程中の
所定の素子形成工程でソースを接地電位点にゲートを電
源電位Ｖｃｃ点にそれぞれ接続し、コンタクト部４によ
り、ドレインを遅延回路選択信号線に選択的に接続状
態，非接続状態の一方とするＮチャネルエンハンスメン
ト型に形成された第１のトランジスタＱ５、及びソース
を電源電位Ｖｃｃ点にゲートを接地電位点にそれぞれ接
続し、コンタクト部４により、ドレインを遅延回路選択
信号線に選択的に接続状態，非接続状態の他方とするＰ
チャネルエンハンスメント型に形成された第２のトラン
ジスタＱ６を備え、これら第１及び第２のトランジスタ
Ｑ５，Ｑ６により評価時の遅延回路選択信号ＤＳＴｘと
同一内容の遅延回路選択信号ＤＳＴを発生するように構
成されている。
【００２２】これら第２，第３の実施例においても、第
１の実施例と同様の効果が得られる。
１の実施例と同様の効果が得られる。
【００２３】
【発明の効果】以上説明したように本発明は、複数の遅
延回路のうちの１つを選択する遅延回路選択部への遅延
回路選択信号を、評価時に内部回路へ最適のタイミング
のクロック信号を供給する遅延回路を選択した外部から
の遅延回路選択信号と同一内容に固定するように、内部
回路の製造工程中の所定の素子形成工程で同時に形成さ
れた回路素子を備えた選択信号固定回路を設けた構成と
することにより、チップ面積の増大や外部端子数の増
加、及び作業工程の増加を抑えて大量生産に適し、製造
コストを低減することができる効果がある。
延回路のうちの１つを選択する遅延回路選択部への遅延
回路選択信号を、評価時に内部回路へ最適のタイミング
のクロック信号を供給する遅延回路を選択した外部から
の遅延回路選択信号と同一内容に固定するように、内部
回路の製造工程中の所定の素子形成工程で同時に形成さ
れた回路素子を備えた選択信号固定回路を設けた構成と
することにより、チップ面積の増大や外部端子数の増
加、及び作業工程の増加を抑えて大量生産に適し、製造
コストを低減することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作及び遅延回路選択
信号の固定方法を説明するための各部信号のタイミング
図である。
信号の固定方法を説明するための各部信号のタイミング
図である。
【図３】本発明の第２の実施例の選択信号固定回路の回
路図である。
路図である。
【図４】本発明の第３の実施例の選択信号固定回路の回
路図である。
路図である。
【図５】従来の半導体集積回路装置の第１の例のタイミ
ング発生回路の回路図である。
ング発生回路の回路図である。
【図６】図５に示された半導体集積回路装置のタイミン
グ発生回路の動作を説明するための各部信号のタイミン
グ図である。
グ発生回路の動作を説明するための各部信号のタイミン
グ図である。
【図７】従来の半導体集積回路装置の第２の例のクロッ
ク発生回路の回路図である。
ク発生回路の回路図である。
【図８】図７に示された半導体集積回路装置のクロック
発生回路の動作を説明するための各部信号のタイミング
図である。
発生回路の動作を説明するための各部信号のタイミング
図である。
１ａ，１ｂ 遅延回路 ２ 遅延回路選択部 ３，３ａ，３ｂ 選択信号固定回路 ４ コンタクト部 １１ 発振器 １２ クロック発生回路 １３ クロック幅制御ＥＰＲＯＭ ＤＬ１，ＤＬ２，ＤＬ１１，ＤＬ１２ 遅延回路 Ｑ１〜Ｑ６ トランジスタ ＳＥＬ１，ＳＥＬ２ 出力選択回路
Claims (4)
- 【請求項１】 所定のクロック信号を所定の時間遅延さ
せて所定の内部回路へ供給するための互いに異なる遅延
時間をもつ複数の遅延回路と、遅延回路選択信号に従っ
て前記複数の遅延回路のうちの１つを選択しその出力信
号を前記内部回路へ供給する遅延回路選択部と、評価時
に前記内部回路へ最適のタイミングのクロック信号を供
給する遅延回路を選定した外部からの遅延回路選択信号
と同一内容の前記遅延回路選択信号を、前記内部回路の
製造工程中の所定の素子形成工程で同時に形成された回
路素子により固定して発生する選択信号固定回路とを有
することを特徴とする半導体集積回路装置。 - 【請求項２】 選択信号固定回路が、内部回路の製造工
程中の所定の素子形成工程でエンハンスメント型及びデ
ィプレッション型のうちの一方に選択的に形成され、ソ
ース，ドレインのうちの一方を接地電位点に接続する少
なくとも１つの第１のトランジスタと、及びソース，ド
レインのうちの他方を電源電位点と接続する少なくとも
１つの第２のトランジスタとを備え、これら第１及び第
２のトランジスタにより評価時の遅延回路選択信号と同
一内容の遅延回路選択信号を発生するように構成された
請求項１記載の半導体集積回路装置。 - 【請求項３】 選択信号固定回路が、内部回路の製造工
程中の所定の素子形成工程で選択的にソース・ドレイン
拡散領域を形成済み及び未形成のうちの一方の状態とさ
れ、形成済みの状態のとき、ソースを低電源電位点にゲ
ートを高電源電位点にそれぞれ接続するＮチャネルエン
ハンスメント型の第１のトランジスタ、及びソースを前
記高電源電位点にゲートを前記低電源電位点にそれぞれ
接続するＰチャネルエンハンスメント型の第２のトラン
ジスタを備え、これら第１及び第２のトランジスタによ
り評価時の遅延回路選択信号と同一内容の遅延回路選択
信号を発生するように構成された請求項１記載の半導体
集積回路装置。 - 【請求項４】 選択信号固定回路が、内部回路の製造工
程中の所定の素子形成工程でソースを低電源電位点にゲ
ートを高電源電位点にそれぞれ接続しドレインを遅延回
路選択信号の内容決定節点に選択的に接続状態，非接続
状態の一方とするＮチャネルエンハンスメント型に形成
された第１のトランジスタ、及びソースを前記高電源電
位点にゲートを前記低電源電位点にそれぞれ接続しドレ
インを前記遅延選択信号の内容決定節点に選択点に接続
状態，非接続状態の一方とするＰチャネルエンハンスメ
ント型に形成された第２のトランジスタを備え、これら
第１及び第２のトランジスタにより評価時の遅延回路選
択信号と同一内容の遅延回路選択信号を発生するように
構成された請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251273A JPH07106931A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251273A JPH07106931A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106931A true JPH07106931A (ja) | 1995-04-21 |
Family
ID=17220347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251273A Pending JPH07106931A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106931A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588588A (ja) * | 1981-07-07 | 1983-01-18 | Ebara Corp | 曝気装置 |
-
1993
- 1993-10-07 JP JP5251273A patent/JPH07106931A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588588A (ja) * | 1981-07-07 | 1983-01-18 | Ebara Corp | 曝気装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960924 |