JPH07106577A - Thin film transistor and its manufacture - Google Patents
Thin film transistor and its manufactureInfo
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- JPH07106577A JPH07106577A JP25089093A JP25089093A JPH07106577A JP H07106577 A JPH07106577 A JP H07106577A JP 25089093 A JP25089093 A JP 25089093A JP 25089093 A JP25089093 A JP 25089093A JP H07106577 A JPH07106577 A JP H07106577A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタ及び
その製造方法に関する。特に、高移動度の薄膜トランジ
スタを、低温で、かつ、スループットの高いプロセスで
製造する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and its manufacturing method. In particular, the present invention relates to a method for manufacturing a high mobility thin film transistor at a low temperature and in a high throughput process.
【０００２】[0002]
【従来の技術】１例として、プレーナー構造の薄膜トラ
ンジスタの断面図を図９に示す。石英基板１６上に、Ｌ
ＰＣＶＤ法を使用して、約５００℃の温度でアモルファ
スシリコン層を１５００Å程度の厚さに堆積した後、約
５８０℃の温度で５０時間アニールを施して固相成長さ
せ、アモルファスシリコン層を多結晶シリコン層に転換
する。なお、レーザアニール法によって多結晶シリコン
層に転換する方法もある。このようにして形成された多
結晶シリコン層１７上に、周知の方法を使用してゲート
絶縁膜１８とゲート電極１９とを形成し、ゲート電極１
９を挟んで多結晶シリコン層１７に不純物をイオン注入
してソース・ドレイン２０を形成し、薄膜トランジスタ
を製造する。2. Description of the Related Art As an example, a cross-sectional view of a thin film transistor having a planar structure is shown in FIG. L on the quartz substrate 16
Using the PCVD method, an amorphous silicon layer is deposited at a temperature of about 500 ° C. to a thickness of about 1500 Å, and then annealed at a temperature of about 580 ° C. for 50 hours for solid phase growth to polycrystallize the amorphous silicon layer. Convert to silicon layer. There is also a method of converting into a polycrystalline silicon layer by a laser annealing method. On the polycrystalline silicon layer 17 thus formed, a gate insulating film 18 and a gate electrode 19 are formed by a known method, and the gate electrode 1
Impurities are ion-implanted into the polycrystalline silicon layer 17 with 9 interposed therebetween to form the source / drain 20 to manufacture a thin film transistor.
【０００３】[0003]
【発明が解決しようとする課題】アモルファスシリコン
を多結晶シリコンに転換する固相成長法は高温アニール
工程を必要とするため、ガラス基板を使用することがで
きない。したがって、高温に耐える石英基板を使用しな
ければならないので生産コストが高くなるという問題が
ある。また、レーザアニール法は、再現性が低く、スル
ープットが低いという欠点がある。Since the solid phase growth method for converting amorphous silicon into polycrystalline silicon requires a high temperature annealing step, a glass substrate cannot be used. Therefore, since a quartz substrate that can withstand high temperatures must be used, there is a problem that the production cost becomes high. Further, the laser annealing method has drawbacks of low reproducibility and low throughput.
【０００４】本発明の目的は、これらの欠点を解消する
ことにあり、低温で、かつ、スループットの高いプロセ
スで製造される薄膜トランジスタとその製造方法とを提
供することにある。An object of the present invention is to eliminate these drawbacks, and it is an object of the present invention to provide a thin film transistor manufactured at a low temperature and in a high throughput process, and a manufacturing method thereof.
【０００５】[0005]
【課題を解決するための手段】上記の目的のうち、薄膜
トランジスタは、透光性絶縁基板（１）上に形成された
多結晶シリコン層（３）を活性層とする薄膜トランジス
タにおいて、前記の多結晶シリコン層（３）と前記の透
光性絶縁基板（１）との間に、（００１）方向に配向し
た多結晶窒化アルミニウム層（２）が形成されている薄
膜トランジスタによって達成される。なお、前記の多結
晶シリコン層（３）は、（１１１）方向に配向してお
り、また、薄膜トランジスタには、前記の多結晶窒化ア
ルミニウム層（２）がゲート絶縁膜として使用された逆
スタガー構造と、前記の多結晶シリコン層（３）上にゲ
ート絶縁膜（４Ａ）が形成されたプレーナー構造と、前
記の多結晶窒化アルミニウム層（２）上にソース・ドレ
イン（１３）が形成され、このソース・ドレイン（１
３）に跨がって、前記の多結晶窒化アルミニウム層
（２）上に前記の多結晶シリコン層（３）が形成された
スタガー構造とがある。Among the above objects, a thin film transistor is a thin film transistor in which a polycrystalline silicon layer (3) formed on a transparent insulating substrate (1) is used as an active layer. This is achieved by a thin film transistor in which a polycrystalline aluminum nitride layer (2) oriented in the (001) direction is formed between the silicon layer (3) and the translucent insulating substrate (1). The polycrystalline silicon layer (3) is oriented in the (111) direction, and the thin film transistor has an inverted staggered structure in which the polycrystalline aluminum nitride layer (2) is used as a gate insulating film. A planar structure in which a gate insulating film (4A) is formed on the polycrystalline silicon layer (3), and a source / drain (13) is formed on the polycrystalline aluminum nitride layer (2). Source / Drain (1
There is a stagger structure in which the polycrystalline silicon layer (3) is formed on the polycrystalline aluminum nitride layer (2) so as to extend over 3).
【０００６】上記の目的のうち、薄膜トランジスタの製
造方法は、透光性絶縁基板（１）上に多結晶シリコン層
（３）を形成し、この多結晶シリコン層（３）を活性層
として薄膜トランジスタを形成する薄膜トランジスタの
製造方法において、前記の多結晶シリコン層（３）を形
成する工程に先立ち、前記の透光性絶縁基板（１）上に
（００１）方向に配向した多結晶窒化アルミニウム層
（２）を形成する工程を有する薄膜トランジスタの製造
方法によって達成される。なお、前記の多結晶シリコン
層（３）は、（１１１）方向に配向しており、また、前
記の多結晶窒化アルミニウム層（２）は、窒素ガス中に
おいてアルミニウムターゲットをスパッタして形成する
ことが好ましく、前記の多結晶シリコン層（３）は、プ
ラズマＣＶＤ法を使用して、４５０℃を越えない温度で
形成することが好ましい。Among the above-mentioned objects, the method of manufacturing a thin film transistor comprises forming a polycrystalline silicon layer (3) on a transparent insulating substrate (1) and using the polycrystalline silicon layer (3) as an active layer to form a thin film transistor. In the method of manufacturing a thin film transistor to be formed, prior to the step of forming the polycrystalline silicon layer (3), a polycrystalline aluminum nitride layer (2) oriented in the (001) direction is formed on the translucent insulating substrate (1). ) Is formed by the method of manufacturing a thin film transistor. The polycrystalline silicon layer (3) is oriented in the (111) direction, and the polycrystalline aluminum nitride layer (2) is formed by sputtering an aluminum target in nitrogen gas. It is preferable that the polycrystalline silicon layer (3) is formed by using a plasma CVD method at a temperature not exceeding 450 ° C.
【０００７】[0007]
【作用】ガラス基板が使用できる低温（４５０℃以下）
でシリコンを堆積した時に、そのまゝ多結晶シリコンが
得られゝば、前記の問題点はすべて解消される。しか
し、ガラス基板のようなアモルファス基板上に、シリコ
ンを２００ｎｍ厚以下の膜厚に堆積した場合、シリコン
を充分結晶化することは困難である。シリコンを堆積工
程の初期から結晶化するには、エピタキシャル成長法の
ように、シリコンと格子定数が近く、しかも、ガラス上
で結晶化しやすい材料を下地として使用すればよい。特
に、そのような材料が絶縁物であれば、ゲート絶縁膜と
して使用することが可能であり、逆スタガー構造の薄膜
トランジスタを形成するのに効果がある。[Function] Low temperature at which glass substrates can be used (450 ° C or lower)
If the polycrystalline silicon is obtained when the silicon is deposited in step 1, all the above problems are solved. However, when silicon is deposited to a thickness of 200 nm or less on an amorphous substrate such as a glass substrate, it is difficult to sufficiently crystallize the silicon. In order to crystallize silicon from the initial stage of the deposition process, a material having a lattice constant close to that of silicon and easily crystallized on glass, such as an epitaxial growth method, may be used as a base. In particular, if such a material is an insulator, it can be used as a gate insulating film and is effective in forming a thin film transistor having an inverted stagger structure.
【０００８】窒化アルミニウムは良質な絶縁物であり、
また窒化アルミニウムの（００１）面はシリコンの（１
１１）面と格子定数が近い。本発明の発明者らは、窒素
ガス中においてアルミニウムターゲットをスパッタして
形成した窒化アルミニウム層は、ガラス基板上で（００
１）方向に配向した多結晶となり、この多結晶窒化アル
ミニウム層上にシリコンを低温で成長すれば、（１１
１）方向に配向した多結晶シリコンが成長工程の初期か
ら得られることを実験的に確認した。本発明は、この実
験結果を応用したものである。Aluminum nitride is a good insulator,
The (001) plane of aluminum nitride is (1) of silicon.
11) The lattice constant is close to that of the plane. The inventors of the present invention have found that an aluminum nitride layer formed by sputtering an aluminum target in nitrogen gas is (00
If polycrystalline silicon oriented in the (1) direction is formed and silicon is grown on this polycrystalline aluminum nitride layer at a low temperature, (11)
It was experimentally confirmed that polycrystalline silicon oriented in the 1) direction was obtained from the beginning of the growth process. The present invention applies this experimental result.
【０００９】図５に、ガラス基板上にシリコン層を１０
０ｎｍ厚に成長した試料と、ガラス基板上に窒化アルミ
ニウム層を１５０ｎｍ厚に成長し、その上にシリコン層
を１００ｎｍ厚に成長した試料とについてのＸ線回折ス
ペクトルを示す。窒化アルミニウム層が形成されていな
い場合には、シリコン層は（１１０）方向に弱い回折ピ
ークが見られるが、窒化アルミニウム層が挿入されてい
る場合には、（１１０）方向の回折ピークはなくなって
（１１１）方向に強い回折ピークが現れ、結晶性が著し
く向上していることが確認された。In FIG. 5, a silicon layer 10 is formed on a glass substrate.
The X-ray diffraction spectra of a sample grown to a thickness of 0 nm and an aluminum nitride layer grown to a thickness of 150 nm on a glass substrate, and a silicon layer grown to a thickness of 100 nm thereon are shown. When the aluminum nitride layer is not formed, the silicon layer shows a weak diffraction peak in the (110) direction, but when the aluminum nitride layer is inserted, the diffraction peak in the (110) direction disappears. It was confirmed that a strong diffraction peak appeared in the (111) direction and the crystallinity was remarkably improved.
【００１０】[0010]
【実施例】以下、図面を参照して、本発明の三つの実施
例に係る薄膜トランジスタの製造方法について説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a thin film transistor according to three embodiments of the present invention will be described below with reference to the drawings.
【００１１】第１例（プレーナー型） 図２（ａ）参照 ガラス基板１上に、スパッタ法を使用して窒化アルミニ
ウム層２を１５０ｎｍ厚に形成する。形成条件は、Ｎ2
流量＝２０ｓｃｃｍ、圧力＝５ｍｔｏｒｒ、ＲＦ−Ｐｏ
ｗｅｒ＝１ＫＷ、基板温度＝２５０℃であり、ターゲッ
トには９９．９９９％のアルミニウムを使用する。この
条件では窒化アルミニウム層２は１０ｎｍ／ｓの速度で
成長するので、１５秒間スパッタを実施する。形成した
窒化アルミニウム層２は、図５のＸ線回折スペクトルに
示すように、（００１）方向に配向している。 First Example (Planar Type) See FIG. 2A On a glass substrate 1, an aluminum nitride layer 2 is formed to a thickness of 150 nm by a sputtering method. The formation condition is N 2
Flow rate = 20 sccm, pressure = 5 mtorr, RF-Po
wer = 1 kW, substrate temperature = 250 ° C., and 99.999% aluminum is used as the target. Under this condition, the aluminum nitride layer 2 grows at a rate of 10 nm / s, so sputtering is performed for 15 seconds. The formed aluminum nitride layer 2 is oriented in the (001) direction as shown in the X-ray diffraction spectrum of FIG.
【００１２】図２（ｂ）参照 次に、プラズマＣＶＤ法を使用して、多結晶シリコン層
３を１００ｎｍ厚に形成する。形成条件は、基板温度＝
４００℃、ＳｉＨ4 流量＝１ｓｃｃｍ、Ｈ2 流量＝２０
０ｓｃｃｍ、ＲＦ−Ｐｏｗｅｒ＝５０Ｗ、圧力＝１ｔｏ
ｒｒである。次いで、プラズマＣＶＤ法を使用して、二
酸化シリコン層４を２００ｎｍ厚に形成する。形成条件
は、基板温度＝３００℃、ＳｉＨ4 流量＝１ｓｃｃｍ、
Ｎ2 Ｏ流量＝２００ｓｃｃｍ、圧力＝０．１ｔｏｒｒ、
ＲＦ−Ｐｏｗｅｒ＝３０Ｗである。Next, referring to FIG. 2B, the polycrystalline silicon layer 3 is formed to a thickness of 100 nm by using the plasma CVD method. The formation condition is the substrate temperature =
400 ° C., SiH 4 flow rate = 1 sccm, H 2 flow rate = 20
0 sccm, RF-Power = 50 W, pressure = 1 to
rr. Then, the silicon dioxide layer 4 is formed to a thickness of 200 nm by using the plasma CVD method. The formation conditions are: substrate temperature = 300 ° C., SiH 4 flow rate = 1 sccm,
N 2 O flow rate = 200 sccm, pressure = 0.1 torr,
RF-Power = 30W.
【００１３】図２（ｃ）参照 スパッタ法を使用して、アルミニウム層を３００ｎｍ厚
に形成した後、フォトリソグラフィー法を使用して、こ
のアルミニウム層と二酸化シリコン層４とを順次パター
ニングして、アルミニウムよりなるゲート電極５と二酸
化シリコンよりなるゲート絶縁膜４Ａとを形成する。次
いで、多結晶シリコン層３に不純物リンをイオン注入し
てｎ+ 型のソース・ドレイン６を形成する。Referring to FIG. 2C, an aluminum layer having a thickness of 300 nm is formed by using a sputtering method, and then the aluminum layer and the silicon dioxide layer 4 are sequentially patterned by using a photolithography method to form an aluminum layer. A gate electrode 5 made of silicon dioxide and a gate insulating film 4A made of silicon dioxide are formed. Next, impurity phosphorus is ion-implanted into the polycrystalline silicon layer 3 to form n + type source / drain 6.
【００１４】図１参照 プラズマＣＶＤ法を使用して、二酸化シリコンよりなる
層間絶縁膜７を５００ｎｍ厚に形成し、ゲート電極５上
とソース・ドレイン６上とにそれぞれコンタクトホール
を形成する。スパッタ法を使用して、コンタクトホール
を埋めてアルミニウム層を形成し、これをパターニング
して配線８を形成する。Referring to FIG. 1, an interlayer insulating film 7 made of silicon dioxide is formed to a thickness of 500 nm by using the plasma CVD method, and contact holes are formed on the gate electrode 5 and the source / drain 6, respectively. The aluminum layer is formed by filling the contact hole by using the sputtering method, and is patterned to form the wiring 8.
【００１５】第２例（逆スタガー型） 図３（ａ）参照 ガラス基板１上に、スパッタ法を使用してクロム層を７
０ｎｍ厚に形成し、これをパターニングしてゲート電極
９を形成する。次いで、第１例と同一条件で、１５０ｎ
ｍ厚の窒化アルミニウム層２と１００ｎｍ厚の多結晶シ
リコン層３とを順次積層形成する。 Second Example (Inverse Stagger Type) See FIG. 3 (a) On the glass substrate 1, a chromium layer 7 is formed by sputtering.
The gate electrode 9 is formed to a thickness of 0 nm and patterned. Next, under the same conditions as in the first example, 150n
An aluminum nitride layer 2 having a thickness of m and a polycrystalline silicon layer 3 having a thickness of 100 nm are sequentially laminated.
【００１６】図３（ｂ）参照 プラズマＣＶＤ法を使用して、窒化シリコン層を１００
ｎｍ厚に形成する。形成条件は、基板温度＝２００℃、
ＳｉＨ4 流量＝５０ｓｃｃｍ、ＮＨ3 流量＝１００ｓｃ
ｃｍ、Ｎ2 流量＝２ｓｌｍ、圧力＝１ｔｏｒｒ、ＲＦ−
Ｐｏｗｅｒ＝３００Ｗである。背面露光法を使用して、
セルフアラインプロセスにより窒化シリコン層をエッチ
ングしてチャネル保護膜１０を形成する。See FIG. 3 (b). A plasma CVD method is used to form a silicon nitride layer 100
It is formed to a thickness of nm. The formation conditions are: substrate temperature = 200 ° C.
SiH 4 flow rate = 50 sccm, NH 3 flow rate = 100 sc
cm, N 2 flow rate = 2 slm, pressure = 1 torr, RF−
Power = 300W. Using the backside exposure method
The channel protection film 10 is formed by etching the silicon nitride layer by a self-alignment process.
【００１７】図３（ｃ）参照 プラズマＣＶＤ法を使用して、不純物としてリンがドー
プされたｎ+ シリコン層を５０ｎｍ厚に形成し、次い
で、スパッタ法を使用して、クロム層を１００ｎｍ厚に
形成した後両者をパターニングし、ｎ+ シリコン層より
なるソース・ドレイン１１とクロム層よりなるソース・
ドレイン電極１２とを形成し、逆スタガー型薄膜トラン
ジスタを形成する。See FIG. 3C. A plasma CVD method is used to form an n + silicon layer doped with phosphorus as an impurity to a thickness of 50 nm, and then a sputtering method is used to form a chromium layer to a thickness of 100 nm. After the formation, both are patterned to form a source / drain 11 made of an n + silicon layer and a source / drain made of a chromium layer.
The drain electrode 12 is formed to form an inverted stagger type thin film transistor.
【００１８】第３例（スタガー型） 図４（ａ）参照 ガラス基板１上に、第１例と同一条件で窒化アルミニウ
ム層２を１５０ｎｍ厚に形成する。スパッタ法を使用し
て、クロム層を３０ｎｍ厚に形成し、次いで、プラズマ
ＣＶＤ法を使用して、不純物としてリンがドープされた
ｎ+ シリコン層を５０ｎｍ厚に形成して両者をパターニ
ングし、ｎ+ シリコン層よりなるソース・ドレイン１３
とクロム層よりなるソース・ドレイン電極１４とを形成
する。 Third Example (Stagger Type) See FIG. 4A On the glass substrate 1, an aluminum nitride layer 2 having a thickness of 150 nm is formed under the same conditions as in the first example. A chromium layer is formed to a thickness of 30 nm by using a sputtering method, and then an n + silicon layer doped with phosphorus as an impurity is formed to a thickness of 50 nm using a plasma CVD method, and both are patterned. + Source / drain 13 consisting of silicon layer
And the source / drain electrodes 14 made of a chromium layer are formed.
【００１９】図４（ｂ）参照 第１例と同一条件で、多結晶シリコン層３を１００ｎｍ
厚に形成し、次いで、二酸化シリコン層４を２００ｎｍ
厚に形成した後、スパッタ法を使用してクロム層１５を
１００ｎｍ厚に形成する。See FIG. 4B. Under the same conditions as in the first example, the polycrystalline silicon layer 3 is formed to 100 nm.
Thick, and then a silicon dioxide layer 4 of 200 nm
After the thickness is increased, the chromium layer 15 is formed to a thickness of 100 nm by using the sputtering method.
【００２０】図４（ｃ）参照 クロム層１５と二酸化シリコン層４とをパターニングし
てゲート電極１５Ａとゲート絶縁膜４Ａとを形成し、次
いで、多結晶シリコン層３の素子分離を行ってスタガー
型薄膜トランジスタを形成する。Referring to FIG. 4C, the chromium layer 15 and the silicon dioxide layer 4 are patterned to form a gate electrode 15A and a gate insulating film 4A, and then the element isolation of the polycrystalline silicon layer 3 is performed to form a stagger type. A thin film transistor is formed.
【００２１】図６・図７・図８参照 本発明とガラス基板上に直接シリコン層を形成した従来
例とについて測定したＩD −ＶG 特性（ドレイン電流−
ゲート電圧特性）を、プレーナー型の場合は図６に、ま
た、スタガー型の場合は図７に示す。また、逆スタガー
型薄膜トランジスタで、二酸化シリコン層をゲート絶縁
膜とする従来例と窒化アルミニウム層をゲート絶縁膜と
する本発明とについて測定したＩD −ＶG 特性を図８に
示す。本発明に係る薄膜トランジスタは、いずれの型に
ついても、従来例に比べて著しくオン電流が改善されて
いる。[0021] were measured for the conventional example was formed directly silicon layer in FIG. 6, 7, 8 see present invention and the glass substrate I D -V G characteristics (drain current -
The gate voltage characteristics) are shown in FIG. 6 for the planar type and in FIG. 7 for the stagger type. Further, the reverse stagger type thin film transistor, The measured I D -V G characteristics of the present invention to the conventional example aluminum nitride layer to the silicon dioxide layer and the gate insulating film and the gate insulating film in FIG. 8. The on-current of the thin film transistor according to the present invention is remarkably improved as compared with the conventional example in any type.
【００２２】[0022]
【発明の効果】以上説明したとおり、本発明に係る薄膜
トランジスタ及びその製造方法においては、透光性絶縁
基板上に多結晶窒化アルミニウム層を形成してその上に
シリコン層を形成することによって、活性層となる良質
の多結晶シリコン層を低温で形成することができるの
で、基板としてガラス基板を使用することが可能にな
り、また、スループットの高いプロセスで製造できるた
め、生産コストの低減に寄与するところが大きい。As described above, in the thin film transistor and the method of manufacturing the same according to the present invention, the active layer is formed by forming the polycrystalline aluminum nitride layer on the transparent insulating substrate and then forming the silicon layer thereon. Since a high-quality polycrystalline silicon layer to be used as a layer can be formed at low temperature, a glass substrate can be used as a substrate, and since it can be manufactured by a process with high throughput, it contributes to reduction in production cost. However, it is big.
【図１】本発明に係るプレーナー型薄膜トランジスタの
断面図である。FIG. 1 is a cross-sectional view of a planar thin film transistor according to the present invention.
【図２】本発明に係るプレーナー型薄膜トランジスタの
製造工程図である。FIG. 2 is a manufacturing process diagram of a planar thin film transistor according to the present invention.
【図３】本発明に係る逆スタガー型薄膜トランジスタの
製造工程図である。FIG. 3 is a manufacturing process diagram of an inverted stagger type thin film transistor according to the present invention.
【図４】本発明に係るスタガー型薄膜トランジスタの製
造工程図である。FIG. 4 is a manufacturing process diagram of a staggered thin film transistor according to the present invention.
【図５】ガラス基板／ＡｌＮ／Ｐｏｌｉ−Ｓｉ積層体と
ガラス基板／Ｐｏｌｉ−Ｓｉ積層体のＸ線回折スペクト
ル図である。FIG. 5 is an X-ray diffraction spectrum diagram of a glass substrate / AlN / Poly-Si laminate and a glass substrate / Poly-Si laminate.
【図６】本発明と従来例のプレーナー型薄膜トランジス
タのＩD −ＶG 特性を示す図である。FIG. 6 is a diagram showing I D -V G characteristics of planar thin film transistors of the present invention and a conventional example.
【図７】本発明と従来例のスタガー型薄膜トランジスタ
のＩD −ＶG 特性を示す図である。FIG. 7 is a diagram showing I D -V G characteristics of staggered thin film transistors of the present invention and a conventional example.
【図８】本発明と従来例の逆スタガー型薄膜トランジス
タのＩD −ＶG 特性を示す図である。FIG. 8 is a diagram showing I D -V G characteristics of the reverse stagger type thin film transistor of the present invention and the conventional example.
【図９】従来のプレーナー型薄膜トランジスタの断面図
である。FIG. 9 is a cross-sectional view of a conventional planar type thin film transistor.
１ 透光性絶縁基板（ガラス基板） ２ 多結晶窒化アルミニウム層 ３ 多結晶シリコン層 ４ 二酸化シリコン層 ４Ａ ゲート絶縁膜 ５ ゲート電極 ６ ソース・ドレイン ７ 層間絶縁膜 ８ 配線 ９ ゲート電極 １０ チャネル保護膜 １１・１３ ソース・ドレイン １２・１４ ソース・ドレイン電極 １５ クロム層 １５Ａ ゲート電極 1 Translucent Insulating Substrate (Glass Substrate) 2 Polycrystalline Aluminum Nitride Layer 3 Polycrystalline Silicon Layer 4 Silicon Dioxide Layer 4A Gate Insulating Film 5 Gate Electrode 6 Source / Drain 7 Interlayer Insulating Film 8 Wiring 9 Gate Electrode 10 Channel Protecting Film 11・ 13 source / drain 12 ・ 14 source / drain electrode 15 chrome layer 15A gate electrode
Claims (9)
結晶シリコン層（３）を活性層とする薄膜トランジスタ
において、 前記多結晶シリコン層（３）と前記透光性絶縁基板
（１）との間に、（００１）方向に配向した多結晶窒化
アルミニウム層（２）が形成されてなることを特徴とす
る薄膜トランジスタ。1. A thin film transistor having a polycrystalline silicon layer (3) formed on a translucent insulating substrate (1) as an active layer, comprising: the polycrystalline silicon layer (3) and the translucent insulating substrate (1). And a), a thin film transistor having a polycrystalline aluminum nitride layer (2) oriented in the (001) direction is formed.
１）方向に配向されてなることを特徴とする請求項１記
載の薄膜トランジスタ。2. The polycrystalline silicon layer (3) comprises (11)
The thin film transistor according to claim 1, wherein the thin film transistor is oriented in the 1) direction.
ゲート絶縁膜として使用されて、逆スタガー構造をなす
ことを特徴とする請求項１または２記載の薄膜トランジ
スタ。3. The thin film transistor according to claim 1, wherein the polycrystalline aluminum nitride layer (2) is used as a gate insulating film to form an inverted stagger structure.
絶縁膜（４Ａ）が形成されて、プレーナー構造をなすこ
とを特徴とする請求項１または２記載の薄膜トランジス
タ。4. The thin film transistor according to claim 1, wherein a gate insulating film (4A) is formed on the polycrystalline silicon layer (3) to form a planar structure.
にソース・ドレイン（１３）が形成され、該ソース・ド
レイン（１３）に跨がって、前記多結晶窒化アルミニウ
ム層（２）上に前記多結晶シリコン層（３）が形成され
て、スタガー構造をなすことを特徴とする請求項１また
は２記載の薄膜トランジスタ。5. A source / drain (13) is formed on the polycrystalline aluminum nitride layer (2), and extends over the source / drain (13) on the polycrystalline aluminum nitride layer (2). The thin film transistor according to claim 1, wherein the polycrystalline silicon layer (3) is formed to form a stagger structure.
ン層（３）を形成し、 該多結晶シリコン層（３）を活性層として薄膜トランジ
スタを形成する薄膜トランジスタの製造方法において、 前記多結晶シリコン層（３）を形成する工程に先立ち、
前記透光性絶縁基板（１）上に（００１）方向に配向し
た多結晶窒化アルミニウム層（２）を形成する工程を有
することを特徴とする薄膜トランジスタの製造方法。6. A method of manufacturing a thin film transistor, comprising forming a polycrystalline silicon layer (3) on a transparent insulating substrate (1) and forming a thin film transistor using the polycrystalline silicon layer (3) as an active layer. Prior to the step of forming the crystalline silicon layer (3),
A method of manufacturing a thin film transistor, comprising the step of forming a polycrystalline aluminum nitride layer (2) oriented in the (001) direction on the translucent insulating substrate (1).
１）方向に配向することを特徴とする請求項６記載の薄
膜トランジスタの製造方法。7. The polycrystalline silicon layer (3) comprises (11
7. The method of manufacturing a thin film transistor according to claim 6, wherein the thin film transistor is oriented in the 1) direction.
は、窒素ガス中においてアルミニウムターゲットをスパ
ッタして形成することを特徴とする請求項６記載の薄膜
トランジスタの製造方法。8. The polycrystalline aluminum nitride layer (2)
7. The method of manufacturing a thin film transistor according to claim 6, wherein the is formed by sputtering an aluminum target in nitrogen gas.
マＣＶＤ法を使用して、４５０℃を越えない温度で形成
することを特徴とする請求項６または７記載の薄膜トラ
ンジスタの製造方法。9. The method of manufacturing a thin film transistor according to claim 6, wherein the polycrystalline silicon layer (3) is formed at a temperature not exceeding 450 ° C. by using a plasma CVD method.
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