JPH07106335A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置内の拡散層等の各種固有抵抗の低
抵抗化を図り、アクセス時間を短縮して、高性能な半導
体装置を製造することが可能な技術を提供する。また、
短チャネル効果のマージンを拡大することが可能な技術
を提供する。 【構成】 活性化熱処理プロセスとして、平坦化プロセ
ス４とメタル配線プロセス６との間に、あるいは平坦化
プロセス４と兼ねて、高温度（１０００〜１４００℃）
短時間（数秒〜数分）で枚葉式の熱処理を行う。 【効果】 拡散層抵抗、コンタクト抵抗、および配線抵
抗等半導体装置内の固有の抵抗の低減が可能となり、半
導体装置の高速化が可能となる。活性化熱処理を短時間
で行うことが可能であり、拡散層深さが浅くなるので、
短チャネル効果のマ−ジン拡大が可能となるという効果
がある。デポジション膜の平坦化熱処理と兼用した場合
には、工程数が減少し生産性が向上するという効果があ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にドナ−あるいはアクセプタとなるド−パン
トの活性化に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置においては、キャリアを発生
させるためにドナ−あるいはアクセプタとなるド−パン
トをドーピングし、このド−パントの領域は配線や配線
と基板のコンタクト、あるいはトランジスタ等の半導体
装置を構成する各素子の端子電極を形成している。この
ようなドーピングは、熱拡散或いはイオン打ち込みによ
って行われているが、ドーパントをイオン打ち込みした
場合には、半導体基板のシリコン原子と打ち込んだイオ
ンとが衝突して結晶欠陥が生じ、シリコン原子とドーパ
ントが正規の結晶格子位置から外れた位置に存在するこ
ととなる。

【０００３】そこで、このような結晶欠陥を回復させる
ために、熱エネルギーを与えドーパントを結晶格子位置
におくことにより、電気的に活性な状態にするための活
性化プロセスが必要になる。

【０００４】ところがこの活性化のための熱処理によっ
て、同時にドーパントが拡散することによって拡散層の
深さが変化して、形成されるＦＥＴ（field effect tra
nsistor）等の半導体装置を構成する素子の特性が劣化
してしまうことがある。これを防止するために、活性化
のための熱処理は、ド−パントの活性化に寄与する温度
の範囲内でも比較的低温（８５０℃〜９５０℃）で比較
的長時間（１０分以上）行なわれている。また、従来の
ド−パント活性化のための熱処理は、長時間処理をする
ことにより、熱が隅々まで伝達される時間的余裕が確保
されているので、複数枚のウエ−ハを同時に処理するバ
ッチ式で行なわれている。

【０００５】

【発明が解決しようとする課題】半導体装置では、例え
ば演算装置の処理速度が高速化し、それに応じて、記憶
装置の処理速度も高速化する必要があり、高速化のため
の半導体装置の内部の低抵抗化が要求されている。低抵
抗化のためには、前記配線，コンタクト，各素子の固有
の抵抗を低減させる必要がある。

【０００６】また、素子の微細化によって、短チャネル
効果によるしきい電圧の低下を防止するために拡散層の
深さを浅くすることが要求されている。

【０００７】本発明は、半導体装置内の各種の固有抵抗
の低抵抗化を図り、アクセス時間を短縮して、高性能な
半導体装置を製造することが可能な技術を提供すること
を目的とする。

【０００８】また、本発明は、短チャネル効果のマージ
ンを拡大することが可能な技術を提供することを目的と
する。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１１】半導体装置の前記各種抵抗は、製造プロセ
スにおけるメタル配線工程前の最後の熱処理温度に依存
する。この熱処理を高温度（１０００〜１４００℃）短
時間（数秒〜数分）で行なう。尚、この熱処理は短時間
という特徴を有するので、ウェハを均一に熱処理するた
めに、枚葉式で行なうものとする。

【００１２】あるいは、この熱処理をデポジション膜の
平坦化熱処理と兼用して行う。

【００１３】半導体装置のアクセス時間は、配線や配線
と基板のコンタクト等の有する各種抵抗により律速され
る。この各種抵抗は、ド−パントの熱処理温度と強い相
関を示し、熱処理が高温であるほど抵抗が減少する。

【００１４】

【作用】上述した手段によれば、ｐ型、ｎ型の拡散層抵
抗、コンタクト抵抗、および配線材料抵抗の低減が可能
となる。また枚葉式であるためウエ−ハ間の熱処理の均
一性が向上する。さらにデポジション膜の平坦化熱処理
と兼用した場合には、短時間処理のため、拡散層深さを
従来のバッチ式処理と同等かそれ以下に抑えることがで
き、短チャネル効果のマ−ジン拡大が可能となる。

【００１５】以下、本発明の構成について、実施例とと
もに説明する。

【００１６】

【実施例】図１は本発明の一実施例である半導体装置の
製造方法における熱処理方法の特徴を説明するための製
造プロセスフロ−図である。

【００１７】本実施例は、ＣＭＯＳ（complementary me
tal oxide semiconductor）型の半導体装置に本発明を
適用した場合であり、先ず、ウエル形成プロセス１に
て、単結晶シリコン基板の主面上に酸化膜を形成し、エ
ッチングによって選択的に該酸化膜を除去し、反対導電
型のドーパントをイオン打ち込みによって注入しウエル
を形成する。

【００１８】次に、形成する各素子を分離するためのフ
ィールドを形成するアイソレーション形成プロセス２に
て、ウェハ表面に窒化膜を形成し、ホトレジストを用い
たホトリソグラフィによって素子を形成する領域以外の
該窒化膜を除去し、フィールド酸化する部分に寄生チャ
ネル防止層形成用のドーパントをイオン打ち込みする。
イオン打ち込み後に、ホトレジスを除去しフィールド酸
化を行い、ウェハ表面に残っている窒化膜を除去する。

【００１９】次に、素子形成プロセス３にて、ウェハ表
面の酸化を行いゲート絶縁膜を形成し、ゲート絶縁膜上
にホトリソグラフィによって多結晶シリコンを用いたゲ
ート電極を形成し、ゲート電極をマスクにしたイオン打
ち込みによってソース・ドレインとなる拡散層を形成す
る。拡散層形成後に全体を全面酸化することによって、
ゲート電極を酸化シリコンにて被覆し同時に容量電極用
の絶縁膜を形成する。そして、ウェハ全面に多結晶シリ
コン膜を形成し、ホトリソグラフィによって容量電極・
抵抗器等適宜の素子を形成する。

【００２０】次に、平坦化プロセス４にて、各素子の形
成によって凹凸が生じた主面を、多結晶シリコン酸化膜
等の絶縁性の材料を堆積することによって平坦化する。

【００２１】その後、本実施例では、ド−パント活性化
のための活性化熱処理プロセス５を行う。活性化熱処理
プロセス５は、電気炉を用いてアルゴン，窒素などの不
活性ガス雰囲気下で行う。

【００２２】従来の活性化熱処理プロセスは、ド−パン
トの活性化に寄与する温度の内でも比較的低温（８５０
℃〜９５０℃）で比較的長時間（１０分以上）行なわれ
ている。また、従来の熱処理は、長時間処理をすること
により、熱が隅々まで伝達される時間的余裕が確保され
ているので、効率を重視して複数枚のウエ−ハを同時に
処理するバッチ式で行なわれている。

【００２３】本実施例においては、活性化熱処理プロセ
ス５を平坦化プロセス４とメタル配線プロセス６の間
に、高温度（１０００〜１４００℃）短時間（数秒〜数
分）で枚葉式の熱処理を行う。短時間で熱処理を終了す
るので、枚葉式によってウェハの熱処理の均一性を確保
する。

【００２４】なお、以降のプロセスでは６００℃以上の
熱処理は行われない。ドーパントは７５０℃以上の温度
にならなければ活性化しないので、以降のプロセスによ
ってドーパントに影響を与えることはない。

【００２５】次に、メタル配線層形成プロセス６にて、
平坦化プロセス４で形成した多結晶シリコン酸化膜にコ
ンタクト孔を形成し、アルミニウム等の導電材を真空蒸
着によって堆積させ、素子形成プロセス３で形成した各
素子を結線して回路を構成するメタル配線層を形成す
る。該配線層は絶縁性の層間膜によって分離する複数の
導体層からなる多層配線となっている。

【００２６】次に、パッシベーション形成プロセス７に
て、全面をＰＳＧ（フォスフォシリケートガラス）膜等
の最終保護膜によって覆って安定化し、ウェハプロセス
を完了する。

【００２７】半導体装置のアクセス時間は、拡散層，隣
接した素子を接続する配線や配線と素子形成領域とのコ
ンタクト等の有する各種の固有抵抗により律速される。
この各種の固有抵抗は、ド−パントの熱処理温度と強い
相関を示し、熱処理が高温で行われるほど抵抗が減少す
る。

【００２８】本発明者の実験では、１０００℃にて１０
秒から２分の間熱処理を行った場合に、本発明による抵
抗の低減率は、例えばボロンの拡散層では７５％程度の
抵抗低減がみられるが砒素の拡散層では２０％程度とな
り、ドーパントの種類によって差が生じる。この差は活
性化率の温度依存性が高いものほど抵抗が低減するもの
と考えられる。

【００２９】また、拡散層の深さも熱処理の温度に応じ
て深くなるが、本実施例では処理時間が短縮されている
ので、前記の実験では、拡散層深さについても従来の熱
処理方法によるものと同等或いはそれ以下にすることが
可能である。

【００３０】本実施例においては、活性化熱処理プロセ
ス５を独立したプロセスとして行ったが、他の熱処理例
えば平坦化プロセス４と兼ねて活性化熱処理を行い本発
明を実施することも可能である。他の熱処理と兼ねて活
性化熱処理を行う場合には、工程数が減少するので生産
性が向上し、熱処理によって半導体装置に加えられる熱
量の総計が減少するので拡散層深さがより浅くなるの
で、短チャネル効果のマージンが更に拡大する。

【００３１】また、本実施例では平坦化プロセス４とメ
タル配線層形成プロセス６との間で活性化熱処理プロセ
ス５を行ったが、イオン打ち込み後メタル配線層前であ
れば、他のプロセス例えば素子形成プロセス３の後等
に、活性化熱処理プロセス５を行うことも可能である。

【００３２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００３４】（１）本発明の半導体装置の製造方法によ
れば、ｐ型、ｎ型の拡散層抵抗、コンタクト抵抗、およ
び配線抵抗等半導体装置内の固有の抵抗の低減が可能と
なり、半導体装置の高速化が可能となるという効果があ
る。

【００３５】（２）本発明の半導体装置の製造方法によ
れば、活性化熱処理を短時間で行うことが可能であると
いう効果がある。

【００３６】（３）本発明の半導体装置の製造方法によ
れば、前記効果（２）により、拡散層深さが浅くなるの
で、短チャネル効果のマ−ジン拡大が可能となるという
効果がある。

【００３７】（４）本発明の半導体装置の製造方法によ
れば、枚葉式であるためウエ−ハ間の熱処理の均一性が
向上するという効果がある。

【００３８】（５）本発明の半導体装置の製造方法によ
れば、デポジション膜の平坦化熱処理と兼用した場合に
は、工程数が減少し生産性が向上するという効果があ
る。

【図面の簡単な説明】

【図１】 本発明の一実施例である半導体装置の製造プ
ロセスを示すフロ−図である。

【符号の説明】

１…ウエル形成プロセス、２…アイソレーション形成プ
ロセス、３…素子形成プロセス、４…平坦化プロセス、
５…活性化熱処理プロセス、６…メタル配線層形成プロ
セス、７…パッシベーション形成プロセス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体装置の製造プロセスにおいて、メ
   タル配線層形成工程前の最後のド−パントの活性化熱処
   理を、高温度で短時間に枚葉式で行なうことを特徴とす
   る半導体装置の製造方法。
2. 【請求項２】 前記ドーパントの活性化熱処理を、デポ
   ジション膜の平坦化工程と兼ねて行うことを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記熱処理を、１０００℃から１４００
   ℃までの温度で、数秒から数分までの時間行うことを特
   徴とする請求項１に記載の半導体装置の製造方法。