JPH07106332A - Semiconductor device and manufacture thereof - Google Patents
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- JPH07106332A JPH07106332A JP5253306A JP25330693A JPH07106332A JP H07106332 A JPH07106332 A JP H07106332A JP 5253306 A JP5253306 A JP 5253306A JP 25330693 A JP25330693 A JP 25330693A JP H07106332 A JPH07106332 A JP H07106332A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、外部との信号の入出力を行な
うための突起電極の構造およびその製造方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a protruding electrode for inputting / outputting a signal to / from the outside and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】図９は、従来の半導体装置における一般
的な突起電極構造を示す断面図である。図９を参照し
て、主表面に素子が形成された半導体基板５１の主表面
上には、素子を覆うように絶縁層５２が形成されてい
る。この絶縁層５２上の所定位置には、Ａｌを含む材質
からなるパッド電極５３が形成されている。このパッド
電極５３の周縁部を覆い、かつ絶縁層５２の表面を覆う
ように保護膜５４が形成されている。この保護膜５４の
材質としては、一般的にシリコン酸化膜（ＳｉＯ2 ），
シリコン窒化膜（Ｓｉ3 Ｎ4 ）などを挙げることができ
る。2. Description of the Related Art FIG. 9 is a sectional view showing a general protruding electrode structure in a conventional semiconductor device. Referring to FIG. 9, an insulating layer 52 is formed on the main surface of semiconductor substrate 51 having the element formed on the main surface so as to cover the element. A pad electrode 53 made of a material containing Al is formed at a predetermined position on the insulating layer 52. A protective film 54 is formed so as to cover the peripheral portion of the pad electrode 53 and the surface of the insulating layer 52. The material of the protective film 54 is generally a silicon oxide film (SiO 2 ),
A silicon nitride film (Si 3 N 4 ) or the like can be used.
【０００３】パッド電極５３の表面上には下地金属層５
５が形成される。この下地金属層５５は、パッド電極５
３の材質と突起電極の材質とが相互拡散を起こすのを防
止するためのバリア層としての機能を有する。そしてこ
の下地金属層５５の材質としては、従来から一般的に、
ＴｉＷが用いられてきた。A base metal layer 5 is formed on the surface of the pad electrode 53.
5 is formed. The base metal layer 55 is used as the pad electrode 5
It has a function as a barrier layer for preventing mutual diffusion of the material of No. 3 and the material of the bump electrode. The material of the base metal layer 55 is generally the conventional one.
TiW has been used.
【０００４】下地金属層５５上には酸化防止層５６が形
成される。この酸化防止層５６は、下地金属層５５と突
起電極とを密着させる機能を有する。そして、この酸化
防止層５６の材質としては、突起電極の材質としてＡｕ
が用いられた場合には、この材質と同じＡｕが用いられ
る。酸化防止層５６上には、突起電極５７が形成されて
いる。この突起電極５７の材質としては、Ａｕなどを挙
げることができる。An antioxidant layer 56 is formed on the underlying metal layer 55. The antioxidant layer 56 has a function of bringing the base metal layer 55 and the protruding electrode into close contact with each other. The material of the antioxidant layer 56 is Au as the material of the bump electrodes.
When is used, the same Au as this material is used. A bump electrode 57 is formed on the antioxidant layer 56. Examples of the material of the bump electrode 57 include Au.
【０００５】次に、図１０を用いて、図９に示される突
起電極の形成方法について説明する。図１０（ａ）〜
（ｅ）は、図９に示される従来の突起電極５７の製造工
程の第１工程〜第５工程を示す部分断面図である。Next, a method of forming the bump electrodes shown in FIG. 9 will be described with reference to FIG. FIG. 10 (a)-
FIG. 9E is a partial cross-sectional view showing the first to fifth steps of the manufacturing process of the conventional protruding electrode 57 shown in FIG. 9.
【０００６】図１０（ａ）を参照して、半導体基板５１
の主表面にＭＯＳトランジスタなどの素子（図示せず）
を形成し、この素子を覆うようにＳｉＯ2 などからなる
絶縁層５２を形成する。この絶縁層５２上に、上記の素
子と電気的に接続されたパッド電極５３を形成する。こ
のパッド電極５３は、１μｍ程度の膜厚を有する、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−ＣｕなどのＡｌを含む材
質からなる。Referring to FIG. 10A, the semiconductor substrate 51
Elements such as MOS transistors (not shown) on the main surface of
And an insulating layer 52 made of SiO 2 or the like is formed so as to cover this element. A pad electrode 53 electrically connected to the above element is formed on the insulating layer 52. The pad electrode 53 has a film thickness of about 1 μm,
It is made of a material containing Al such as 1, Al-Si and Al-Si-Cu.
【０００７】このパッド電極５３および絶縁層５２上
に、ＣＶＤ（Chemical Vapor Deposition ）法などを用
いて、Ｓｉ3 Ｎ4 などからなる保護膜５４を堆積し、こ
の保護膜５４におけるパッド電極５３上に位置する部分
を選択的に除去することによって開口部５８を形成す
る。A protective film 54 made of Si 3 N 4 or the like is deposited on the pad electrode 53 and the insulating layer 52 by a CVD (Chemical Vapor Deposition) method or the like, and on the pad electrode 53 in the protective film 54. The opening 58 is formed by selectively removing the located portion.
【０００８】次に図１０（ｂ）を参照して、スパッタリ
ング法などを用いて、パッド電極５３上および保護膜５
４上に下地金属層５５を形成する。この下地金属層５０
は、一般に１０００Å〜６０００Å程度の膜厚の１０ｗ
ｔ％ＴｉＷ合金を用いる。次に、下地金属層５５上に、
スパッタリング法などを用いて、５００Å〜４０００Å
程度の膜厚を有する酸化防止層５６を形成する。Next, referring to FIG. 10B, the pad electrode 53 and the protective film 5 are formed by a sputtering method or the like.
A base metal layer 55 is formed on the surface 4. This base metal layer 50
Is generally 10w with a film thickness of about 1000Å to 6000Å
A t% TiW alloy is used. Next, on the base metal layer 55,
500 Å ~ 4000 Å using sputtering method
The anti-oxidation layer 56 having a film thickness of the order of magnitude is formed.
【０００９】次に、図１０（ｃ）を参照して、パッド電
極５３上に位置する部分に開口部を有するレジストパタ
ーン５９を形成する。そして、図１０（ｄ）を参照し
て、電気めっき法などを用いて、Ａｕなどからなる突起
電極５７を形成する。Next, referring to FIG. 10C, a resist pattern 59 having an opening is formed in a portion located on the pad electrode 53. Then, referring to FIG. 10D, the protruding electrode 57 made of Au or the like is formed by using an electroplating method or the like.
【００１０】次に、図１０（ｅ）を参照して、レジスト
パターン５９を除去する。そして、ドライエッチング法
あるいはウエットエッチング法を用いて、酸化防止層５
６および下地金属層５５を順次選択的に除去する。Next, referring to FIG. 10E, the resist pattern 59 is removed. Then, the antioxidant layer 5 is formed by using a dry etching method or a wet etching method.
6 and underlying metal layer 55 are sequentially and selectively removed.
【００１１】このとき、ウエットエッチングは、薬品の
管理が困難であるという問題、突起電極５７下における
下地金属層５５あるいは酸化防止層５６もエッチングさ
れてしまうといった問題、エッチング精度の管理が困難
であるといった問題など多くの問題を含んでいるため、
ドライエッチングを用いることが好ましいと言える。以
上の工程を経て、図９に示される突起電極が形成される
ことになる。At this time, in wet etching, it is difficult to control the chemicals, the underlying metal layer 55 or the oxidation preventing layer 56 under the protruding electrodes 57 is also etched, and it is difficult to control the etching accuracy. Since it contains many problems such as
It can be said that it is preferable to use dry etching. Through the above steps, the bump electrode shown in FIG. 9 is formed.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上記の
構造を有する突起電極５７には、次に説明するような２
つの問題点があった。However, the protruding electrode 57 having the above-mentioned structure has the following two elements.
There were two problems.
【００１３】まず第１の問題点について説明する。下地
金属層５５はＴｉＷ合金によって構成される。そして、
その下地金属層５５の下層にＡｌを含むパッド電極５３
が形成され、下地金属層５５の上層にＡｕからなる酸化
防止層５６および突起電極５７が形成されている。その
ため、たとえば、RS.NOWICKI;Thin Solid Films 53 (19
78) pp195-205 に示されるように、２００℃，８５分程
度の比較的低温でＡｌヒロック成長によりＴｉＷ層が突
き破られる。それにより、Ａｕ−Ａｌの合金化が起こ
り、突起電極５７の密着不良あるいは抵抗増加を生じさ
せる。First, the first problem will be described. The base metal layer 55 is made of a TiW alloy. And
A pad electrode 53 containing Al under the underlying metal layer 55
And the oxidation preventing layer 56 made of Au and the bump electrode 57 are formed on the base metal layer 55. Therefore, for example, RS.NOWICKI; Thin Solid Films 53 (19
78) As shown in pp195-205, the TiW layer is breached by Al hillock growth at a relatively low temperature of 200 ° C. for about 85 minutes. As a result, Au—Al alloying occurs, resulting in poor adhesion of the protruding electrodes 57 or an increase in resistance.
【００１４】この様子が図８に示されている。図８は、
スパッタリング法により堆積した各種の下地金属層の膜
厚を変化させた場合の突起電極抵抗の変化、すなわち、
突起電極の熱に対する安定性を示す図である。図８を参
照して、ＴｉＷ層は、６０００Åの厚みを有するもので
あっても、１００時間程度から抵抗変化を示しているの
がわかる。This state is shown in FIG. Figure 8
Change in the resistance of the bump electrode when the film thickness of various underlying metal layers deposited by the sputtering method is changed, that is,
It is a figure which shows the stability with respect to the heat of a protrusion electrode. It can be seen from FIG. 8 that even if the TiW layer has a thickness of 6000Å, it exhibits a resistance change from about 100 hours.
【００１５】上記のＡｌヒロック成長の起こり得る温度
は、突起電極５７形成後の各工程、たとえばインナーリ
ードボンディングやダイボンドや封止樹脂の硬化あるい
はセラミックパッケージ搭載時の蓋付工程などで容易に
上昇し得る温度である。したがって、上記の各工程中に
おいて、Ａｌヒロック成長に起因する上記の問題点が生
じる可能性が高くなる。The temperature at which the above-mentioned Al hillock growth can occur easily rises in each step after the formation of the bump electrode 57, such as inner lead bonding, die bonding, curing of the sealing resin, or the step of attaching a lid when mounting a ceramic package. It is the temperature to obtain. Therefore, the above problems due to Al hillock growth are more likely to occur during each of the above steps.
【００１６】次に、第２の問題点について説明する。上
述のように、ＴｉＷ層（下地金属層）５５をパターニン
グする際には、微細化や寸法精度向上にも有利なドライ
エッチング法を用いることが好ましいと言える。しか
し、このドライエッチング法を用いた場合には、ＴｉＷ
層とその下層のＳｉ3 Ｎ4 層とのエッチング選択比が十
分とれないといった問題が生じる。Next, the second problem will be described. As described above, when patterning the TiW layer (underlying metal layer) 55, it can be said that it is preferable to use a dry etching method which is advantageous for miniaturization and improvement of dimensional accuracy. However, when this dry etching method is used, TiW
There arises a problem that the etching selection ratio between the layer and the underlying Si 3 N 4 layer cannot be secured.
【００１７】その理由について表１を用いて説明する。
表１は、下地金属層５５の材質として種々のものを選択
した場合のエッチング条件とそのエッチング選択比を示
したものである。なお、表１において、文献２），
３），４）はそれぞれ次のものである。２）：Ｐ．Ｍ．
Ｓｃｈａｉｂｌｅ；Ｊ．ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏ
ｃｈｅｍ．Ｓｏｃ．１３２（３）（１９８５）ｐｐ７３
０−７３１，３）：Ｚ．Ｎｏｖｏｔｎｙ；ＴＥＳＬＡ
Ｅｌｅｃｔｒｏｎｉｃｓ．１９（３〜４）（１９８６）
ｐｐ５９−６２，４）：Ｎ．Ｔａｋｅｎａｋａ；Ｔｕｎ
ｇｓｔｅｎ ａｎｄＯｔｈｅｒ Ｒｅｔｒａｃｔｏｒｙ
Ｍｅｔａｌｓ ｆｏｒ ＶＬＳＩ Ａｐｐｌｉｃａｔ
ｉｏｎｓＩＩ Ｐｒｏｃ．ｏｆ ｔｈｅ １９８６ ｗ
ｏｒｋｓｈｏｐ （１９８７）ｐｐ３７１−３７４．The reason will be described with reference to Table 1.
Table 1 shows etching conditions and etching selection ratios when various materials are selected as the base metal layer 55. In Table 1, reference 2),
3) and 4) are respectively as follows. 2): P. M.
Schailable; of the Electro
chem. Soc. 132 (3) (1985) pp73
0-731, 3): Z. Novotny; TESLA
Electronics. 19 (3-4) (1986)
pp59-62, 4): N. Takenaka; Tun
gsten andother Retractor
Metals for VLSI Apply
ionsII Proc. of the 1986 w
orkshop (1987) pp 371-374.
【００１８】[0018]
【表１】 [Table 1]
【００１９】表１を参照して、下地金属層５５の材質と
してＴｉＷ層を用いた場合には、環境上使用できないフ
ロン系のガスを用いた場合を除いて、せいぜい２程度の
選択比しか得られていない。そのため、下地金属層５５
のパターニングによって、素子にダメージを与える可能
性が大きくなるといった問題点が生じることとなる。す
なわち、下地金属層５５の材質としてＴｉＷ層を選択し
た場合には、ドライエッチングによってそれをパターニ
ングすることは困難であるといった問題が生じることと
なる。Referring to Table 1, when the TiW layer is used as the material of the underlying metal layer 55, only a selectivity ratio of about 2 can be obtained at most, except when a CFC-based gas that cannot be used in the environment is used. Has not been done. Therefore, the base metal layer 55
However, there is a problem in that the possibility of damaging the device increases due to the patterning. That is, when the TiW layer is selected as the material of the base metal layer 55, there arises a problem that it is difficult to pattern it by dry etching.
【００２０】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、Ａｌヒ
ロック成長を抑制することによって密着不良あるいは抵
抗変化を抑制し、かつドライエッチングプロセスによっ
て下地金属層を精度良くパターニングすることが可能な
半導体装置およびその製造方法を提供することにある。The present invention has been made to solve the above problems. An object of the present invention is to provide a semiconductor device capable of suppressing adhesion failure or resistance change by suppressing Al hillock growth and accurately patterning a base metal layer by a dry etching process, and a manufacturing method thereof. It is in.
【００２１】[0021]
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板と、パッド電極と、下地金属層と、
突起電極とを備える。半導体基板の主表面には素子が形
成され、この素子上に絶縁膜を介在してＡｌを含む材質
からなるパッド電極が形成される。このパッド電極上に
は、第１の厚みを有するＴｉ層と、このＴｉ層上に形成
されＴｉ層の厚みの５．７倍より大きい厚みを有するＴ
ｉＮ層とを有する下地金属層が形成される。そして、Ｔ
ｉＮ層上には突起電極が形成される。A semiconductor device according to claim 1 is a semiconductor device, a pad electrode, a base metal layer,
And a protruding electrode. An element is formed on the main surface of the semiconductor substrate, and a pad electrode made of a material containing Al is formed on the element with an insulating film interposed. A Ti layer having a first thickness is formed on the pad electrode, and a T layer formed on the Ti layer and having a thickness greater than 5.7 times the thickness of the Ti layer.
A base metal layer having an iN layer is formed. And T
A protruding electrode is formed on the iN layer.
【００２２】請求項２に記載の半導体装置においては、
ＴｉＮ層の厚みは１０００Å〜３０００Åである。請求
項３に記載の半導体装置においては、Ｔｉ層の厚みは５
０Å〜３００Åである。請求項４に記載の半導体装置に
おいては、下地金属層はＴｉＮ層上に形成されたＴｉＷ
層を含む。According to another aspect of the semiconductor device of the present invention,
The thickness of the TiN layer is 1000Å to 3000Å. In the semiconductor device according to claim 3, the Ti layer has a thickness of 5
It is 0Å to 300Å. The semiconductor device according to claim 4, wherein the underlying metal layer is TiW formed on the TiN layer.
Including layers.
【００２３】請求項５に記載の半導体装置は、半導体基
板と、パッド電極と、下地金属層と、突起電極とを備え
る。半導体基板の主表面上には素子が形成され、この素
子上には絶縁膜を介在してＡｌを含む材質からなるパッ
ド電極が形成される。パッド電極上には１０００Å以上
の厚みを有し、Ｔｉ層あるいはＣｒ層からなる下地金属
層が形成される。下地金属層上には突起電極が形成され
る。A semiconductor device according to a fifth aspect includes a semiconductor substrate, a pad electrode, a base metal layer, and a protruding electrode. An element is formed on the main surface of the semiconductor substrate, and a pad electrode made of a material containing Al is formed on the element with an insulating film interposed. A base metal layer having a thickness of 1000 Å or more and made of a Ti layer or a Cr layer is formed on the pad electrode. A bump electrode is formed on the underlying metal layer.
【００２４】請求項６に記載の半導体装置の製造方法に
よれば、まず、半導体基板主表面に形成された素子を覆
う絶縁膜上に、Ａｌを含む材質からなるパッド電極を形
成する。このパッド電極を覆うように半導体基板の主表
面上全面に保護膜を形成する。保護膜をパターニングす
ることによってパッド電極の一部表面を露出させる。露
出したパッド電極の一部表面上および保護膜表面上に、
Ｔｉ層とＴｉＮ層との複合層，Ｔｉ層単層，Ｃｒ層単層
からなる群から選ばれる下地金属層を形成する。パッド
電極上に位置する下地金属層上に突起電極を形成する。
突起電極をマスクとして用いて、塩素ガスを主体とした
ガスを使用したドライエッチングを行なうことによって
下地金属層を選択的に除去する。According to the method of manufacturing a semiconductor device of the sixth aspect, first, a pad electrode made of a material containing Al is formed on an insulating film covering an element formed on the main surface of a semiconductor substrate. A protective film is formed on the entire main surface of the semiconductor substrate so as to cover the pad electrode. The partial surface of the pad electrode is exposed by patterning the protective film. On a part of the exposed pad electrode surface and the surface of the protective film,
A base metal layer selected from the group consisting of a composite layer of a Ti layer and a TiN layer, a Ti layer single layer, and a Cr layer single layer is formed. A bump electrode is formed on the underlying metal layer located on the pad electrode.
The underlying metal layer is selectively removed by performing dry etching using a gas mainly containing chlorine gas, using the protruding electrode as a mask.
【００２５】請求項７に記載の半導体装置の製造方法に
よれば、まず、半導体基板主表面上に形成された素子を
覆う絶縁膜上にＡｌを含む材質からなるパッド電極材料
層を形成する。このパッド電極材料層上に、Ｔｉ層とＴ
ｉＮ層との複合層，Ｔｉ層単層，Ｃｒ層単層からなる群
から選ばれる下地金属層を形成する。下地金属層および
パッド電極材料層を順次パターニングする。下地金属層
を覆うように半導体基板の主表面上全面に保護膜を形成
する。ドライエッチング法を用いて、保護膜をパターニ
ングすることによって下地金属層の一部表面を露出させ
る。露出した下地金属層表面上に突起電極を形成する。According to the method for manufacturing a semiconductor device of the seventh aspect, first, a pad electrode material layer made of a material containing Al is formed on an insulating film covering an element formed on the main surface of a semiconductor substrate. A Ti layer and a T layer are formed on the pad electrode material layer.
A base metal layer selected from the group consisting of a composite layer with an iN layer, a Ti layer single layer, and a Cr layer single layer is formed. The underlying metal layer and the pad electrode material layer are sequentially patterned. A protective film is formed on the entire main surface of the semiconductor substrate so as to cover the underlying metal layer. By patterning the protective film using a dry etching method, a part of the surface of the underlying metal layer is exposed. A protruding electrode is formed on the exposed surface of the underlying metal layer.
【００２６】[0026]
【作用】請求項１に記載の半導体装置によれば、下地金
属層としてＴｉ層と、このＴｉ層の厚みの５．７倍より
大きい厚みを有するＴｉＮ層との積層構造を用いてい
る。それにより、図８に示されるように、抵抗変化の抑
制された突起電極を得ることができる。すなわち、Ａｌ
ヒロック成長の抑制された信頼性の高い突起電極を得る
ことが可能となる。According to the semiconductor device of the first aspect, a laminated structure of a Ti layer as a base metal layer and a TiN layer having a thickness greater than 5.7 times the thickness of the Ti layer is used. As a result, as shown in FIG. 8, it is possible to obtain a bump electrode whose resistance change is suppressed. That is, Al
It is possible to obtain a highly reliable bump electrode in which hillock growth is suppressed.
【００２７】請求項４に記載の半導体装置によれば、上
記のＴｉＮ層上に、さらにＴｉＷ層が形成されている。
それにより、たとえばインナーリードをボンディングす
る際のパッド電極にかかる衝撃荷重を緩和することが可
能となる。それにより、請求項１に記載の半導体装置の
場合よりもさらに信頼性を高めることが可能となる。According to the semiconductor device of the fourth aspect, a TiW layer is further formed on the TiN layer.
This makes it possible to reduce the impact load applied to the pad electrode when bonding the inner lead, for example. As a result, it becomes possible to further improve reliability as compared with the semiconductor device according to the first aspect.
【００２８】請求項５に記載の半導体装置によれば、下
地金属層として１０００Å以上の厚みを有するＴｉ層あ
るいはＣｒ層が用いられている。これは、高温の後工程
がない場合や高度な信頼性が要求されない場合に適用さ
れ得るものである。したがって、高温の後工程がない場
合には、下地金属層を１０００Å以上の厚みを有するＴ
ｉ層あるいはＣｒ層とすることによって、Ａｌヒロック
成長を抑制することが可能となる。According to the semiconductor device of the fifth aspect, the Ti layer or the Cr layer having a thickness of 1000 Å or more is used as the base metal layer. This can be applied when there is no high temperature post-process or when high reliability is not required. Therefore, if there is no high-temperature post-process, the underlayer metal layer having a thickness of 1000 Å or more is used.
By forming the i layer or the Cr layer, Al hillock growth can be suppressed.
【００２９】請求項６に記載の半導体装置の製造方法に
よれば、下地金属層として、Ｔｉ層とＴｉＮ層との複合
層，Ｔｉ層単層，Ｃｒ層単層からなる群から選ばれる材
質を用いている。これらの材質は、塩素ガスを主体とし
たガスを用いたドライエッチングを行なうことによって
パターニングすることができる。そのため、下地金属層
のパターニングの際に、Ｓｉ3 Ｎ4 などからなる保護膜
に与えるエッチングダメージを小さく抑えることが可能
となる。According to the method of manufacturing a semiconductor device of the sixth aspect, a material selected from the group consisting of a composite layer of a Ti layer and a TiN layer, a Ti layer single layer, and a Cr layer single layer is used as the base metal layer. I am using. These materials can be patterned by performing dry etching using a gas mainly containing chlorine gas. Therefore, it is possible to suppress etching damage to the protective film made of Si 3 N 4 or the like when patterning the underlying metal layer.
【００３０】請求項７に記載の半導体装置の製造方法に
よれば、ドライエッチング法を用いて保護膜をパターニ
ングすることによって下地金属層の一部表面を露出させ
ている。このとき、保護膜のパターニングの際の下地と
なるのは、Ｔｉ層とＴｉＮ層との複合層，Ｔｉ層単層，
Ｃｒ層単層からなる群から選ばれる下地金属層である。
そのため、保護膜のパターニングの際に、この保護膜と
下地金属層との選択比を確保することが可能となる。ま
た、下地金属層は、保護膜上に延在することなく、パッ
ド電極表面上にのみ形成される。それにより、パッド電
極上において、下地金属層をほぼ均一な厚みで形成する
ことが可能となる。その結果、下地金属層が保護膜上に
まで延在する場合よりも、信頼性の高い突起電極を得る
ことが可能となる。According to the semiconductor device manufacturing method of the seventh aspect, a part of the surface of the underlying metal layer is exposed by patterning the protective film by using a dry etching method. At this time, the underlying layer when patterning the protective film is a composite layer of a Ti layer and a TiN layer, a Ti layer single layer,
It is a base metal layer selected from the group consisting of a single Cr layer.
Therefore, when patterning the protective film, it becomes possible to secure the selectivity between the protective film and the underlying metal layer. Further, the underlying metal layer is formed only on the surface of the pad electrode without extending over the protective film. This allows the underlying metal layer to be formed on the pad electrode with a substantially uniform thickness. As a result, it becomes possible to obtain a bump electrode with higher reliability than in the case where the underlying metal layer extends onto the protective film.
【００３１】[0031]
【実施例】以下、この発明に基づく実施例について、図
１〜図８および表１を用いて説明する。 （第１実施例）まず、図１および図２を用いて、この発
明に基づく第１の実施例における半導体装置について説
明する。図１は、この発明に基づく第１の実施例におけ
る半導体装置を示す部分断面図である。図２（ａ）ない
し（ｅ）は、図１に示される半導体装置の製造工程の第
１工程〜第５工程を示す断面図である。Embodiments of the present invention will be described below with reference to FIGS. 1 to 8 and Table 1. (First Embodiment) First, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 is a partial sectional view showing a semiconductor device according to a first embodiment of the present invention. 2A to 2E are cross-sectional views showing first to fifth steps of the manufacturing process of the semiconductor device shown in FIG.
【００３２】図１を参照して、本実施例の半導体装置の
構造について説明する。図１を参照して、半導体基板１
の主表面には素子（図示せず）が形成され、その素子を
覆うように絶縁層２が形成される。絶縁層２上には、素
子と電気的に接続されるパッド電極３が形成される。パ
ッド電極３の材質は、ＡｌあるいはＡｌを含む合金層で
あることが好ましい。The structure of the semiconductor device of this embodiment will be described with reference to FIG. Referring to FIG. 1, semiconductor substrate 1
An element (not shown) is formed on the main surface of and the insulating layer 2 is formed so as to cover the element. A pad electrode 3 that is electrically connected to the device is formed on the insulating layer 2. The material of the pad electrode 3 is preferably Al or an alloy layer containing Al.
【００３３】パッド電極３の周縁部を覆い、かつ絶縁層
２を覆うように、保護膜４が形成されている。保護膜４
の材質は、Ｓｉ3 Ｎ4 あるいはＳｉＯ2 などである。パ
ッド電極３表面上から保護膜４表面上にわたってＴｉ層
５ａが形成される。このＴｉ層５ａの厚みは、好ましく
は、約５０Å〜約３００Å程度である。Ｔｉ層５ａ上に
は、ＴｉＮ層５ｂが形成される。このＴｉＮ層５ｂの厚
みは、好ましくは、約１０００Å〜約３０００Å程度で
ある。上記のＴｉ層５ａとＴｉＮ層５ｂとで下地金属層
５が構成されることになる。A protective film 4 is formed so as to cover the peripheral portion of the pad electrode 3 and also cover the insulating layer 2. Protective film 4
The material of is Si 3 N 4 or SiO 2 . A Ti layer 5a is formed over the surface of the pad electrode 3 and the surface of the protective film 4. The thickness of the Ti layer 5a is preferably about 50Å to about 300Å. A TiN layer 5b is formed on the Ti layer 5a. The thickness of the TiN layer 5b is preferably about 1000Å to about 3000Å. The underlying metal layer 5 is composed of the Ti layer 5a and the TiN layer 5b.
【００３４】この下地金属層５において、Ｔｉ層５ａ
は、主にパッド電極３とＴｉＮ層５ｂとを密着させる密
着層としての機能を有する。そして、ＴｉＮ層５ｂが、
主に、バリア層としての機能を有する。そして、このＴ
ｉ層５ａと、ＴｉＮ層５ｂの厚みを適切に選択すること
によって、下地金属層５は非常に優れたバリア機能を奏
することになる。その根拠について、図８を用いて説明
する。In the base metal layer 5, the Ti layer 5a
Has a function as an adhesion layer that mainly adheres the pad electrode 3 and the TiN layer 5b. Then, the TiN layer 5b is
It mainly has a function as a barrier layer. And this T
By appropriately selecting the thicknesses of the i layer 5a and the TiN layer 5b, the underlying metal layer 5 has a very excellent barrier function. The grounds for this will be described with reference to FIG.
【００３５】図８は、上述のように、突起電極の熱に対
する安定性を示す実験結果を示している。なお、図８に
おいては、３００℃，Ｎ2 雰囲気で保存した際の突起電
極抵抗の時間的変化が示されている。また、図８におい
て、ＴｉＮは、Ｔｉ層５ａとＴｉＮ層５ｂとの積層構造
を表しており、Ｔｉ層５ａの厚みは、いずれの場合も約
９０Å程度である。FIG. 8 shows the experimental results showing the stability of the protruding electrodes against heat as described above. Note that FIG. 8 shows the temporal change of the bump electrode resistance when stored at 300 ° C. in an N 2 atmosphere. Further, in FIG. 8, TiN represents a laminated structure of the Ti layer 5a and the TiN layer 5b, and the thickness of the Ti layer 5a is about 90Å in any case.
【００３６】図８を参照して、実線によって示されたＴ
ｉＮ１２００Å（約９０Åの厚みのＴｉ層５ａを含む）
を形成したものは、５００時間保存しても抵抗変化を示
さない。このとき、ＴｉＮ層５ｂは、Ｔｉ層５ａの約１
２．３倍の厚みを有している。Referring to FIG. 8, T shown by the solid line
iN1200Å (including Ti layer 5a with a thickness of about 90Å)
The film formed with no resistance shows no resistance change even after storage for 500 hours. At this time, the TiN layer 5b is about 1% thicker than the Ti layer 5a.
It has a thickness of 2.3 times.
【００３７】ＴｉＮ６００Å（約９０Åの厚みを有する
Ｔｉ層５ａを含む）は、１０時間程度より抵抗変化を示
している。このときのＴｉＮ層５ｂの厚みは、Ｔｉ層５
ａの厚みの約５．７倍程度である。以上のことより、Ｔ
ｉ層５ａの厚みに対するＴｉＮ層５ｂの厚みが大きいほ
ど突起電極の熱安定性は向上するといえる。TiN600Å (including the Ti layer 5a having a thickness of about 90Å) shows a resistance change for about 10 hours. The thickness of the TiN layer 5b at this time is the same as the thickness of the Ti layer 5
It is about 5.7 times the thickness of a. From the above, T
It can be said that the larger the thickness of the TiN layer 5b relative to the thickness of the i layer 5a, the higher the thermal stability of the bump electrode.
【００３８】それに対し、下地金属層５として従来のよ
うにＴｉＷ層を用いた場合には、ＴｉＷ層の厚みが６０
００Åであったとしても１００時間程度経過した後に抵
抗変化を示している。しかし、６０００Åという厚み
は、下地への膜応力の影響を考慮した場合の限界的な値
であるため、実用的な数値ではない。従って、ＴｉＷ層
の抵抗変化は、実際はもっと早く起こる。また、ＴｉＷ
層の厚みは、薄くなるほど抵抗変化を示す時間が短縮さ
れる傾向にある。すなわち、突起電極の熱安定性に乏し
いことがわかる。On the other hand, when the TiW layer is used as the base metal layer 5 as in the conventional case, the thickness of the TiW layer is 60.
Even if it is 00Å, it shows a resistance change after about 100 hours. However, the thickness of 6000Å is not a practical value because it is a limit value when the influence of the film stress on the underlayer is taken into consideration. Therefore, the resistance change of the TiW layer actually occurs earlier. Also, TiW
As the thickness of the layer becomes thinner, the time for showing the resistance change tends to be shortened. That is, it can be seen that the thermal stability of the bump electrode is poor.
【００３９】以上のことから、ＴｉＮ層５ｂの厚みを、
Ｔｉ層５ａの厚みの約１０倍程度以上とすることによっ
て、非常に優れた熱安定性を有する突起電極が得られる
ことがわかる。しかし、ＴｉＮ層５ｂの厚みが、Ｔｉ層
５ａの厚みの１０倍程度に満たなくても、５．７倍より
も大きければ、突起電極の抵抗の熱安定性はある程度は
確保することが可能となる。From the above, the thickness of the TiN layer 5b is
It can be seen that when the thickness of the Ti layer 5a is about 10 times or more, the bump electrode having very excellent thermal stability can be obtained. However, even if the thickness of the TiN layer 5b is less than about 10 times the thickness of the Ti layer 5a, if it is larger than 5.7 times, the thermal stability of the resistance of the bump electrode can be secured to some extent. Become.
【００４０】ここで再び図１を参照して、下地金属層５
上には酸化防止層６が形成される。酸化防止層６の材質
は、好ましくは、Ａｕである。酸化防止層６上には突起
電極７が形成される。この突起電極７の材質は、好まし
くはＡｕ，Ｃｕ，はんだなどである。Referring again to FIG. 1, the base metal layer 5
An antioxidant layer 6 is formed on the top. The material of the antioxidant layer 6 is preferably Au. A bump electrode 7 is formed on the antioxidant layer 6. The material of the bump electrode 7 is preferably Au, Cu, solder or the like.
【００４１】次に、図２を用いて、図１に示される半導
体装置の製造方法について説明する。まず図２（ａ）を
参照して、素子が形成された半導体基板１の主表面を覆
うように、ＣＶＤ法などを用いて、絶縁層２を形成す
る。この絶縁層２上にスパッタリング法などを用いて所
定膜厚のＡｌを含む材質からなるパッド電極３を形成す
る。このパッド電極３を覆うように保護膜４を形成す
る。保護膜４をパターニングすることによってパッド電
極３の一部表面を露出させる。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG. First, referring to FIG. 2A, insulating layer 2 is formed by a CVD method or the like so as to cover the main surface of semiconductor substrate 1 on which elements are formed. A pad electrode 3 made of a material containing Al and having a predetermined film thickness is formed on the insulating layer 2 by using a sputtering method or the like. A protective film 4 is formed so as to cover the pad electrode 3. By patterning the protective film 4, a partial surface of the pad electrode 3 is exposed.
【００４２】次に、図２（ｂ）を参照して、スパッタリ
ング法などを用いて、約５０Å〜約３００Å程度の厚み
のＴｉ層５ａ，約１０００Å〜約３０００Åの厚みのＴ
ｉＮ層５ｂ，酸化防止層６を順次堆積する。このスパッ
タリング工程において、下地金属層５となるＴｉ層５ａ
およびＴｉＮ層５ｂは、少なくとも同一の真空装置内に
おいて連続的に形成されることが好ましい。また、Ｔｉ
Ｎ層５ｂの形成は、Ａｒガス中に３０％以上７０％以下
の窒素ガスを混合した反応性スパッタリングによって形
成されることが好ましい。Next, referring to FIG. 2B, the Ti layer 5a having a thickness of about 50 Å to about 300 Å and the T having a thickness of about 1000 Å to about 3000 Å are formed by a sputtering method or the like.
The iN layer 5b and the antioxidant layer 6 are sequentially deposited. In this sputtering process, the Ti layer 5a to be the base metal layer 5 is formed.
It is preferable that the TiN layer 5b and the TiN layer 5b are continuously formed at least in the same vacuum device. Also, Ti
The N layer 5b is preferably formed by reactive sputtering in which Ar gas is mixed with 30% or more and 70% or less of nitrogen gas.
【００４３】次に、図２（ｃ）を参照して、厚みが１５
μｍ以上４０μｍ以下となるようにフォトレジストを塗
布し、このフォトレジストにおいてパッド電極３上に位
置する部分を除去することによってレジストパターン９
を形成する。Next, referring to FIG. 2C, the thickness is 15
Photoresist is applied so as to have a thickness of not less than 40 μm and not more than 40 μm, and a portion of the photoresist located on the pad electrode 3 is removed to form the resist pattern 9
To form.
【００４４】次に、図２（ｄ）を参照して、下地金属層
５と酸化防止層６とを陰極として、レジストパターン９
の開口部に電気めっきによって１５μｍ〜４０μｍの高
さの突起電極７を形成する。Next, referring to FIG. 2D, the resist pattern 9 is formed by using the base metal layer 5 and the antioxidant layer 6 as cathodes.
The protruding electrode 7 having a height of 15 μm to 40 μm is formed in the opening of the substrate by electroplating.
【００４５】次に、図２（ｅ）を参照して、レジストパ
ターン９を除去する。次に酸化防止層６を選択的に除去
する。そして、突起電極７をマスクとして用いて、Ｃｌ
2 ガス２０％〜１００％とＮ2 ガス０％〜８０％とを混
合した反応ガスを用いた反応性イオンエッチングによっ
て下地金属層５を選択的に除去する。Next, referring to FIG. 2E, the resist pattern 9 is removed. Next, the antioxidant layer 6 is selectively removed. Then, using the protruding electrode 7 as a mask, Cl
The underlying metal layer 5 is selectively removed by reactive ion etching using a reaction gas in which 2 % gas 20% to 100% and N 2 gas 0% to 80% are mixed.
【００４６】ここで、下地金属層としてＴｉ層５ａとＴ
ｉＮ層５ｂとの積層構造を用いているので、保護膜４と
して一般的に用いられているＳｉ3 Ｎ4 やＳｉＯ2 に対
するエッチング選択比を確保することが可能となる。そ
の根拠について表１を用いて説明する。Here, the Ti layer 5a and T are used as the base metal layer.
Since the laminated structure with the iN layer 5b is used, it is possible to secure an etching selection ratio with respect to Si 3 N 4 or SiO 2 which is generally used as the protective film 4. The basis will be described with reference to Table 1.
【００４７】表１を参照して、エッチング材料としてＴ
ｉＮ層を選択した場合に、その下地であるＳｉ3 Ｎ4 に
対する選択比は約１０程度得られている。なお、Ｔｉ層
５ａは、反応ガスを少し変更するだけでＴｉＮ層５ｂの
エッチングに続いてそのまま連続的にエッチングするこ
とが可能である。それにより、反応性イオンエッチング
などのドライエッチングによって下地金属層５をパター
ニングしたとしても、保護膜４に与えるダメージは小さ
く抑えられる。それにより、信頼性の高い半導体素子を
精度よく得ることが可能となる。 （第２実施例）次に、図３〜図５を用いて、この発明に
基づく第３の実施例について説明する。まず図３を用い
て本実施例における半導体装置の構造について説明す
る。図３は、本実施例における半導体装置の部分断面図
である。図３を参照して、上記の第１の実施例における
半導体装置と異なる点は、ＴｉＮ層５ｂ上にＴｉＷ層５
ｃが形成されている点である。それ以外は上記の第１の
実施例における半導体装置と同様である。Referring to Table 1, as an etching material, T
When the iN layer is selected, a selection ratio of about 10 with respect to the underlying Si 3 N 4 is obtained. Note that the Ti layer 5a can be continuously etched as it is after the etching of the TiN layer 5b by slightly changing the reaction gas. Thereby, even if the underlying metal layer 5 is patterned by dry etching such as reactive ion etching, the damage given to the protective film 4 can be suppressed to be small. This makes it possible to obtain a highly reliable semiconductor element with high accuracy. (Second Embodiment) Next, a third embodiment according to the present invention will be described with reference to FIGS. First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG. FIG. 3 is a partial cross-sectional view of the semiconductor device according to this embodiment. Referring to FIG. 3, the difference from the semiconductor device according to the first embodiment is that the TiW layer 5 is formed on the TiN layer 5b.
This is the point where c is formed. Other than that, it is the same as the semiconductor device in the first embodiment.
【００４８】上記のＴｉＷ層は、下地金属層５の一部を
構成する。このＴｉＷ層５ｃの厚みは、好ましくは、１
０００Å以上６０００Å以下である。The above TiW layer constitutes a part of the base metal layer 5. The thickness of the TiW layer 5c is preferably 1
It is 000Å or more and 6000Å or less.
【００４９】上記のＴｉＷ層５ｃを有することによっ
て、すぐれたバリア機能を発揮することに加えて次のよ
うな作用効果を奏する。すなわち、ＴｉＮ層５ｂと酸化
防止層６との密着力を高めることが可能となる。また、
突起電極７を形成する際の電気めっき時に、下地金属層
５の抵抗を下げることが可能となる。それにより、均一
性の良い突起電極７が得られる。By having the above-mentioned TiW layer 5c, in addition to exhibiting an excellent barrier function, the following operational effects are exhibited. That is, the adhesion between the TiN layer 5b and the antioxidant layer 6 can be increased. Also,
It is possible to reduce the resistance of the underlying metal layer 5 during electroplating when forming the protruding electrodes 7. Thereby, the bump electrode 7 having good uniformity can be obtained.
【００５０】さらに、インナーリードをボンディングす
る際の衝撃加重を吸収する機能も有する。その機能につ
いて、図５を用いて説明する。図５は、インナーリード
ボンディングを行なっている様子を示す模式図である。
図５を参照して、インナーリード１１をボンディングす
る際には、ボンディングツール１２からの衝撃加重１３
が突起電極７などにかかる。それにより、保護膜４にク
ラックが入ったり、パッド電極３が変形するといった現
象が生じる。Furthermore, it also has a function of absorbing impact load when bonding the inner leads. The function will be described with reference to FIG. FIG. 5 is a schematic diagram showing how inner lead bonding is performed.
Referring to FIG. 5, when the inner lead 11 is bonded, the impact load 13 from the bonding tool 12 is applied.
On the protruding electrodes 7 and the like. As a result, a phenomenon occurs such that the protective film 4 is cracked or the pad electrode 3 is deformed.
【００５１】このとき、下地金属層５として、１０００
Å〜６０００Å程度の厚みのＴｉＷ層５ｃを形成するこ
とによって、保護膜４あるいはパッド電極３に加わる衝
撃加重を緩和することが可能となる。At this time, as the base metal layer 5, 1000
By forming the TiW layer 5c having a thickness of about Å to 6000Å, it becomes possible to reduce the impact load applied to the protective film 4 or the pad electrode 3.
【００５２】この衝撃加重を緩和する他の方法として、
Ｔｉ層５ａあるいはＴｉＮ層５ｂを厚く形成する方法も
考えられる。しかし、膜応力の下地への影響などの観点
から、Ｔｉ層５ａあるいはＴｉＮ層５ｂ形成の厚みには
限度がある。すなわち、これらの層をあまり厚く形成す
ると、そのＴｉ層５ａやＴｉＮ層５ｂの多大な膜の応力
がその下地にかかることになる。そのため、Ｔｉ層５ａ
あるいはＴｉＮ層５ｂをあまり厚く形成することは好ま
しくないと言える。したがって、本実施例のように、別
の層であるＴｉＷ層５ｃを新たに形成する方が効果的に
衝撃加重を緩和することが可能となる。As another method for reducing the impact load,
A method of forming the Ti layer 5a or the TiN layer 5b thick may be considered. However, the thickness of the Ti layer 5a or the TiN layer 5b is limited in terms of the influence of the film stress on the base. That is, if these layers are formed too thick, a large amount of film stress of the Ti layer 5a and the TiN layer 5b will be applied to the underlying layer. Therefore, the Ti layer 5a
Alternatively, it can be said that it is not preferable to form the TiN layer 5b too thick. Therefore, it is possible to effectively reduce the impact load by newly forming another TiW layer 5c as in the present embodiment.
【００５３】次に、図４を用いて、本実施例における半
導体装置の製造方法について説明する。図４は、本実施
例における半導体装置の製造工程の第１工程〜第５工程
を段階的に示す図である。Next, a method of manufacturing a semiconductor device according to this embodiment will be described with reference to FIG. FIG. 4 is a diagram showing stepwise steps 1 to 5 of the manufacturing process of the semiconductor device in this embodiment.
【００５４】まず図４（ａ）を参照して、上記の第１の
実施例と同様の工程を経て保護膜４までを形成する。次
に、図４（ｂ）を参照して、上記の第１の実施例と同様
の工程を経てＴｉ層５ａおよびＴｉＮ層５ｂを形成し、
このＴｉＮ層５ｂ上にスパッタリング法などを用いてＴ
ｉＷ層５ｃを形成する。このＴｉＷ層５ｃ上に上記の第
１の実施例と同様の工程を経て酸化防止層６を形成す
る。First, referring to FIG. 4A, the protective film 4 is formed through the same steps as those in the first embodiment. Next, referring to FIG. 4B, the Ti layer 5a and the TiN layer 5b are formed through the same steps as those in the first embodiment,
T is formed on the TiN layer 5b by a sputtering method or the like.
The iW layer 5c is formed. The oxidation preventive layer 6 is formed on the TiW layer 5c through the same steps as those in the first embodiment.
【００５５】次に、図４（ｃ）を参照して、上記の第１
の実施例と同様の工程を経て、酸化防止層６上にレジス
トパターン１０を形成する。そして、図４（ｄ）を参照
して、電気めっき法を用いて突起電極７を形成する。こ
のとき、下地金属層５はＴｉＷ層５ｃを含むので、その
抵抗値が低くなる。それにより、均一性の良い突起電極
７が得られる。Next, referring to FIG. 4C, the above-mentioned first
A resist pattern 10 is formed on the antioxidant layer 6 through the same steps as those in the above example. Then, referring to FIG. 4D, the protruding electrode 7 is formed by the electroplating method. At this time, since the base metal layer 5 includes the TiW layer 5c, its resistance value becomes low. Thereby, the bump electrode 7 having good uniformity can be obtained.
【００５６】次に図４（ｅ）を参照して、レジストパタ
ーン１０を除去した後、酸化防止層６およびＴｉＷ層５
ｃを順次エッチングする。このＴｉＷ層５ｃのエッチン
グには、ＳＦ6 ガスを中心としたフッ素ベースのガスを
用いる。より具体的には、ＳＦ6 ７０％〜１００％とＯ
2 ０％〜３０％とを混合した反応ガスを用いた反応性イ
オンエッチングによってＴｉＷ層５ｃをエッチングす
る。Next, referring to FIG. 4E, after removing the resist pattern 10, the oxidation preventing layer 6 and the TiW layer 5 are formed.
c is sequentially etched. A fluorine-based gas centering on SF 6 gas is used for etching the TiW layer 5c. More specifically, SF 6 70% to 100% and O
The TiW layer 5c is etched by reactive ion etching using a reaction gas mixed with 20 % to 30%.
【００５７】このとき下地にはＴｉＮ層５ｂが形成され
ているため、保護膜４にエッチングダメージを与えるこ
とはない。その後は、上記の第１の実施例と同様の工程
を経てＴｉＮ層５ｂおよびＴｉ層５ａをそれぞれドライ
エッチングによって選択的に除去する。以上の工程を経
て図３に示される第２の実施例における半導体装置が形
成されることになる。 （第３実施例）次に、図６および図７を用いて、この発
明に基づく第３の実施例について説明する。図６は、こ
の発明に基づく第３の実施例における半導体装置を示す
断面図である。まず図６を用いて、本実施例における半
導体装置の構造について説明する。At this time, since the TiN layer 5b is formed on the base, the protective film 4 is not damaged by etching. After that, the TiN layer 5b and the Ti layer 5a are selectively removed by dry etching through the same steps as those in the first embodiment. Through the above steps, the semiconductor device according to the second embodiment shown in FIG. 3 is formed. (Third Embodiment) Next, a third embodiment of the present invention will be described with reference to FIGS. 6 and 7. FIG. 6 is a sectional view showing a semiconductor device according to a third embodiment of the present invention. First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG.
【００５８】図６を参照して、本実施例においては、下
地金属層５がパッド電極３の表面上にのみ形成され、保
護膜４上に延在するようには形成されない。それによ
り、下地金属層５のパッド電極３上における厚みをほぼ
均一にすることが可能となる。それにより、半導体装置
の信頼性を向上させることが可能となる。それ以外の構
造に関しては上記の第１の実施例における半導体装置と
同様である。Referring to FIG. 6, in the present embodiment, underlying metal layer 5 is formed only on the surface of pad electrode 3 and is not formed to extend over protective film 4. Thereby, the thickness of the underlying metal layer 5 on the pad electrode 3 can be made substantially uniform. This makes it possible to improve the reliability of the semiconductor device. The other structure is similar to that of the semiconductor device according to the first embodiment.
【００５９】次に、図７を用いて、本実施例における半
導体装置の製造方法について説明する。図７（ａ）〜
（ｄ）は、本実施例における半導体装置の製造工程の第
１工程〜第４工程を示す断面図である。Next, a method of manufacturing a semiconductor device according to this embodiment will be described with reference to FIG. Fig.7 (a)-
(D) is sectional drawing which shows the 1st process-4th process of the manufacturing process of the semiconductor device in a present Example.
【００６０】図７（ａ）を参照して、上記の第１の実施
例と同様の工程を経て絶縁層２を形成する。この絶縁層
２上に、スパッタリング法などを用いて、パッド電極材
料層３，Ｔｉ層５ａ，ＴｉＮ層５ｂを順次堆積する。そ
して、ドライエッチング法を用いて、ＴｉＮ層５ｂ，Ｔ
ｉ層５ａおよびパッド電極材料層３を順次パターニング
する。それにより、パッド電極３および下地金属層５を
形成する。Referring to FIG. 7A, insulating layer 2 is formed through the same steps as those in the first embodiment. A pad electrode material layer 3, a Ti layer 5a, and a TiN layer 5b are sequentially deposited on the insulating layer 2 by using a sputtering method or the like. Then, using the dry etching method, the TiN layers 5b, T
The i layer 5a and the pad electrode material layer 3 are sequentially patterned. Thereby, the pad electrode 3 and the base metal layer 5 are formed.
【００６１】次に図７（ｂ）を参照して、ＣＶＤ法など
を用いて、絶縁層２および下地金属層５を覆うように保
護膜４を形成する。次に、この保護膜４にドライエッチ
ング処理を施す。このとき、保護膜４の下地はＴｉＮ層
５ｂであるため、エッチング選択比を確保することは可
能である。上記のエッチング処理によって、開口部８を
形成する。Next, referring to FIG. 7B, a protective film 4 is formed by CVD or the like so as to cover the insulating layer 2 and the base metal layer 5. Then, the protective film 4 is subjected to a dry etching process. At this time, since the base of the protective film 4 is the TiN layer 5b, it is possible to secure the etching selection ratio. The opening 8 is formed by the above etching process.
【００６２】次に、図７（ｃ）を参照して、スパッタリ
ング法などを用いて、ＴｉＮ層５ｂ上および保護膜４上
に、酸化防止層６を形成する。そして、この酸化防止層
６上に、パッド電極３上に開口部を有するレジストパタ
ーン１４を形成する。Next, referring to FIG. 7 (c), an antioxidant layer 6 is formed on the TiN layer 5b and the protective film 4 by using a sputtering method or the like. Then, a resist pattern 14 having an opening on the pad electrode 3 is formed on the antioxidant layer 6.
【００６３】次に図７（ｄ）を参照して、電気めっき法
によって突起電極７を形成する。そして、保護膜４上に
おける酸化防止層６を選択的に除去する。Next, referring to FIG. 7D, the protruding electrode 7 is formed by electroplating. Then, the antioxidant layer 6 on the protective film 4 is selectively removed.
【００６４】なお、図６には、本実施例の思想の一例と
してパッド電極３上にＴｉ層５ａとＴｉＮ層５ｂとの積
層構造が形成される場合を示したが、他のバリア性を有
する材質がパッド電極３上に形成されるものであっても
よい。たとえば、図６におけるＴｉＮ層５ｂ表面上に、
上記の第２の実施例の場合と同様に、下地金属層５の一
部となる１０００Å〜６０００Å程度の厚みのＴｉＷ層
を形成するものであってもよい。 （第４実施例）次に、この発明に基づく第４の実施例に
ついて説明する。本実施例は、高温の後工程がない場合
あるいは高度な信頼性を要求されない場合に適用される
べき実施例である。Although FIG. 6 shows a case where a laminated structure of the Ti layer 5a and the TiN layer 5b is formed on the pad electrode 3 as an example of the idea of this embodiment, it has another barrier property. The material may be formed on the pad electrode 3. For example, on the surface of the TiN layer 5b in FIG.
Similar to the case of the second embodiment described above, a TiW layer having a thickness of about 1000 Å to 6000 Å which is a part of the base metal layer 5 may be formed. (Fourth Embodiment) Next, a fourth embodiment according to the present invention will be described. The present embodiment is an embodiment to be applied when there is no high temperature post-process or when high reliability is not required.
【００６５】上記の第１の実施例においては、下地金属
層５としてＴｉ層５ａとＴｉＮ層５ｂとの積層構造を用
いた。しかし、このＴｉＮ層５ｂとＴｉ層５ａとの積層
構造の代わりに、１０００Å以上の厚みのＴｉ層を形成
してもよい。In the first embodiment described above, the base metal layer 5 has a laminated structure of a Ti layer 5a and a TiN layer 5b. However, a Ti layer having a thickness of 1000 Å or more may be formed instead of the laminated structure of the TiN layer 5b and the Ti layer 5a.
【００６６】この場合は、Ａｌヒロック成長抑制効果
は、上記の各実施例よりも劣るものであるが、上記の各
実施例よりも製造工程を簡略化できるといった利点を有
する。また、本実施例の場合も、Ｔｉ層は塩素ベースの
ガスを用いたドライエッチングによって除去できるた
め、保護膜４へのにエッチングダメージを小さく抑える
ことできる。In this case, the Al hillock growth suppressing effect is inferior to that of each of the above-mentioned embodiments, but there is an advantage that the manufacturing process can be simplified as compared with each of the above-mentioned embodiments. Further, also in the case of this embodiment, since the Ti layer can be removed by dry etching using a chlorine-based gas, etching damage to the protective film 4 can be suppressed.
【００６７】また、上記のＴｉ層の代わりに、１０００
Å以上のＣｒ層を用いても上記のＴｉ層を用いた場合と
同様の効果が得られる。Further, instead of the above Ti layer, 1000
Even if a Cr layer having a thickness of Å or more is used, the same effect as when the above Ti layer is used can be obtained.
【００６８】なお、上記の各実施例においては、ＴｉＮ
層を反応性スパッタリング法によって堆積した。しか
し、このＴｉＮ層を反応性ＣＶＤ法を用いて堆積しても
よい。この場合には、スパッタリング法によってＴｉＮ
層を形成した場合よりも段差の起伏性が優れている。し
たがって、ＴｉＮ層をスパッタリング法によって形成し
た場合よりも段差部における膜厚の変動を小さく抑える
ことが可能となる。それにより、信頼性を向上させるこ
とが可能となる。また、反応性ＣＶＤ法を用いた場合に
は、低温で処理できるといったメリットもある。In each of the above embodiments, TiN
The layer was deposited by the reactive sputtering method. However, this TiN layer may be deposited using a reactive CVD method. In this case, TiN
The unevenness of the step is superior to that when the layer is formed. Therefore, it is possible to suppress the fluctuation of the film thickness in the step portion to be smaller than in the case where the TiN layer is formed by the sputtering method. Thereby, it becomes possible to improve reliability. Further, when the reactive CVD method is used, there is an advantage that the treatment can be performed at a low temperature.
【００６９】[0069]
【発明の効果】以上説明したように、請求項１に記載の
半導体装置によれば、下地金属層がＴｉ層と、Ｔｉ層の
厚みの５．７倍より大きい厚みを有するＴｉＮ層とを有
している。それにより、Ａｌヒロック成長を効果的に抑
制することが可能となる。それにより、信頼性の高い半
導体装置が得られる。As described above, according to the semiconductor device of the first aspect, the underlying metal layer includes the Ti layer and the TiN layer having a thickness greater than 5.7 times the thickness of the Ti layer. is doing. This makes it possible to effectively suppress Al hillock growth. Thereby, a highly reliable semiconductor device can be obtained.
【００７０】請求項４に記載の半導体装置によれば、Ｔ
ｉＮ層上にＴｉＷ層が形成されている。そのため、請求
項１に記載の半導体装置の利点に加えてインナーリード
ボンディング時の衝撃荷重をも効果的に緩和できる。そ
れにより、さらに信頼性の高い半導体装置が得られる。According to the semiconductor device of the fourth aspect, T
A TiW layer is formed on the iN layer. Therefore, in addition to the advantages of the semiconductor device according to the first aspect, the impact load at the time of inner lead bonding can also be effectively mitigated. As a result, a more reliable semiconductor device can be obtained.
【００７１】請求項５に記載の半導体装置によれば、上
記の請求項１に記載の半導体装置よりも高温下における
Ａｌヒロック成長の抑制効果は低下するが、構造は簡略
化される。そのため製造工程は容易となる。According to the semiconductor device of the fifth aspect, the effect of suppressing Al hillock growth at high temperature is lower than that of the semiconductor device of the first aspect, but the structure is simplified. Therefore, the manufacturing process becomes easy.
【００７２】請求項６に記載の半導体装置によれば、下
地金属層が、塩素ガスを主体としたガスを使用したドラ
イエッチング法によって精度よくパターニングできる。
このドライエッチング時に塩素ガスを主体としたガスを
使用することによって、保護膜（Ｓｉ3 Ｎ4 あるいはＳ
ｉＯ2 ）に対するエッチング選択比を確保することが可
能となる。それにより、下地金属層のパターニングによ
る保護膜へのエッチングダメージを小さく抑えることが
可能となる。その結果、信頼性の高い半導体装置が得ら
れる。According to the semiconductor device of the sixth aspect, the underlying metal layer can be accurately patterned by the dry etching method using a gas mainly containing chlorine gas.
By using a gas mainly containing chlorine gas during this dry etching, a protective film (Si 3 N 4 or S
It becomes possible to secure an etching selection ratio to iO 2 ). As a result, etching damage to the protective film due to the patterning of the underlying metal layer can be suppressed to be small. As a result, a highly reliable semiconductor device can be obtained.
【００７３】請求項７に記載の半導体装置の製造方法に
よっても、保護膜をドライエッチング法によってパター
ニングする際の下地となる下地金属層として、請求項６
に記載の材料と同様のものを用いている。それにより、
請求項６に記載の半導体装置の場合と同様に、保護膜の
パターニングの際に、その下地となる下地金属層に対す
るエッチング選択比を確保することが可能となる。それ
により、信頼性の高い半導体装置が容易に得られる。According to the method of manufacturing a semiconductor device of claim 7, the underlying metal layer serving as an underlying layer when the protective film is patterned by the dry etching method is used.
The same material as that described in Section 1 above is used. Thereby,
As in the case of the semiconductor device according to the sixth aspect, it becomes possible to secure an etching selection ratio with respect to the underlying metal layer that becomes the underlying layer when patterning the protective film. Thereby, a highly reliable semiconductor device can be easily obtained.
【図１】この発明に基づく第１の実施例における半導体
装置を示す部分断面図である。FIG. 1 is a partial sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】図１に示される第１の実施例における半導体装
置の各製造工程を段階的に示す断面図である。2A to 2D are cross-sectional views showing stepwise each manufacturing process of the semiconductor device in the first embodiment shown in FIG.
【図３】この発明に基づく第２の実施例における半導体
装置を示す部分断面図である。FIG. 3 is a partial sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図４】図３に示される第２の実施例における半導体装
置の各製造工程を段階的に示す断面図である。FIG. 4 is a cross-sectional view showing stepwise each manufacturing process of the semiconductor device in the second embodiment shown in FIG.
【図５】第２の実施例における半導体装置にインナーリ
ードをボンディングしている様子を模式的に示す断面図
である。FIG. 5 is a cross-sectional view schematically showing how inner leads are bonded to a semiconductor device according to a second embodiment.
【図６】この発明に基づく第３の実施例における半導体
装置を示す部分断面図である。FIG. 6 is a partial sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図７】図６に示されるこの発明に基づく第３の実施例
における半導体装置の各製造工程を段階的に示す断面図
である。FIG. 7 is a cross-sectional view showing stepwise each manufacturing process of a semiconductor device according to a third embodiment of the present invention shown in FIG.
【図８】下地金属の材質を変えた場合の所定温度下にお
ける突起電極の経時的な抵抗の変化を示す図である。FIG. 8 is a diagram showing a change in resistance over time of a protruding electrode under a predetermined temperature when a material of a base metal is changed.
【図９】従来の半導体装置を示す部分断面図である。FIG. 9 is a partial cross-sectional view showing a conventional semiconductor device.
【図１０】図９に示される従来の半導体装置の各製造工
程を段階的に示す断面図である。FIG. 10 is a cross-sectional view showing stepwise each manufacturing process of the conventional semiconductor device shown in FIG.
１，５１ 半導体基板 ２，５２ 絶縁層 ３，５３ パッド電極 ４，５４ 保護膜 ５，５５ 下地金属層 ５ａ Ｔｉ層 ５ｂ ＴｉＮ層 ５ｃ ＴｉＷ層 ６，５６ 酸化防止層 ７，５７ 突起電極 1,51 Semiconductor substrate 2,52 Insulating layer 3,53 Pad electrode 4,54 Protective film 5,55 Underlayer metal layer 5a Ti layer 5b TiN layer 5c TiW layer 6,56 Antioxidant layer 7,57 Projection electrode
Claims (7)
と、 前記素子上に絶縁膜を介在して形成されたＡｌを含む材
質からなるパッド電極と、 前記パッド電極上に形成され第１の厚みを有するＴｉ層
と、前記Ｔｉ層上に形成され前記Ｔｉ層の厚みの５．７
倍より大きい厚みを有するＴｉＮ層とを有する下地金属
層と、 前記ＴｉＮ層上に形成された突起電極と、 を備えた半導体装置。1. A semiconductor substrate having an element formed on a main surface thereof, a pad electrode made of a material containing Al formed on the element with an insulating film interposed therebetween, and a first electrode formed on the pad electrode. And a Ti layer having a thickness of 5.7 times the thickness of the Ti layer formed on the Ti layer.
A semiconductor device comprising: a base metal layer having a TiN layer having a thickness greater than twice, and a bump electrode formed on the TiN layer.
００Åである、請求項１に記載の半導体装置。2. The TiN layer has a thickness of 1000Å to 30.
The semiconductor device according to claim 1, wherein the semiconductor device is 00Å.
ある、請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein the thickness of the Ti layer is 50Å to 300Å.
成されたＴｉＷ層を含む、請求項１に記載の半導体装
置。4. The semiconductor device according to claim 1, wherein the underlying metal layer includes a TiW layer formed on the TiN layer.
と、 前記素子上に絶縁膜を介在して形成されたＡｌを含む材
質からなるパッド電極と、 前記パッド電極上に形成され１０００Å以上の厚みを有
し、Ｔｉ層あるいはＣｒ層からなる下地金属層と、 前記下地金属層上に形成された突起電極と、 を備えた半導体装置。5. A semiconductor substrate having an element formed on a main surface thereof, a pad electrode made of a material containing Al formed on the element with an insulating film interposed therebetween, and 1000 Å or more formed on the pad electrode. And a projection metal electrode formed on the underlying metal layer, the semiconductor device having a thickness of 1.
う絶縁膜上にＡｌを含む材質からなるパッド電極を形成
する工程と、 前記パッド電極を覆うように前記半導体基板の主表面上
全面に保護膜を形成する工程と、 前記保護膜をパターニングすることによって前記パッド
電極の一部表面を露出させる工程と、 露出した前記パッド電極の一部表面上および前記保護膜
表面上に、Ｔｉ層とＴｉＮ層との複合層，Ｔｉ層単層，
Ｃｒ層単層からなる群から選ばれる下地金属層を形成す
る工程と、 前記パッド電極上に位置する前記下地金属層上に突起電
極を形成する工程と、 前記突起電極をマスクとして用いて塩素ガスを主体とし
たガスを使用したドライエッチングを行なうことによっ
て前記下地金属層を選択的に除去する工程と、 を備えた半導体装置の製造方法。6. A step of forming a pad electrode made of a material containing Al on an insulating film covering an element formed on the main surface of the semiconductor substrate, and a whole surface of the main surface of the semiconductor substrate so as to cover the pad electrode. Forming a protective film; exposing the partial surface of the pad electrode by patterning the protective film; and forming a Ti layer on the exposed partial surface of the pad electrode and the protective film surface. Composite layer with TiN layer, Ti layer single layer,
A step of forming a base metal layer selected from the group consisting of a single Cr layer; a step of forming a protruding electrode on the base metal layer located on the pad electrode; and a chlorine gas using the protruding electrode as a mask. A method of manufacturing a semiconductor device, comprising the step of selectively removing the underlying metal layer by performing dry etching using a gas mainly containing
覆う絶縁膜上にＡｌを含む材質からなるパッド電極材料
層を形成する工程と、 前記パッド電極材料層上に、Ｔｉ層とＴｉＮ層との複合
層，Ｔｉ層単層，Ｃｒ層単層からなる群から選ばれる下
地金属層を形成する工程と、 前記下地金属層および前記パッド電極材料層を順次パタ
ーニングする工程と、 前記下地金属層を覆うように前記半導体基板の主表面上
全面に保護膜を形成する工程と、 ドライエッチング法を用いて前記保護膜をパターニング
することによって前記下地金属層の一部表面を露出させ
る工程と、 露出した前記下地金属層表面上に突起電極を形成する工
程と、 を備えた半導体装置の製造方法。7. A step of forming a pad electrode material layer made of a material containing Al on an insulating film covering an element formed on a main surface of a semiconductor substrate, and a Ti layer and a TiN layer on the pad electrode material layer. Forming a base metal layer selected from the group consisting of a composite layer of Ti, a Ti layer single layer, and a Cr layer single layer; patterning the base metal layer and the pad electrode material layer sequentially; Forming a protective film over the entire main surface of the semiconductor substrate so as to cover the surface of the semiconductor substrate, and exposing a part of the surface of the underlying metal layer by patterning the protective film by using a dry etching method And a step of forming a bump electrode on the surface of the underlying metal layer.
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| JP2008244134A (en) * | 2007-03-27 | 2008-10-09 | Sanyo Electric Co Ltd | Semiconductor device and its manufacturing method |
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