JPH07104948B2 - イメージ理解マシーンおよびイメージ分析方法 - Google Patents

Description

【発明の詳細な説明】 関連出願への相互関係 この発明は本発明と同じ譲り請け人に譲渡される米国特
許出願第887847号（出願日:1986年７月18日、発明の名
称：“コンピュータ画像方式”）の部分継続出願であ
る。

発明の背景 1.技術分野 本発明にイメージ理解マシーン、特にイメージデータの
演算あるいは像処理操作と記号処理操作の両方を実行す
ることができるコンピュータ方式に関する。

2.関連技術の説明 特にコンピュータ像研究及び解析の試みに用いられるよ
うに構成され、イメージデータの演算あるいは像処理と
記号処理の両方が可能なコンピュータシステムが必要と
されている。このようなシステムは、航空機の航法及び
捜索の領域におけるレーダ、赤外線及び可視センサーか
らのデータのリアルタイム処理に用いられるようないろ
いろな異なる分野に適用することができる。このような
マシーンの別の適用としては、多数の計算機の集積アル
ゴリズムの実行とシミュレーションにおける画像研究に
用いられるシステムがある。

イメージデータ上で（単なる演算データと比較して）動
作することができるマシーンは、イメージプロセッサ、
画像コンピュータ、イメージ理解マシーン等のいずれか
で呼ばれる。イメージ理解マシーンは、通常イメージを
高め分類するマシーンとしてイメージプロセッサよりも
高級レベルマシーンと考えられる場合があり、一方イメ
ージ理解マシーンにはイメージを記号形式に自動変換し
て、対象物とその性質及びイメージ内の他の対象物との
関係によって高級レベルでイメージを効果的に表すこと
が含まれる。本発明はこの後者の型のマシーンであり
（低レベルのタスクも同様に実行可能であるが）、イメ
ージ理解マシーン（IUM）と呼ぶ。

高級レベルIUMは演算あるいは像処理と記号操作の２つ
の基本的な計算が可能でなければならない。現時点にお
いては、一般的な画像解釈システムの詳細なアルゴリズ
ムの仕様を確信を持って与えることはできないが、下記
の表Ｉに記載されたような多数の画像情報処理のアルゴ
リズムを実行することができるIUMを提供することが望
ましい。

表Ｉ A.低レベル画像 エッジ検出 −差異化 −テンプレートマッチング −繰り込み −変換方法 −ヒストグラム化 −スレスホールデイング −ローカルセグメンテーション B.中レベル画像 −直線及び曲線適合 −ハウ変換 −プロジェクション −グラフサーチ セグメンテーション −回帰的セグメンテーション −領域成長 −境界トレーシング ３次元表面の推論 −ステレオ −陰影からの形態 −運動確析 形態分析 −２次元特性 −一般化された円錐 構造 −投射、回転 −角度及び超越関数 −ハウ様パラメータ空間 表面 −グラフ操作 −色彩恒常性 −表面書き込み −運動からの構造 −反復リーストスクエア C.高レベル画像 対象物認識 −グラフマッチング −緩和ラベリング −直線マッチング −制限満足 −記号モデル化と操作 −機何推理 場面推理 −文脈情報を用いた解析 −生成システム 変化する応用、センサー及びスリッドステート技術の発
展、及びますます増加する生データをより迅速かつ効果
的に処理するためにさらに情報を必要とすることから、
将来アルゴリズムが継続的に又迅速に発展していくであ
ろうことは、注目すべきである。

既知の同時あるいは並列処理コンピュータ方式の多くは
特にイメージ理解を目的としたものではない。他のイメ
ージ処理システムも又数値計算と記号計算の両方を効率
的に実行することができないという欠点を持つ。例え
ば、先行技術では、フレーム、ルール及び証拠に基づく
推理のようないろいろな人口知能技術を効率的に実行す
るようには構成されていない場合があるが、このような
場合も像に関するようなイメージ処理アルゴリズムなら
効率的に実行することができる。先行するコンピュータ
方式の主な欠点は、この方式が一般的に上位コンピュー
タ及び特定の目的の画像コンピュータの間の多量のデー
タ交換を必要とすることである。残念ながら既知の方式
ではデータ及び命令の交換によって動作速度がかなり遅
くなる。勿論コンピュータシステムにおける最終目的の
１つはコストを増大させずまた動作を複雑化せずに動作
速度を速めることである。

より高いレベルの画像処理方式を実行する際、同じ値を
保持し隣接するピクセルの領域に単一ラベルを充てる必
要がある場合がある。バイナリイメージではピクセルは
０値（背景）かあるいは１値（データ）のいずれかであ
る。各領域は１の値を保持する隣接ピクセルのグループ
として限定される。すなわち領域内の各ピクセルは同じ
ように１の値を保持し隣接するピクセルに接続してい
る。これらの領域は場面内の関係する対象物を表す場合
が多い。イメージ理解マシーンがこれらの領域を引き出
してさらに処理を行うには、個個の領域に各々アイデン
テイフィケーションコードあるいはラベルが割り当てら
れなければならない。本発明の目的の１つは、このラベ
ルを領域に非常に迅速に割り当て、IUMがさらに領域を
分析するのにこのラベルを用いることができるような技
術を提供することである。

拡散工程（すなわちラベル普及）で近接するピクセル間
の衝突を論理的に解決することにより、このラベルをセ
グメント化されたイメージ領域に充てることが言及され
ていた。ラベルを論理的に普及させるのに要する時間は
イメージの大きさに比例し、結果的に多くのイメージで
は非常に遅くなってしまう。一方本発明では単一領域ラ
ベルを非常に迅速に充てる優れた技術及び方法が提供さ
れている。

発明の概要 本発明は、米国特許出願第887847号明細書に記載された
イメージ理解マシーンを改良したものである。改良点が
容易に理解できるように、本発明ではこの先行出願のIU
Mに関しても説明している。本発明の主な焦点はセクシ
ョンＦの“領域ラベリング”に記載されている。単一領
域ラベルの適用のやりかたは簡単に述べると以下のよう
である。各ピクセルがピクセル自身の演算素子（PE）に
記憶されるように、ピクセルをイメージ理解マシーンに
ロードさせる。各PE及びその隣接するPEにゲート接続が
確立される。各PEに記憶されたピクセルの値が隣接する
PEに記憶されたピクセルの値と比較される。ピクセル値
が同じPE間のゲートが閉じ、隣接するピクセルの値が異
なる場合はゲートが開く。ゲート接続が完了した後、次
のステップで接続されたすべてのPEに単一ラベルが割り
当てられ、それによってIUMのイメージ上の動作の実行
がより容易になる。

上記のように又技術背景から、ここではイメージデータ
上で像動作及び記号動作の両方をピクセルのマトリック
スの形態で実行するようなイメージ理解マシーンの技術
が記載されており、これは前記特許出願にも記載されて
いる。このマシーンには、演算素子ごとにピクセル上の
イメージマトリックスで動作する第１のレベルのイメー
ジ演算素子（PE）が具備されている。第１のレベルの各
PEは相互に通信できるように構成されている。第２のレ
ベルの演算素子は第１のレベルのPEの与えられたアレイ
と関連する複数のピクセル上で動作するように構成され
ている。第２のレベルの演算素子の各々は第１のレベル
の演算素子のグループと関連し、第２のレベルの他の演
算素子と同じ用に第１のレベルの演算素子と連絡してい
る。第３のレベルの演算素子は第１及び第２のレベルの
PEを命令するような機能を実行するために与えられてい
る。この演算素子は第２のレベルの演算素子よりもセグ
メントの大きなマトリックス上で動作するように構成さ
れている。第３のレベルの演算素子の各々は与えられた
数の第２のレベルの演算素子と関連し、第３のレベルの
他の演算素子と同じようにこれら第２のレベルの演算素
子と連絡している。少なくとも第３のレベルの演算素子
と通信している上位コンピュータは第３のレベルのPEを
命令するような機能を実行するために提供されている。

このコンピュータ方式は像処理から記号処理への粒状度
の問題を解決するように構成されている。“粒状度”と
いう言葉の意味は、与えられたレベルにおける各PEの処
理能力がそのPEと関連するイメージセグメントの領域
（すなわち粒子の大きさ）と比較されるということであ
る。粒子の大きさが大きい程、PEは能力が高くなる。

一般的にこのような方式では各レベルの粒状度で効率的
な実行マッチが得られる。従って必要とする粒状度が最
も小さい像処理では、ピクセルアプローチごとにプロセ
ッサ（すなわち第１のレベルの演算素子）が提供されて
これらのタスクを効率的に実行する。一方さらに高いレ
ベルのあるいはより精巧な動作では、第３のレベルの演
算素子が提供されて汎用マイクロプロセッサとして実行
することができる。

コンピュータ方式では実質的にすべてのレベルの計算で
平行処理が提供される。従って、連続計算あるいは通信
に関連してしばしば起こる欠点は回避される。また本発
明のアプローチでは信号処理活動及び記号活動間におけ
る前後の通信の効果的な手段を提供する。本発明のマシ
ーンの相互連絡システムでは、異なる型の同時プロセッ
サが、おおかたのコンピュータ画像問題及びこれらの問
題をいろいろなアルゴリズムを実行することによって解
決する方法に適合するように、接続されている。さらに
この方式ではモジュールの、信頼できかつ比較的低コス
トのアプローチが提供されている。

この方式の利点及び特性には以下の示されたものがあ
る。

・粒状度の問題に適合したハードウェア ・問題を通してのパラレル操作 ・記号操作のための高い効率性 ・低レベル（像）及び高レベル（記号）処理の両方を実
行する能力 ・非常に高程度のパラレリズム（10⁶同時要素まで） ・システム階層におけるパラレリズムの３つのレベル ・高度に試験可能な同等要素の構造 ・動作の最適位置−データは基本的にあらゆる場所にあ
る ・包括的なデータバスの帯域上の最小需要 ・比較的簡単な構成の同等演算素子 図面の簡単な説明 本発明のいろいろな利点は以下の説明を読みまた図面を
参照することによって当該技術分野の専門家には明確で
あろう。

第１図はイメージ理解マシーンの機能図である。

第２図は複数の回路基板上のいろいろな演算素子の構成
を概略的に示す斜視図である。

第３図は演算素子のいろいろなレベルと連絡するバス構
造を示す概略的なダイヤグラムである。

第４（ａ）図乃至第４（ｃ）図はマシーンの対象物のバ
イナリマスク表示を理解するためのダイヤグラムであ
る。

第５図は第１のレベルの演算素子のためにセットされた
マイクロ命令の概略図である。

第６図乃至第12図はマシーンを用いる方法を理解するの
に有効なダイヤグラムである。

第13図は第１のレベルの演算素子のための二重ポートメ
モリの表示の概略的な回路ダイヤグラムである。

第14図は第１及び第２のレベルの演算素子の組み合わせ
のための集積回路チップ構成を示すダイヤグラムであ
る。

第15図は第１のレベルの演算素子の例の概略的なダイヤ
グラムである。

第16図は与えられたレベルの演算素子を接続するための
バス接続の方形構成を示す概略的なダイヤグラムであ
る。

第17図は第１のレベルの演算素子のメッシュ接続された
ネットワークを示す概略図である。

第18図はPEに記憶された２つの領域を保持するイメージ
を記号的に表示し、隣接するPE間のゲート接続を表す図
である。

第19図は２つの隣接するPEの回路構成をさらに詳細に示
す概略的なダイヤグラムである。

第20図はサム／ノンネットワークの部分を示す回路ダイ
ヤグラムである。

第21図は本発明の方法の特定の例で実行される段階を理
解するのに有効な表を示す図である。

望ましい実施例の説明 A.概観 第１図には望ましい実施例のイメージ理解マシーン10の
コンピュータ方式が示されている。この方式は４つのレ
ベルの演算素子を保持する階層的構成に基づいている。
この発明の目的において“演算素子”は計算モジュール
として定義され、このモジュールは中央処理装置（CP
U）、メモリ、モジュールへデータを出し入れする関連
する通信ユニットから成る。演算素子の第１のレベル12
は連想記憶平行プロセッサ（CAAPP）の512×512のアレ
イである。CAAPP12はメッシュ接続されており、連想あ
るいは連想記憶平行処理能力を持つ演算素子のビット連
続アレイである。“メッシュ接続された”とは、隣接す
るPEと北、東、西、南の方向に接続されていることを意
味する。“ビット連続アレイ”はPEのアレイであり、各
PEはビットオペランドで動作し、適切なキャリービット
で１つの結果ビットを生成することができる。本発明の
目的において、“連想あるいは連想記憶平行処理能力”
は、アレイ内のすべてのPEがそのメモリの部分に対して
与えられたパターンに同時に適合し、個個の結果をフラ
グすることができるという意味である。

次に高いレベル、すなわち第２のレベル14では、64×64
の中間通信プロセッサアレイ（ICP）が与えられる。ICP
アレイの各演算素子（PE）はマルチビット並列プロセッ
サである。現在のところ構成としては16ビット並列プロ
セッサが望ましい。第３のレベル16は８×８の汎用プロ
セッサアレイ（GPPA）から構成され、このレベルの各PE
はモトローラ68020のような強力な32ビットマイクロプ
ロセッサである。最も高いレベル18ではシステムコント
ローラ、すなわちバックス（VAX）モデル番号11/750コ
ンピュータ（デジタルイクイップメントコーポレーショ
ンによって製造される）のような上位コンピュータから
構成されている。

イメージデータは当該分野で既知の広範囲のセンサーか
ら集めることができる。マシーン10は、一般的に画像要
素あるいはピクセルのマトリックスの形態を取るような
イメージデータ上で動作するように構成されている。通
常各ピクセルの値は、ピクセルの関連する場面の点の特
性によって０から255である。与えられた場面の各画像
あるいはフレームは一般にＮ×Ｎのマトリックス（Ｎは
通常512あるいは256である）によって表示される。本発
明のマシーン10には低レベル12の演算素子（512×512）
が十分な数だけ具備されており、分析されるイメージマ
トリックスのピクセルごとに少なくとも１つのPEが与え
られている。従って各CAAPP PEはPE単位でピクセル上の
イメージマトリックスで動作するように構成されてい
る。マシーン10は、各CAAPP PEがメッシュ接続されてお
り、PEが隣接するPEとすべての方向で通信でき、それに
よってそのレベル内で各PEが通信できるように構成され
ている。

ICPレベル14での各PEはCAAPP PEのアレイと関連してい
る。望ましい実施例では各ICP PEがCAAPP PEの８×８ア
レイと接続している。各ICP PEは他のICP PEと通信して
いると同様に、関連するCAAPP PEとも通信している。各
GPPA PEは関連するCAAPP及びICP演算素子に命令を与え
ると同時に、ICP PEよりもセグメントの大きなイメージ
マトリックス上で動作するように構成されている。GPPA
演算素子は与えられた数のICP演算素子と関連し通信し
ていると同時に、他のGPPA演算素子とも通信している。
この実施例では各GPPAプロセッサがイメージマトリック
ス内の4096のピクセル上で動作するように構成されてい
る。

本発明のマシーン10は、例えば第２図に示された構成で
十分に実現することができる。各回路基板20は集積回路
チップ22の８×８アレイから成る。各チップ22はCAAPP
PEの８×８アレイと１つのICP PEから構成され、これら
が半導体上で単一体として構成されている。各回路基板
20には１つのGPPA PE28が具備されている。第２図に示
された印刷回路基板をコピーすることによって、理論的
には無制限の能力を持ったマシーン10の全体が構成され
る。

CAAPPレベル12は主に画像ドメインで機能する、すなわ
ち動作が主にイメージデータの演算操作に基づいてい
る。しかしCAAPPレベルは又ICPレベル14に原始的な記号
情報を与え粒状度の低い記号動作を実行することもでき
る。ICPレベル14は主に、CAAPPレベル処理に結合するサ
ブグラフ適合のような中間レベルの記号動作をするよう
に構成されている。GPPAレベル16はICP及びCAAPPレベル
の演算素子を命令するようなコントローラとして機能す
る。このGPPAレベル16は又資源を効率的に割り当てる能
力を保持し、ローカル汎用プロセッサとしても機能す
る。

第３図にはグローバルバス30が示されている。グローバ
ルバス30はGPPAレベル16内の各PEと通信している。バス
30は部分的にコネクタ31（第２図）によって回路基板20
の各々に設けられているため、印刷回路基板のバックプ
レーンに相当する。その結果各GPPA PE28は相互に通信
している。各GPPA PEは又基板上のバス32によってICP P
Eの関連するアレイに通信できるようになっている。同
様に各ICP PE26はチップ上のバス34によってCAAPP PE24
のアレイと通信している。このようにして上位コンピュ
ータ18は異なるレベルの各PEに接続しており、グローバ
ルバス30上のコマンドが任意のPEに方向づけられるよう
になっている。例えば各ICP PEはそのローカル８×8 CA
APP PEから異なる情報を要求することが可能である。す
べてのCAAPP PEが中央コントローラに応答してしまう
と、これは連続的に行われて処理時間が不当に増大して
しまう場合が多いだろう。

本発明のイメージ理解マシーン10はこのように構成され
ているため、問題の粒状度に応じてデータを処理するに
あたっていろいろなレベルが得られる。さらにPEのアレ
イ間の通信速度を最大にするために、各レベル間で並列
接続が行われている。上記のように１つのレベル内のPE
間の通信はCAAPP及びICPレベルでは最も近い隣接メッシ
ュによって、又GPPAレベルでは４×４×４のバス接続の
キューブによって満足されている。“バス接続されたキ
ューブ結合”というのは、各GPPA PEが３つのバスに結
合され、各バスが最高４つのPEを保持するということで
ある。第16図には３×３×３のバス接続されたキューブ
構成が示されており、各バスは最高３つのPEを保持して
いる。このような方式では本発明のマシーンがCAAPPとI
CPの結合レベル及びGPPAのただ２つの型の集積回路チッ
プに基づいているため、構成は非常に簡単である。

以下のセクションＢでは記号ピクセルアレイが説明され
ており、本発明のIUマシーン10がどのように物（例えば
場面内の対象物）に関する推論のブラックボードとし
て、又アテンションプロセッシングの焦点の道具として
用いられるかが示されている。セクションＣではグロー
バルバスの交通量を最小にするために導入され又すべて
の処理レベルを最大限にアクテイブにするマイクロコー
ド化した命令列の使用が詳細に記載されている。これら
のマイクロコード化された命令列によってGPPAのPEは１
マクロ命令と同じ長い直列マシン命令によりCAAPPおよ
びICPレベルプロセッサを呼出す。セクションＤはCAAPP
のPEのための改良された２重ポートメモリを説明し、そ
れはCAAPPが物理的システムのアドレス空間にあるイン
テリジェントメモリーのソートに使用されることを許容
する。これはビジーの処理データであるときCAAPPのPE
のメモリに制御装置がアクセスすることを許容する。集
積回路チップ22の回路部品の詳細およびレイアウトもセ
クションＤに記載されている。セクションＥには本発明
のIUマシーン10の動作を説明する特別の例が示されてい
る。最後にセクションＦにはイメージのセグメント化さ
れた領域に特別のラベルが適用される本発明の改良の説
明が記載されている。

B.シンボルピクセルアレー 空間的黒板は別々の識別された目標に粗画像を変換する
重要な任務を行う。シーン対象物と、それから生じてい
るピクセルとの間の関係の損失なしにピクセルレベルと
対象物レベルの両者における情報を表わすことができ
る。シンボルピクセルアレイはこの種の黒板表示（例え
ばPatonの論文,Proceedings of the 3rd Annual Intern
ational Phoenix Conference on Computers and Commun
ications,1984）に必要な安全性を導入されたデータ構
造である。シンボルピクセルアレイはスカラー特性とシ
ーン対象物を別々に表わすために使用される。強度のよ
うなスカラー特性はイメージの大きさの数値アレイによ
り表わされる。シーン対象物は２進マスクにより表わさ
れ、イメージ中の各シーン対象物が存在すると思われる
場所を識別する。

イメージ内の各々の小さな対象物を表すためにイメージ
サイズバイナリマスクを使用するさいに明らかに欠点と
なるのは、潜在的に大きなメモリを必要とすることであ
る。バイナリマスクを仮想アレイと呼ばれる構成に置き
換えることが提唱されてきた。これによって各対象物に
オフセットの概念を用いて使用するメモリを最小にする
ことができる。バイナリマスクでは１つの対象物を表す
のに必要な可能な最小のバイナリアレイを保持するのに
十分なだけのメモリを用いる。しかし仮想アレイは上方
に加算されるだけでなく、平行プロセッサを用いてイメ
ージ内にランダムに分散された同じクラスの多重対象物
を同時に制御することが困難となる。本発明の階層的な
方式で、実際アレイを階層記号ピクセルアレイ（HSPA）
と呼ばれる構造で置き換えることが可能である。HSPAで
は各対象物に３つのレベルのバイナリマスク表示が具備
されている。これらの表示はＧマスク、Ｉマスク、Ｃマ
スクであり、それぞれGPPA、ICP、CAAPPのプロセッサレ
ベルに対応している。マスクの各バイナリビットはその
レベルでの１つのPEに対応している。任意のレベルでの
ビットの内容は“サム／ノン”テストによってその下の
レベルの８×8PEに得られる。“サム／ノン”テストは
８×8PEのビット内容のワイヤ接続された“OR"である、
すなわちPEの１つかあるいはそれ以上が論理１を保持す
るならば、サム／ノンテストの結果は論理１となる。１
の値は対象物の一部分を指示し、そのPEに対応するサブ
イメージ（セクタ）に存在する。与えられたPEのビット
アレイの範囲内でのビットの位置はマスクインデックス
と呼ばれる。これらのビットアレイの集積はマスクキュ
ーブと呼ばれる（第４図）。例えば対象物ＡのＩマスク
インデックス（IMI）が３に等しければ（すなわちIMI
（Ａ）＝３ならば）、ICPレベル表示の対応するバイナ
リマスクはＩマスクキューブの第３層のどこかに存在す
る。この実施例ではGPPA、ICP、CAAPPでの層の大きさは
それぞれ64、4079、512×512である。各レベルにおける
マスクビットはその下のレベルの８×８ビットメモリの
消費を制御する（例えば１＝消費、０＝ノン）。言い換
えると、任意のレベルの対象物を表示するのに必要な可
能最小バイナリマスクは常に64の乗法（すなわち８×
８）である。第４図には３つの対象物でのHSPA表示が示
されている。対象物１はＧマスクキューブ（すなわちGM
I（１）＝３、マスクサイズ＝64ビット）の３つの層を
消費する。Gij及びＧ（ｉ＋１）においてはただ２つの
Ｇマスクビットが１にセットされるため（すなわち対象
物１＝がGij、Ｇ（ｉ＋１）ｊに対応するサブイメージ
セクタに存在する）、対象物１はＩマスクキューブの第
５の層において128（すなわち２×64）のビットを占有
し、ビット数はb1に等しいＩマスク（IMI（１）＝５、
Ｉマスクサイズ（１）＝128ビット）内にセットされ
る。その結果、CAAPPレベルでのマスクのサイズは８×
８×b1であり、Ｃマスクキューブの第２層に存在する
（CMI（１）＝２、Ｃマスクサイズ（１）＝64b1）。通
常１つの対象物に対する３つのマスクインデックスは異
なる。

対象物２は対象物１と同様のＧマスク（すなわちGMI
（１）＝GMI（２））を保持しているため、Ｇマスクキ
ューブ内に層の数よりも多くの対象物を収容することが
できる。その結果対象物２のＩマスクは対象物１と異な
るキューブ層を占有しなければならない。対象物２のＧ
マスクは対象物３のＧマスクとオーバーラップしないた
め、対象物２は対象物３と同じ層に存在する。同様に３
つのすべての対象物のＣマスクはこれら対象物の対応す
るＩマスクがオーバーラップしないことに基づいて同じ
マスク層を占有する（例えば第４図に示されているよう
にCMI（１）＝CMI（２）＝CMI（３）＝２）。

２つの対象物Ａ及びＢは、いくつかのピクセルが対象物
Ａ及びＢと関連する２つの異なる仮定に従属することが
できるため、オーバーラップしたＣマスクを保持する。
この場合これら２つの対象物のCMIは相異していなけれ
ばならない。従ってマスクキューブは個個のピクセルに
多重仮定を保持させる。

従来の行／列アドレスモードに加え、基板／チップ選択
は分離デコーデイングハードウエアを用いてＧマスク/I
マスクによって制御される（マスクビットの値:1＝選
択、０＝デイスエーブルされた状態）。これによって焦
点あるいはアテンション処理が促進される。例えば対象
物３（例えば滑走路）のみを処理するために、コントロ
ーラはアドレスバス内のＧマスク及びＩマスクインデッ
クス（GMI（３）及びIMI（３））を特定し、CAAPPにデ
ータバスを通してコマンドを送り、このコマンドがＣマ
スクと共にCAAPPアクテイビテイビット（Ａレジスタ）
をロードする。続く任意のCAAPP命令は対象物３のみに
影響を与える。概略的に言うと、任意の対象物はその対
応する３つのマスクインデックスを特定することによっ
て単独的にアクセス／アドレスすることができる。

イメージ内に分散した同じクラスの多重対象物を同時に
制御するために、HSPAは容易に生成されて対象物の結合
を表示する。次にこの結合のHSPAはコントローラが関与
する限り単一体として扱われ、個々の対象物のもとのア
イデンテイテイを損傷することもない。

C.マイクロコード化された命令列 上記のSIMD（単一命令多重データを意味する）CAAPP方
式を用いる際の明らかな欠点は、潜在的に不活性なプロ
セッサアレイを大量にむだにしてしまうことである。さ
らにはおおかたの対象物が物理的な基板／チップ境界と
交差するため、異なる対象物を同時に処理する（例えば
あるPEのセットは滑走路を他のセットはビルを処理す
る）ための多重ローカルコントローラを同期させるのが
困難になる。以前のCAAPP方式では、いくつかの対象物
が与えられた基板（GPPA PE）のサブイメージセクタに
触れると、これらの対象物は次々と処理されなければな
らなかっただろう。従ってCAAPP処理効率は減少する。G
PPA PEはクロックサイクルごとに、ただ１つの対象物と
関連するPEにただ１つのコマンドを与える。その結果他
の対象物と関連する他のCAAPP PEは使用されていない状
態にある。幸いなことにCAAPPはビットシリアルマシー
ンであり、おおかたのイメージ処理工程はバイトかある
いはワード平行動作を必要とするのでこれを利用するこ
とができる。これはマイクロコーデイングで命令列を用
いることによって、ビットシリアル動作の替わりにMIMD
（多重命令多重データの意味）方式を模倣するために行
われる。

マイクロコーデイングでの命令列の考えは、異なる対象
物あるいはPEのセットを保持し、今度はこれらがローカ
ルコントローラから連続的にバイトあるいはワード命令
の小さなセットを受けとるが、内部的にはアセンブリレ
ベルワード命令を同時にいくつかのマイクロコードレベ
ルビットシリアル命令に拡大するというものである。例
えば２つのワードの乗法のためのローカルコントローラ
からの１つのアセンブリレベル命令が対象物、すなわち
相当するCAAPPアレイを、256ビットシリアルオペレーシ
ョンを実行することによって、少なくとも256クロック
サイクルの間ビジーに保持する。このようにしてローカ
ルコントローラは、１つの対象物、すなわちチップ上の
マイクロプログラムの範囲内で、いくつかの他のアセン
ブリレベル命令を他の対象物と関連するPEに与えること
によってマイクロコード化されたルーチンの利点を得る
ことができる。従って基板の範囲内のすべての対象物は
最大限にアクテイブである。

このような型の仮想MIMD方式を支持するために、HSPAの
Ｇマスク及びＩマスクによって制御される基板／チップ
選択が行われる。PEアレイのアクテイビテイをエネーブ
ルあるいはデイスエネーブルさせる代わりに、基板／チ
ップ選択が、データバスからの現在のアセンブリ命令を
対象物（すなわち相当するPE）命令列にロードするかど
うかを制御するために用いられる。それにもかかわら
ず、プロセッサアレイのエネーブル／デイスエネーブル
はいまだに命令列の状態を通して盲目的に行うことがで
きる。命令が空であれば、PEはアイドルであってデイス
エネーブルされるが、ICP/CAAPPチップ上の命令に命令
をロードすることによってエネーブルされる。HSPAマス
クインデックスの単独セットを特定することによって、
すべての対象物の命令列が今度は異なるプログラムのセ
ットでロードされる。従って仮想MIMD動作が達成され
る。各対象物はプログラムカウンタを用いることによっ
てそれ自体の命令を引き出すことはできないため、従来
の意味での本当のMIMD方式ではない。

HSPAとマイクロコード化された命令列が結合しているこ
とで、物理的な基板／チップ境界は対象物処理ルーチン
に見えないようになっている。言い換えると、場面の対
象物はローカルコントローラの同期を考慮せずに任意の
形状及び大きさを仮定することができる。従ってＧマス
クはGPPA PEの同期を制御し、Ｉマスクは各対象物チッ
プにおける命令列のローデイングを制御する。最後にマ
イクロコード化された列によってすべての対象物プロセ
ッサが異なるプログラムで同時に動作することが保証さ
れる。従ってもとのローカルコントローラの性能は、ｎ
個の対象物がこのローカルコントローラに対応するセク
タに触れるならばｎ上のファクタによって向上する。さ
らに１つの小さな対象物が近接するローカルコントロー
ラ（GPPA PE）に触れるならばこの対象物は4n個の対象
物プログラムの動作を妨げることがなく、時間分割のた
だ１つのユニットを必要とするだけである。従って平均
して10の対象物が与えられたGPPA基板に触れるならば、
40のファクタによって理想的なシステム性能が得られ
る。

１つの対象物の範囲内のいろいろなローカルコントロー
ラを同期する際に時間分割は重要な役割を行う。２つの
対象物Ａ＆ＢのＧマスクがオーバーラップするならば、
これらの時間分割インデックスは相異していなければな
らない。時間フレームのクロックサイクル数がみな１で
あり、TSI（Ａ）＝１、TSI（Ｂ）＝10であると仮定しよ
う。この場合各々の時間フレームの第１のクロックサイ
クルでは、列が満たされていなければ対象物Ａに関連す
るすべてのローカルコントローラが対象物Ａの対応する
部分に１つの命令を与える。対象物Ｂは10番目（最後）
のクロックサイクルで命令を受け取る。対象物Ａ＆Ｂの
Ｇマスクがオーバーラップしないならば、これらの対象
物は同じTSIを保持する。基板（GPPA PE）境界を交差す
る対象物では、時間分割によって対象物のすべての部分
が同じ時間で同じ命令を受けるようになっている。動作
時間における各対象物のTSIを動的に選択するのに適切
なハードウエアを用いることができる。

さらに時間分割によって、同じＧマスクを保持する多重
対象物間での応答カウントやサム／ノンテストのような
包括的なリソース手段に対する使用の競合の問題を解決
することができる。この望ましい実施例ではGPPAレベル
における各時間分割インデックスに対して２つの列が割
り当てられる一方、サム／ノンテストの結果によってど
の列がアクテイブであるかが決められる。

ヒストグラム技術は現在のセグメンテーションアナルゴ
リズム（例えば、レイノルズ、イルウイン、ハンソン及
びライゼマンによる1984年のイメージ理解研修会の会報
の論文“結合領域及び線表示を用いた階層的知識方向づ
けの対象物抽出”を参照せよ）によって広範囲に用いら
れている。HOSTレベルのグローバルな応答カウントに対
するリソース手段の不足は重大なボトルネックとなりう
る。既知のCAAPPには64の基板（GPPA PE）からすべての
応答カウントを集めるHOSTレベルグローバル加算ツリー
がただ１つと、１つのサム／ノンテスト回路があった。
理想的には、HOSTレベルグローバル応答カウント及びサ
ム／ノン（HRCSN）回路の数はＧマスクキューブ内の層
の数と等しくあるべきである。各GPPA基板からの応答カ
ウントは１つのHRCSNを駆動させる替わりに、多重回路
を駆動させる。従って異なるＧマスクを保持する対象物
は同時にヒストグラム動作を実行する。GMIはどのHRCSN
回路が与えられた対象物に用いられるかを決める。すべ
てのHRCSN回路とその64の入力は同じであるが、これら
のカウンテイングの結果は異なり、応答カウントが回路
によって集められる（マスクビット:1＝集める、０＝ノ
ン）基板のサブセットを決めるために対応するＧマスク
上に基づいている。すべての対象物が同じ時間にヒスト
グラムを実行するわけではないので、HRCSN回路の数は
Ｇマスク層の数よりも小さい場合もある。最適数はシミ
ュレーションによって決めることができる。応答カウン
トインデックス（RCI）は、どのHRCSN回路を与えられた
対象物に割り当てるかを決めるのに用いられる。簡単に
説明すると、与えられた対象物を連続して処理するに
は、３つのHSPAマスクインデックス、時間分割インデッ
クス及び応答カウントインデックスの５つのインデック
スが必要である。

命令列を加算しマイクロプログラムを記憶させることに
よって、システムの複雑さや大きさ（例えばチップ上の
不動構成物）からコストがたくさんかかるわけではな
い。

D.二重ポートメモリを有するICP/CAAP集積回路チップの
設計 すべてのプロセッサが活動的にデータを処理できるよう
にすることを確実にするためには、データが必要な時に
準備できていなければならない。本発明では、CAAPPを
１つのメモリバンク内の１つのデータセット上の動作に
割り当てるために、多重二重ポートメモリバンクが設け
られている一方、ローカルコントローラは他のメモリバ
ンクにプロセスされる次のデータセットをロードしてい
る。現在のバンクの処理が完了すると、スイッチがロー
カルコントローラによってバンクをアクセス可能にす
る。従ってアドレスバスに対する十分な数のピンがICP/
CAAPPチップ構造に付加されて、物理的なアドレス空間
に位置する知的メモリ（インテリジェントメモリ）とし
てICP CAAPPのPEを使用することを可能にする。十分な
数のピンを付加することはさらに、アドレスバス上のマ
スクインデックスを特定することによってチップ選択の
HSPA技術を支持するにも必要である。ICP CAAPP PE及び
HSPAマスクインデックス以外のコントロール機能に対す
るマイクロプログラムの記憶はまたシステムアドレス空
間を通しても特別にアドレスすることができる。CAAPP
命令フォーマットには32のピンがあり、システムの32ビ
ットデータバスを占有する。

大きなウインド割り込みアルゴリズムをHIUMにマッピン
グする過程において、各CAAPP PEに対してメモリバンク
は３つで十分であることが決められた。さらに各メモリ
バンクがアップダウンカウンタ性能を保持するメモリバ
ンク自体のアドレスレジスタを具備するならば、オペラ
ンドスタックとしても考えることができ、３のフアクタ
によってCAAPP PE性能を迅速に増大させる。アドレスレ
ジスタはスタックポインタとして取り扱うことができ
る。通常はイメージ処理動作によってメモリから２つの
オペランドが要求されて第３のメモリ位置に結果をとっ
ておく。この動作では既知のCAAPPの３つの命令の内１
つをとり、１つのメモリビット位置を特定するだけの命
令フオーマット内のアドレスフイールドの大きさの制限
によって、３つの異なるメモリ位置をアクセスする。新
しいオペランドスタックでは２つのオペランドビットが
スタックから単に除かれるだけであり、結果はCAAPP命
令のアドレスフイールドによって特定されるビット位置
で第３のバンク上に蓄えることができる。バイト／ワー
ドオペランドの第１のビット以外のすべてに対してこれ
を実行し、３倍の性能を得るために必要なのはただ１つ
の命令である。しかしそれでもワードの第１のビット
は、スタックポインタ／アドレスレジスタが副次的効果
として初期化できるように３つの命令を計算することが
必要である。第５図には望ましい命令フオーマットが示
されている。CAAPPを構成するにあたっては、オペラン
ドおよび結果が可能な限り多くの異なるバンクにおいて
存在し、プログラマが面倒な作業にわずらわされないよ
うに、種々の変数を適切なバンクにどのように適切に割
り当てるべきかに注意を払う必要がある。

特に第13図及び第14図に注意すると、本発明の構成はHI
UMの新しい特性を支持するようになっているが、システ
ムの複雑さあるいは大きさからいってコストが多くかか
るわけではない。使用されているチップ上の必要な不動
構成物及び設計の規則性に注意が払われている。通常番
号54で指示される３つのトランジスタRAM（ランダムア
クセスメモリ）セルのBIO（入力／出力バス）ライン
（例えば第14図における50,52）の多重使用によって主
要な蓄えは達成される。従って各セルはバイナリ値を記
憶することができる。BIOライン50は記憶装置56,58から
のCAAPPマイクロルーチンに対する出力ラインとして、
又チップの２両端上の２つの32CAAPP PEスタック64,66
の２つの命令デコーダ60,62の間の202,204を通しての相
互連絡の両方の機能を果たしている。ICPマイクロプロ
グラム記憶RAMのBIOライン52には３つの目的がある。メ
モリ構成の一部として、ICPマイクロルーチンの出力ラ
インとして、又CAAPP PEメモリのHOST/GPPA/ICPによる
アクセスに対するデータバスとしての機能である。CAAP
Pメモリバンク１＆２のBIOラインはCAAPP PE及びより高
いレベルのPEの両方によって用いられる。

第13図には第14図に示されたバンク68,70,72,74に対応
する二重ポートメモリバンクの概略が示されている。ゲ
ート214が入電されると、各CAAPP PEからの１ビットを
アクセスするためにBIOラインをGPPA/ICPによって用い
ることができる。例えば書き込みラインWO216がアクテ
イブであるならば、BIOライン218はCAAPP PEOのビットO
RAMセル226に書き込むのに用いられる。同様にしてPE1
のビットORAMセル228、PE30のセル230及びPE31のセル23
2はそれぞれBIOライン220,222,224を用いる。すべてのC
AAPP PEのビット63RAMセルを最新にするために、BIOラ
イン218は第14図に示されたBIOライン206と208に対応
し、図示されたようにライン52と78を通してシステムデ
ータバス240のビット０にあるいはCAAPP PEOに接続され
ている。しかしゲート214が切られると、メモリバンク
がシステムデータバスから分離される。その結果BIOラ
インはCAAPP PEによってメモリバンクから１ビットをア
クセスするために用いることができる。各バンクのアド
レスレジスタ80はチップ上のアドレスバス236,238から
ロードすることができ、このアドレスバスはCAAPP命令
のアドレスフイールド242によってシステムデータバス2
40へあるいは直接システムアドレスバス244に接続さ
れ、メモリバンクが物理的なアドレス空間に存在できる
ようになっている。システムが与えられたPEからの１つ
のワードあるいは各PEからの１つのビットにアクセスす
るのを柔軟に促進するために、各GPPA PE基板にはデー
タフオーマット変換にデータキャッシェが具備されてい
る。ブロック伝達の大きさは32ワードに等しく、電流ブ
ロックのアクセスは自動的に次のブロック伝達を初期化
させて、システムが電流ブロックのアクセスを完了した
時に次のブロックデータがアクセスの準備ができている
ようになっている。次のブロックのシーケンスはソフト
ウエアの制御下にあり、データキャッシェのコントロー
ルレジスタに記憶させることができる。

第14図にはチップのフロアプランが示されている。ここ
で示されているようにCAAPPマイクロプログラムのBIOラ
イン50は２つの命令デコーダ60,62を相互に連絡する。I
CPマイクロプログラムストア84のBIOライン52はライン7
8によってCAAPP PEのバンク１及びバンク２のBIOライン
206、208、210、212を接続するため、チップ外コマンド
によってこれらのBIOラインをアクセス可能にする。さ
らにゲート82が切られると、チップ上ICP PEを分離ICP
マイクロプログラムストア86の制御下においてこれらの
バンクにアクセスさせる。適切なCAAPP PEの機能ダイヤ
グラムが第15図に示されている。このPEの回路構成の詳
細は、1984年にIEEE PRESSによって発行されたVLSI信号
公報のレビタンなどによる論文“信号から記号へ：ビジ
ョンコミュニケーション／コントロール障害の非ブロッ
キング”に記載されている。簡単に言うと、各CAAPP PE
はビットシリアル演算論理ユニット（ALU）100と、参照
番号102で指示されチップ設計に関連した上記のメモリ
バンクに相当するメモリセクションから構成されたビッ
トシリアルプロセッサである。いろいろなローカル相互
連絡ハードウエア及びグローバル相互連絡ハードウエア
が設けられており、グローバル相互連絡は北、南、西、
東の参照番号104のメッシュ接続によって表示されてい
る。単一ビットレジスタがいくつかある。レジスタＸは
通信にも使用される第１のアキュムレータビットであ
る。レジスタＹは第２のアキュムレータビットを記憶す
る。レジスタＺは演算操作に使用されるキャリービット
を記憶する。レジスタＡはアクテイビテイビットを記憶
するのに使用することができ、このアクテイビテイビッ
トに任意の与えられた動作におけるこの特別なPEをエネ
ーブルしたりデイスエネーブルするのに導入することが
できる。レジスタＢはアクテイビテイ“フラグ”を臨時
に記憶させるための第２のアクテイビテイビットとして
用いられる。セクションＦ及びセクションＦで言及され
た図にはCAAPP PEの優れた現在の望ましい例が記載され
ている。

E.マシーンオペレーションの特定例 このセクションでは、自然な場面における対象物の認識
に対してどのようなエキスパートシステムがHIUMにマッ
ピングされるか（例えば、1984年のイメージ理解研修の
会報にあるロートン、レビタン、ウイームズ、ライゼマ
ン、ハンソンによる論文“連想記憶アレイ平行プロセッ
サ”を用いた像から記号へのプロセッシング”を見よ）
が示されている。我々は、例えば上記の文献（参照のた
めここで引用する）に記載された一般的なセグメンテー
ションアルゴリズムによって生成される領域の初期セッ
トから始める。各領域は初期においては無条件に１つの
場面対象物として分類される。これは最も包括的な対象
物のクラスであり、最も包括的な対象物クラスのすべて
の対象物のクラスを包含し、イメージドメイン内のすべ
ての対象物のクラスを包含する。１つの場面対象物とし
ての領域の分類にはあい昧さや不確実さは全くないこと
に注目されたい。干渉工程が進むにつれて各対象物はそ
のサブクラスの各々の対象物として仮定され、この仮定
を確認するかあるいは反駁するために証拠が集められ
る。又再セグメンテーションのための意味的に方向づけ
られたフイードバックを用いることによって分割／統合
動作も実行される。仮定生成、証拠収集、確認あるいは
反駁というこのサイクルは、各領域が対象物の階層の最
終対象物クラスとして分類されるか、あるいは現在の分
類では確信が薄くてそれ以上のサブクラス分類が不可能
となるまで、確認された各仮定で繰り返される。

最後に全体の場面の記号表示が構成されて、１つかある
いはそれ以上のインスタンスフレームによって表示され
る各ノードの意味メットワークの形態でICP/CAAPP PEメ
モリに記憶される。これらのメモリは短期メモリ（ST
M）と呼ばれる。スカラー特性及びバイナルマスクされ
た場面対象物はCAAPPメモリに記憶される。対象物のフ
レームとそのスロット値、スーパー／サブクラスとメン
バー／コンポーネントの関係ポインタのインスタンスは
ICPメモリに記憶される。HOST/GPPAメモリは長期メモリ
（LTM）と呼ばれる。文脈上の、ドメイン特定、及び画
像特定知識のようないろいろな種類の知識がLTMに記憶
される。GPPA PEが果たす役割は２つある。ICP/CAAPPに
対するローカルコントローラと対象物の特定のセットに
対するドメイン“エキスパート”の２つである。ローカ
ルコントローラとしては、GPPAはCAAPPのために割り込
み、ヒストグラム化などの第１のイメージオペレーショ
ンルーチンを記憶し、ICPのために第１の規則適合ルー
チンを記憶する。HOSTは、もしGPPAがメモリサイズによ
って制限されるならば、GPPA第１のオペレーションによ
って複雑なイメージ処理ルーチンを記憶する。GPPAには
ドメインエキスパートとして対象物のモデルが具備さ
れ、そのモデルの安定状態及び最もありそうなセグメン
テーション戦略などを知る。そしてまたGPPAは以下の例
に示されているように同じクラスの対象物のセットのハ
ウスキーピングを実行する。

第６図に示された仮定場面を用いて、第７図には初期の
一般的なセグメンテーションの結果が示されている。簡
略化のために、イメージサイズは64×128であり（0,0）
と（0,1）における２つのGPPA基板を占有している。ICP
及びCAAPPの行及び列のアドレス範囲はそれぞれ（0-7,0
-15）と（0-63,0-127）である。接続されたコンポーネ
ントを抽出するために、領域内のセルの座標はコンポー
ネントラベルを決めるのに用いることができる（例えば
1984年10月のイメージ理解研修の会報の第316頁ないし
第332頁のデイー・ロートン、エス・レビタン、シー・
ウイームズ、イー・ライゼマン、エー・ハンソンによる
論文“連想記憶アレイ平行プロセッサを用いた像から記
号へのプロセッシング”を見よ）。少なくとも行列コン
ポーネントを保持する特定領域セルはドミナント領域セ
ルと呼ばれる。セクションＦではこの領域“ラベル”が
本発明に従ってどのように添付されるかが詳細に述べら
れている。HIUMではこのドミナントCAAPPセルに相当す
るICP PEが、この場面対象物のいろいろな属性を含むイ
ンスタンスフレームが記憶される場所である。第７図で
はスロットの空のインスタンスを含むこれらのICP PEの
座標が示されている。これらのスロットを埋めるため
に、CAAPPの発見第１応答オペレーションを用いて抽出
された各場面対象物を通して連続的に進むことが提唱さ
れる。領域ラベルをばらまくことによって、相当する領
域の地域、周囲の長さ、最小境界長方形などのような簡
単な領域特性を計算することが素直な方法である。この
段階ではまた１つの対象物のHSPA表示が、各適切なレベ
ルでのサム／ノンテスト結果を理解することによって生
成される。対応するマスクインデックスは属性リストの
一部として個々のインスタンスフレームのスロットに記
憶される。

推論過程が進行すると、“確立された”対象物は、第８
（ａ）図に示された対象物階層に基づいてより特定のク
ラスに対象物自体をサブクラスに分類するために仮定を
生成しようとする。この階層においては場面対象物は自
動的に“確立された”と仮定されるため、その３つのサ
ブクラス分類の仮定、すなわち戦術、地勢、空間がそれ
に従って生成される。効率良くするために我々は２つの
計算工程で処理する。第１の工程では、仮定が計算上簡
単なテストによってフイルタにかけられる。さらにあり
そうもない仮定は簡単なバイナリ真／偽テストによって
除去される。このスクリーニングテストをパスする仮定
のみがさらに評価される。第２の工程では証拠の１つ１
つが注意深く計りにかけられて証拠の存在体に集積さ
れ、確信が更新される。

HIUMにおける第１の計算工程を考えてみよう。第９図に
はスクリーニングテスト前の13個の場面対象物フレーム
の各々に３つの生成された仮定に対応する３つのNIOポ
インタが具備されていることが示されている。これはタ
クト（戦術）、テル（地勢）、空間の３つである。第10
図には、戦術対象物のスクリーニングテストが終了した
後に、隣接する物理的なICP PEに存在し対応する空の戦
術対象物のインスタンスフレームを示す。“タクト”ポ
インタスロットに記憶された値によって指示されるよう
に、５つの戦術仮定が連続的に例示される。他の場面対
象物の“タクト”ポインタスロットはNILに停どまっ
て、スクリーニングテストの失敗によって仮定が生成さ
れても例示化されず、ICP PEを保持して記憶することが
明示されている。例えば第10図の左上方角では、場面対
象物３の“タクト”ポインタが（2.1）であり、隣接す
るICP PE（４）においてアイデンテイフィーケーション
が“戦術−3"であるようなインスタンスフレームを指示
する。第６図においてビルである場面対象物３が第９図
の領域３と関連していることに注目せよ。前方ポインタ
のみが示されているが、対象物階層のすべてのリンクは
二重にリンクされている。簡略化のために基板（０、
０）に触れている対象物のみが図示されている。

空のインスタンスフレームを保持するための新しいポイ
ンタを得るのに２つの方法が示されている。第１の方法
はHOST/GPPAによるものであり、これはごみの収集を実
行しフリーの記憶リストを維持する。この方法はICPア
レイが高度に密集している場合に最も効果的である。第
２の方法はスクリーンテストをパスするすべての対象物
によって同時に／局所的に送られるメッセージ波を通し
て行う。この方法はおおかたの隣接するICP PEがフリー
である場合に非常に効果的である。第１の方法がどのよ
うに実行されるかを見るために、前の５つの戦術仮定を
考える。初めにHOST（あるいはHOSTを通してコマンドを
送ることにより、低い対象物階層におけるドメインエキ
スパートとして動作する場合のGPPA PE）が13のすべて
の対象物にスクリーニングテストを送り、その内の５つ
がこれをパスする。これらの対象物の各々を通して発見
第１応答器オペレーションを用いてHOSTが進行し、フリ
ーの記憶リストから抽出された１つのポインタを対応す
る“タクト”ポインタスロットに送る。第２の計算工程
に進む前に、１つの対象物に多重仮定が必要な場合にHO
STは地勢及び空間スクリーニングテストによって13の対
象物のすべてをフイルタにかける。

例示された仮定を確立するために、証拠集めを行い第２
の計算工程で量らなければならない。空のフレームポイ
ンタを５つの潜在的な戦術対象物に送ることに加えて、
HOSTは対応するHSPAマスクインデックスを集め、これら
の結合を表示する。この情報は適切なドメインエキスパ
ートを通して、可能ならば５つの対象物のすべてを同時
に制御する。

HOST、GPPA PE（0,0）、GPPA PE（0,1）がそれぞれ空
間、地勢及び戦術のエキスパートであると仮定すると、
GPPA PE（0,0）は４つの例示化された地勢仮定に関する
関連情報を受け取り、４つの分散した対象物（すなわち
対応するCAAPP PE）のイメージ処理ルーチンの実行を、
ルーチンポインタを送ることによってHOSTを通して管理
する。これらHSPAマスクがオーバーラップしないなら
ば、戦術及び地勢対象物で実行されるオペレーションは
同時に実行可能である。残念ながら第10図では、NILポ
インタがないことからわかるように、場面対象物11（ツ
リー）が戦術及び地勢の両方の対象物として例示されて
いる。HSPAマスクのセットの異なるオペレーションを実
行することによって、GPPA PE（0,1）は別の４つの戦術
対象物上のアクテイビテイを初期化することができ、一
方で対象物11の日常のハウスキーピング労働を行い、そ
の資源がフリーになるのを待つ。次回あたりではただ１
つの対象物で、オーバラップしないHSPAマスクを見いだ
す機会が増える。４つの戦術対象物でのイメージ処理が
終了すると、場面対象物ポインタを用いて結果は戦術イ
ンスタンスフレームの目的スロットに送られるか、ある
いは階層が下ってさらにサブクラス分類が例示される。
４つの対象物すべてがこの工程を、包括的な資源が入手
可能かどうかによって、また可能化かどうかにより同時
かあるいはパイプラインによって実行し、結果を得るこ
とができる。その結果ICPパケット切り替え資源の衝突
の危険はより少なくなる。HSPAマスクインデックスは、
ポインタを通してリンクされているインスタンスフレー
ムの非空間的な記号表示と、物理的な位置及びイメージ
スカラー特性がイメージ処理に重要な場合の空間的な場
面対象物との間の橋渡しになっている。

与えられた仮定の証拠を集めるために、部分的には２つ
のスロットがある。これは文脈に関する演えき的及び帰
納的な推論の結果を記憶し、第10図に示された戦術イン
スタンスフレームにおけるデド（演えき的）とインド
（帰納的）である。モデルフレームの相当するスロット
において、ドメインエキスパートはHOST内の演えき的及
び帰納的な推論工程へのポインタを記憶する。第８
（ａ）図には道路モデルとその対応する演えき的及び帰
納的推論方法が示されている。これらの工程はすべてモ
デルそのものに関連して限定されるためにモデル駆動推
論と呼ばれる。すなわちモデルが限定されたドメイン上
で動作するように特定してチューニングされるのであ
る。与えられたインスタンスフレームに対するすべての
スロットが（可能ならば）満たされた後、いくつかの規
則に従ってICP/GPPAによって信頼性が量られる。信頼性
スコアが低いと、その仮定はすてられてインスタンスフ
レームがフリー記憶リストに戻されるために、インスタ
ンスフレームに対して相当するICP PE記憶スペースもフ
リー記憶スペースに戻される。このスーパークラスのポ
インタスロットはNILされる。信頼性スコアが十分に高
い場合は、例示化された仮定が確立する。そしてサブク
ラス分類の仮定の新しいサイクルが生成される。これは
新しい仮定が証拠収集によって生成されるためにデータ
駆動推論と呼ばれる。ICPは、証拠スコアを計算するた
めにフローテイングポイントオペレーションが必要な場
合を除いて、ICPは複雑な記号処理を実行する。ICPはCA
APPメモリをアクセスすることができるため、CAAPP PE
はイメージ処理オペレーションがアイドルである場合IC
Pの連想アドレス可能なメモリとして扱うことができ
る。

仮定生成を数サイクル行った後、第11図に示された中央
左角の場面対象物10は戦術対象物（この場合はタンク）
として分類されたい。情報が十分でないと人間は対象物
を特定クラスに分類することを拒否するように、自動車
10の最後のインスタンスフレームは“これは確かに可動
対象物であるがタンクかトラックであるかはわからな
い”と言う（“タイヤ”及び“軌跡がついた”のポイン
タはNILであり、これはさらに任意のサブクラス分類の
十分な証拠となる）。言い換えると、文章にはICPのSTM
内の物理的な一致がある。

部分的には、自動車10が可動対象物であるという事実
は、ICP PE（5,2）において“車両14"インスタンスフレ
ームを指示する“デド”ポインタスロットの値（5,2）
によって示される車両を持つという事実によって支持さ
れ、以下のような演えき的な推論方法を通して得られ
た。車両仮定は第１に生成され、それから“車両発見
者”のCAAPPイメージルーチンが求められる。ルーチン
は乗り物自体に関連して限定されるため、対象物10のド
メインの範囲内における誤指導の混乱が減少してよりレ
ベルの高い選択性に適合するように調節されている。HS
PAマスクインデックスを含む新しくセグメント化された
領域14の属性リストが集められ、ICP E（6,1）における
場面対象物のインスタンスフレームに記憶される。車両
のスクリーニングテストが終了した後、場面対象物14の
“車両”ポインタスロットに（5,2）を記憶することに
よって仮定が例示化される。例えば自動車10の方向に基
づいて、モデル化された車両の投影を観察された車両と
比較することができる。確立された車両インスタンスに
対するポインタは、車両の信頼性スコアに沿って自動車
10の“デド”ポインタスロットに戻される。従って自動
車10はポインタスレッドを通してHSPAマスクインデック
スを検索することによってその車両位置を知ることがで
きる。最後に、自動車10が、値（2,3）を保持しICP PE
（2,3）における道路４のインスタンスフレームを指示
する“インド”ポインタスロットによって示される道路
４上にあるという事実によってさらに信頼性スコアが高
まる（第６図及び第12図）。結果的に対象物10は確かに
可動対象物であるということになる。

第11図の下方右角にある場面対象物12は適切なポインタ
スレッドでAPCとして連続的に分類される。この対象物
がイメージ内のAPCを発見することが望ましければ、簡
単に“APC"がICPアレイにばらまかれ、ICP PE（7,3）は
後方軌跡を初期化してICP PE（6,6）において場面対象
物インスタンスフレームに到達する。HSPAマスクインデ
ックス（すなわち対象物の物理的な位置）は必要とされ
る他の関連情報と共に道に沿って検索される。第12図に
はこの場面の完全意味ネットワーク表示が示されてい
る。戦術対象物が関与しているならば、対応するICP PE
のすべてがフラグし物理的な位置を検索する。最も近い
タンクが関与している場合は、すべてのタンクがイメー
ジ処理を初期化し、ある特定ピクセルに最も近いタンク
がフラグする。これは非空間的な情報及び空間に関する
情報の間のHSPAのブリッジの役割によって可能である。

F.領域ラベリング 本発明によって解決される問題を理解するために、第17
図及び第18図が有効である。イメージ処理機能を実行す
るために、バイナリイメージデータがCAAPP PEにロード
されて、各ピクセルが１つのPEのメモリに記憶される。
第17図にはメッシュネットワークが示されており、すべ
てのCAAPP PEがどのように隣接するPEと北（Ｎ）、南
（Ｓ）、東（Ｅ）及び西（Ｗ）方向に結合しているかが
わかるようになっている。例えばPEに記憶されたイメー
ジには値が１の結合されたピクセルのある特定のセグメ
ント化された領域があると仮定しよう。このような２つ
の領域R1及びR2は第18図は陰影領域として概略的に示さ
れている。第18図のボックスは個々のPEを表し、簡略化
のために第17図のPEと同じラベリングでラベルされてい
る。領域R1及びR2はさらに理解しやすいように第17図の
破線で示されている。解決されるべき問題は領域R1及び
R2のような領域に単一ラベルを充てる技術を提供するこ
とである。

本発明により、上記のラベルを発明の方法に従って非常
に迅速に充てることができるように、各PE間を結合させ
ることを含めたコンピュータ技術が改良された。本発明
に従って各PEとその隣接するPE間がゲート接続されてい
る。発明の目的によりゲートという言葉は２点、ここで
は２つのPE間に電気的な接続を与えたり切ったりするス
イッチング装置を意味する。望ましい実施例では、各PE
を隣接するＮ、Ｓ、Ｅ、Ｗ方向へ接続するのに必要であ
るため、このようなゲートが４つある。第18図ではこの
ようなゲートがGN、GE、GS、GWでラベルされており、関
連するPEによってさらに参照番号が与えられている。従
ってGN 1はPE 1の北ゲートとなる。いろいろなゲート構
成を取ることができるが、望ましい実施例では第20図の
左手部分にさらに詳細に図示されたMOSトランジスタの
シリーズから構成されている。望ましい実施例では明ら
かなように、PEメモリの与えられたメモリアドレスビッ
トと関連するスタテイックレジスタからゲートコントロ
ール信号が与えられる。第20図示では信号ラインの軌跡
が注意深く示されており、与えられたPEとその隣接する
すべてのPEが第18図でさらに簡単に図示されているよう
に、相互にゲート接続されている。さらに上記のように
ゲートを開閉する手段が設けられている。第19図には現
在望ましいCAAPP PEがさらに詳細に示されている。これ
らのPEは第15図に関連して示されたPEといくらか類似し
ているため、詳細な説明は不要である。各PEはビットシ
リアルプロセッサであり、ビットシリアル演算論理ユニ
ット（ALU）300、マルチビットメモリ302及びいろいろ
なビットレジスタＸ、Ｙ、Ｂ及びＡを保持すると言えば
十分であろう。

イメージがPEネットワークにロードされた後、次の工程
はゲート接続を設定することである。最終的な目的はピ
クセル値が同一の隣接PEを接続することである。第18図
を見ると、PE1,PE2,PE3,PE4,PE10,PE11,PE12,PE20が接
続領域R1を形成していることがわかる。従ってこれらPE
の各々のゲートは、同じ値を保持するPE方向へ閉じてい
るが、隣接するPEが異なる値を保持する場合は開いてい
る。例えばPE1とPE2は閉じたゲートGE1とGW2によって接
続されている。これは１（対象物）のピクセル値がこれ
らPEの各々のメモリ302に記憶されているためである。
しかしPE9に保持されているピクセル値は０（背景）で
ある。その結果PE1とPE9間のゲートは開いている。第18
図を参照すると、領域R1とR2のPEの各々は接続されてい
るが、R1とR2の間には電気的な接続はないことがわか
る。

望ましい実施例ではこのゲート“設定”工程が、各PEに
記憶されたピクセル値をその隣接するPEのピクセル値と
比較することによって実行される。第19図を見ると、メ
モリ302のあらかじめ限定されたアドレスに位置するピ
クセル値がALU300の入力ＩかあるいはＪの１つにロード
され、一方で隣接するPEのピクセル値が他のALU入力に
ロードされる。この比較の結果はマルチプレクサ304及
び306によってメモリ302の特定のアドレス位置に記憶さ
れる。この工程は他の３つの隣接PEにも連続して実行さ
れる。すべてのPEがこの工程を同時に実行する。この工
程の後に４つの結果がメモリ302内のあらかじめ限定さ
れたアドレス位置に記憶される。

このメモリアドレススペースにはスタチックレジスタ30
8あるいは同様のものが物理的に接続されており、第20
図に示されているようにゲートにコントロール信号を与
えるのに用いられる。例えばPE1とPE2の間の比較により
ピクセル値が同じであるならば、メモリ302内のGE1と関
連するビット位置がこのゲートを閉じるのに十分な論理
レベルを与える。比較の結果がそうでない場合は、PE9
の保持するピクセル値が異なるGS1の場合のようにゲー
トGE1を開く。

ゲート“設定”工程が終了した後、この特定例のために
第18図にはゲート接続が示されている。従って領域R1と
R2の各々のPEが背景からまた相互に分離されていること
がわかる。同じ領域内のPEのみが電気的に接続されてい
る。その結果続く処理工程の間、電気的に接続されたこ
れらPEのみが結果に影響を与える。望ましい実施例では
結果によって各領域R1及びR2の単一ラベルが引き出され
るようになっている。特に対象物は領域内のどのPEが最
小座標を持つかを決め、それからその座標をその特定領
域のすべてのPEの単一ラベルとして用いる。標準の行列
ナンバリングシステムを仮定すると、領域R1のすべての
PEにはPE1に関連する座標でラベリングされるか、ある
いに領域R2のすべてのPEにはPE25の座標に関連するラベ
ルが割り当てられる。以下接続されているすべてのPEに
単一ラベルを割り当てる望ましい方法を述べる。

この方法は簡単な例によって理解するのが最良である。
従って読者は第21図及び以下の表Ｉに注目されたい。

表Ｉ 1 I:＝17から０に対して実行 ２ 開始 3 X−フラグ ：＝−Ｍ（Ｓ＋１）：活性セルのＸ
−フラグ ：が最新化される。

4 サムならば ：活性セルのＡ−レグは Ａ−レグ：＝Ｘ−フラグ ：領域ピクセルのいくつかの ：フラグがセットされる場合のみ ：最新化される。

5 M（LBL＋１） ：−サム／ノン!:すべての領域セル
が ：そのラベル分野にサム／ノン ：結果を記憶する。

６ 終了 注意:M（Ｉ）はセル内のメモリの１番目のビットを指
す。

Ｓは座標フイールド（CF）の開始ビット位置であ
る。

LBLはラベルフイールドの開始ビット位置であ
る。

イクスクラメーションポイント（！）を伴うオペ
レーションは活性ビット（すなわちＡ−レグ）の値を無
視し、すべてのセル（例えばライン５での命令）に起こ
る。

例えば、特定領域には５つのピクセルがあると仮定する
と、これらのピクセルは上記の“ゲート設定”シーケン
スに従って接続される。

第１の通常の工程では各PEの行及び列の座標が１つのマ
ルチビットワードに連結される。望ましい実施例ではこ
の目的のためにメモリ302の18のビットが保持され、座
標フイールド（CF）と呼ばれる。いろいろな連結技術を
導入することができる。望ましい実施例では各PEの行座
標が512によって乗算され、この512に列座標が１つ加算
される。第21図に示された簡略化された例ではこの連結
によって領域内の５つのPEにアラビア数字2,3,4,5,6が
与えられる。これらアラビア数字の連結番号のバイナリ
等値はラインＩのアラビア数字の写しの下に並べられ、
これは初期化を意味する。アラビア数字は値が小さいた
め、バイナリドメイン内でこれらの数字を表示するのに
必要なビット位置は３つである。しかし上記のようなビ
ット位置はさらに使用可能である。

第19図を見ると、各PE内のＡレジスタは、同じくPE内の
Ｘレジスタと同様に、すべて、第21図に示された工程０
に表示されているようにバイナリ値１がロードされてい
る。メモリ302にも各PEに最終ラベルを保持するための
アドレススペースがある。これは第21図ではＭ（LBL）
として表示されている。望ましい実施例での対象物は領
域内のPEのすべてににその領域内のPEの最終座標値をラ
ベリングするため、最終対象物がその領域内の各PEのメ
モリラベルフイールド内に値010（バイナリ２として）
を生成することは記憶されるだろう。

各PEの最終ラベルに到達するために、一連のサム／ノン
テストが行われる一方で、連結座標値の各々のビットを
通して工程が進む。特定の例では連結座標フイールドの
最上位ビットが反転されてＸレジスタにロードされる。
これは第21図の工程１に示されており、ここではPE2と
３のＸレジスタには（これらの最上位ビットが０である
ため）値１が保持され、他のPE（4,5,6）のＸレジスタ
は０にセットされている。このようにPE4,5,6はより大
きな座標フイールド連結番号を保持しているために、ラ
ベルの潜在的な候補として除去することが可能である。

次にサム／ノンテストが実行されて、領域PE内のＸレジ
スタの幾つかが値１にセットされているか、あるいはま
ったくセットされていないかを決定する。これは特に第
20図に示されているようにゲート接続によって容易に行
うことができる。第20図に示された符号X1はこれがPE1
のＸレジスタに接続し、X2はPE2のＸレジスタに接続し
ている（以下同様）ことを意味する。第20図でS/N−１
とラベルされているラインはPEに戻って接続されてい
る。同様に、S/N−１はPE1と関連し、S/N−２はPE2に戻
って伝送されるサム／ノン結果（以下同様）である。そ
の結果接続されたPEのＸレジスタが値１を保持するなら
ば、PEに戻るS/N出力ラインのすべてが基底状態に駆動
される。他方接続領域のＸレジスタがまったく１にセッ
トされないならば、S/N出力はアースされない。（第20
図で用いられている符号には包括的な記号が導入されて
おり、この記号ではボールを通るラインが、ここで示さ
れているいろいろなトランジスタのソース領域及びドレ
イン領域の間の接続を制御するゲートを表すことは理解
されなければならない。） 従ってサム／ノンテストは領域内のPE（すなわちPE2とP
E3）の幾つかがＸレジスタを工程１で１にセットするこ
とを指示する。ラベルフイールドの最上位ビットはこの
サム／ノンテストの反転にセットされる。この特定の例
では、これは各PE内のラベルフイールドＭ（LBL）の最
上位ビットが０にセットされることを意味する。これは
最終対象物が各PEにラベル010を割り当てることが考え
られれば正しいことになる。Ａレジスタの内容はサム／
ノンテストが正である場合のみ、レジスタを関連するＸ
レジスタの内容を反射するために変えられるかあるいは
最新化される。工程１ではサム／ノンテストが正である
ため、Ａレジスタは１にセットされて関連するPEがなお
アクテイブであることを指示する。

本発明の方法の工程２ではアクテイブであるこれらPE
の、すなわちアクテイビテイビット（Ａレジスタ）を１
にセットするPE2及び３の第２の最上位ビットに収縮工
程が継続する。PE2とPE3のＸレジスタは再び第２の最上
位ビットの反転にセットされる。従ってそのＸレジスタ
は０にセットされる。サム／ノンテストは上記のように
実行される。この場合どのアクテイブPEも１レベルでＸ
レジスタを保持しない。その結果このPEのＡレジスタは
同じように維持される。さらにすべてのPEの最上位ビッ
トのラベルフイールドは１に（サム／ノンテストの結果
の反転）にセットされる。これは最終対象物がラベルフ
イールドとして010を割り当てるために正しい。

工程３ではＸレジスタが最下位ビットの反転にセットさ
れる。この場合PE2のＸレジスタは最下位ビットが０で
あるために１にセットされ、一方PE3のＸレジスタは最
下位ビットが１であるために０にセットされる。サム／
ノンテストはまたこのように実行される。ここでは幾つ
かの活性PE（すなわちPE2）がＸレジスタを１レベルに
する。その結果ラベルフイールドＭ（LBL）の最下位ビ
ットはサム／ノンテストの反転、すなわち０にセットさ
れる。従って領域内の接続PEのすべてがそのラベルフイ
ールドをその領域内での最小座標値010（ここではPE2）
にセットする。

イメージ理解マシーン内のすべてのPEはこれらの工程を
同時に実行する。これは第18図では領域R1のすべてのPE
がPE1の座標と関連するラベルを保持し、領域R2の接続P
EのすべてがPE25の座標値と関連するラベルを保持する
ことを意味する。当該分野の専門家にはこの技術が他の
システムに導入された方法よりもかなり速いことがわか
る。現在単一ラベルフイールドの割り当てられた領域の
すべてでIUMはイメージのより高いレベル処理を容易に
実行することができる。

本発明のいろいろな利点は、図面、明細書及び添付請求
の範囲の参照によって当該分野の専門家には明らかであ
る。例えば各PE間に設けられたゲート接続は、領域ラベ
リングの他に別の機能を実行するのに用いることができ
る。この機能には、ハウ変換及び論理（ブーリアン）マ
トリックス乗算の実行と同様に最小スパニングツリーの
発見と最小コストパスの発見が含まれる。

Claims (9)

【特許請求の範囲】
1. 【請求項１】少なくともピクセル値を記憶することので
   きるメモリと、データ値を記憶する１以上のレジスタ
   と、結果的な値を受信する入力手段とを有する実質的に
   同一な演算素子のネットワークと、 各演算素子とその隣接する演算素子との間に配置されて
   各演算素子を別の演算素子に選択的に接続するゲート手
   段と、 前記ゲート手段を開閉する制御手段とを具備しているイ
   メージ理解マシーンにおいて、 前記制御手段は、特定の演算素子中のピクセル値と隣接
   する演算素子のピクセル値との比較の結果にしたがっ
   て、同じピクセル値を保持する演算素子間のゲートを閉
   じ、異なるピクセル値を保持する演算素子間のゲートを
   開くように、前記ゲート手段を制御し、 前記レジスタに結合された複数の入力と、前記入力手段
   に結合された複数の出力とを有し、接続された全ての演
   算素子の前記入力手段に実質的に同時に出力を供給する
   オア論理手段を具備し、 このオア論理手段の出力は、全ての接続された演算素子
   の前記レジスタ中に記憶されたデータ値の関数であるこ
   とを特徴とするイメージ理解マシーン。
2. 【請求項２】前記オア論理手段の出力は前記レジスタに
   結合され、それによって前記関数と関連したラベルが内
   部に記憶されることができる請求項１記載のイメージ理
   解マシーン。
3. 【請求項３】各演算素子は、論理演算装置を具備する１
   ビットシリアルプロセッサである請求項１または２記載
   のイメージ理解マシーン。
4. 【請求項４】前記メモリはマルチビットメモリであり、
   前記制御手段がこのメモリ内の特定のビットと関連して
   いる請求項１乃至３のいずれか１項記載のイメージ理解
   マシーン。
5. 【請求項５】演算素子当り１つのピクセルでイメージマ
   トリクスを処理するイメージ理解マシーンの第１の計算
   レベルを形成している演算素子と、 この第１の計算レベルの演算素子の所定のアレイと関連
   した複数のピクセルを処理するための第２の計算レベル
   を形成している演算素子と、 前記第１および第２の計算レベルに指令し、前記第２の
   計算レベルのマトリクスより大きなセグメントを処理す
   る第３の計算レベルを形成している演算素子と、 少なくともこの第３の計算レベルの前記演算素子と通信
   する上位コンピュータとを具備し、 前記第２の計算レベルを形成する演算素子は、第１の計
   算レベルの演算素子中の１グループと関連して通信する
   と共に第２の計算レベルの別の演算素子と通信するよう
   に構成され、 第３の計算レベルを形成する演算素子は、第２の計算レ
   ベルの所定数の演算素子と関連して通信すると共に第３
   の計算レベルの別の演算素子と通信するように構成され
   ていることを特徴とする請求項１乃至４のいずれか１項
   記載のイメージ理解マシーン。
6. 【請求項６】２進値のピクセルのマトリックスによって
   表示されるイメージを分析する方法において、 （ａ）各ピクセルが１つの演算素子のメモリに記憶され
   るように１以上のレベルの演算素子を保持するイメージ
   理解マシーンにピクセルを入力し、 （ｂ）演算素子間およびその隣接する演算素子間にゲー
   ト接続を設定し、 （ｃ）各演算素子に記憶されたピクセル値をその演算素
   子に隣接する演算素子に記憶されているピクセル値と比
   較し、 （ｄ）同じピクセル値を保持する演算素子間のゲートを
   閉じ、 （ｅ）異なるピクセル値を保持する演算素子間のゲート
   を開き、 （ｆ）接続されているすべての演算素子に単一のラベル
   を割当てることを特徴とするイメージ分析方法。
7. 【請求項７】ラベルが接続された領域の与えられた演算
   素子の座標と関連している請求項６記載のイメージ分析
   方法
8. 【請求項８】各演算素子が特定の座標値と関連し、また
   前記ラベルが与えられた領域の範囲内での座標の最小値
   である請求項７記載のイメージ分析方法。
9. 【請求項９】前記ステップ（ｆ）において、各演算素子
   にすでに割り当てられた行および座標値を連結２進数に
   連結させ、連結２進数の各ビット位置にオア処理を連続
   的に実行し、オア処理の結果を用いて各演算素子の各ビ
   ット位置の値を導出する請求項８記載のイメージ分析方
   法。