JPH07104742B2 - Reactive power compensator - Google Patents

Reactive power compensator

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JPH07104742B2
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    • Y02E40/30Reactive power compensation

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  • Supply And Distribution Of Alternating Current (AREA)
  • Control Of Electrical Variables (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は系統の無効電力補償装置に係わる。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a reactive power compensator for a grid.

[背景技術] 第2図(イ)に既提案の系統の無効電力補償装置を示
す。図において、1は無限大母線、2は電源インピーダ
ンス、3は母線を示し、8は母線3に接続された、例え
ばアーク炉のような変動負荷を示し、4は変動負荷8に
よって発生する無効電力変動を補償するための、高イン
ピーダンス変圧器であり、5は逆並列接続され、高イン
ピーダンス変圧器4と直列に接続され、高インピーダン
ス変圧器4の通電制御を行うサイリスタである。なお、
高インピーダンス変圧器4にかわり、(ロ)に示すよう
に変圧器41aとリアクトル42aの直列回路であってもよ
い。
[Background Art] Fig. 2 (a) shows a reactive power compensator of the already proposed system. In the figure, 1 is an infinite bus, 2 is a power source impedance, 3 is a bus, 8 is a variable load connected to the bus 3, such as an arc furnace, and 4 is reactive power generated by the variable load 8. A high-impedance transformer for compensating for fluctuations, and 5 is a thyristor connected in anti-parallel and connected in series with the high-impedance transformer 4 to control energization of the high-impedance transformer 4. In addition,
Instead of the high impedance transformer 4, a series circuit of a transformer 41a and a reactor 42a may be used as shown in (b).

9はQ検出器であり、7は変動負荷8に結合されたCT、
6は母線3に結合されたPTであり、Q検出器9に母線電
圧、変動負荷電流がPT6,CT7によって入力され、無効負
荷電力Qが演算される。10はパルス発生器であり、Q検
出器9の出力を受けて、サイリスタ5に対する制御パル
ス信号を発生し、無効電力制御回路が構成される。サイ
リスタ5における電流制御は変動負荷8の無効電力が増
大するとき、高インピーダンス変圧器4に流れる無効電
力を減少させ、変動負荷8の無効電力が減少するとき、
高インピーダンス変圧器4に流れる無効電力を増大させ
て系統における電力変動を抑制するものである。
9 is a Q detector, 7 is a CT coupled to a variable load 8,
Reference numeral 6 is a PT coupled to the bus bar 3, and the bus voltage and fluctuating load current are input to the Q detector 9 by PT6 and CT7, and the reactive load power Q is calculated. A pulse generator 10 receives the output of the Q detector 9 and generates a control pulse signal for the thyristor 5 to form a reactive power control circuit. The current control in the thyristor 5 reduces the reactive power flowing to the high impedance transformer 4 when the reactive power of the variable load 8 increases, and reduces the reactive power of the variable load 8 when the reactive power decreases.
The reactive power flowing through the high impedance transformer 4 is increased to suppress power fluctuations in the system.

ところで、上記のようにQ検出無効電力制御のみによる
と無限大母線1の電圧が降下しているときでも、Q制御
を続け、ますます電圧低下の要因を制御系自体が作るこ
とになり、電圧が上昇している場合も同様のことがいえ
る。
By the way, according to the Q detection reactive power control alone as described above, even when the voltage of the infinite bus 1 is dropping, the Q control is continued, and the control system itself creates a factor of further voltage drop. The same thing can be said when is rising.

これを改善するために、第3図に示すような系統電圧が
所定の電圧上限値以上となった場合、及び所定の電圧下
限値以下となった場合、サイリスタ制御による高インピ
ーダンス変圧器の通電量を最大とするか、カット・オフ
して系統電圧の変動を制御することのできる無効電力補
償装置を提案した。
In order to improve this, when the system voltage as shown in Fig. 3 is above a predetermined voltage upper limit value and below a predetermined voltage lower limit value, the energization amount of the high impedance transformer by thyristor control. We have proposed a reactive power compensator that can control the fluctuation of the system voltage by maximizing or cutting off.

第2図と同一部分は同一符号で示す。The same parts as those in FIG. 2 are designated by the same reference numerals.

図示のように、本装置は第2図のQ検出無効電力制御系
を備えるものに、電圧検出器11、上・下限比較器12、不
感帯回路15及び前記上・下限比較器12に対する上限設定
器13、下限設定器14を備え、不感帯回路15をパルス発生
器10に接続した電圧検出回路を備えるものである。
As shown in the figure, this device is equipped with the Q detection reactive power control system of FIG. 2 and includes a voltage detector 11, an upper / lower limit comparator 12, a dead zone circuit 15, and an upper limit setting device for the upper / lower limit comparator 12. 13, a lower limit setting device 14, and a voltage detection circuit in which a dead band circuit 15 is connected to the pulse generator 10.

不感帯領域を越えた出力信号があれば、この信号によっ
て、パルス発生器10を支配し、前記信号が上限設定値を
越えるものに基づくものである場合は、パルス発生器10
の入力に加算することにより、サイリスタ5の電流を増
大させて系統電圧の降下をはかり、下限設定値を越えて
下降するものに基づくものである場合は、パルス発生器
10のゲートをしや断してサイリスタ5をカット・オフす
るので系統電圧は上昇する。
If there is an output signal that exceeds the dead zone, this signal controls the pulse generator 10, and if the signal is based on exceeding the upper limit set value, the pulse generator 10
If the pulse generator is based on the one that increases the current of the thyristor 5 to measure the drop of the system voltage by adding it to the input of
Since the gate of 10 is turned off and the thyristor 5 is cut off, the system voltage rises.

[問題点] ところで上記第3図の上・下限電圧検出回路を備えるも
のにおいて、上限値以上の電圧があった場合又は、下限
値以下の電圧があった場合、不感帯回路15よりのパルス
発生器10に対する信号は連続的なものではなく、突発的
変動のものもあり、これに従って突然サイリスタ5が制
御されると過渡的に系統の電圧動揺を誘発する恐れがあ
り、又電圧フィードバック制御(修正制御)ではないの
で、時として無効電力の過補償及び不足補償になるケー
スも生じる。
[Problem] By the way, in the above-described upper and lower limit voltage detection circuit of FIG. 3, when there is a voltage above the upper limit value or below the lower limit value, the pulse generator from the dead zone circuit 15 The signal to 10 is not a continuous signal but may have a sudden fluctuation, and if the thyristor 5 is suddenly controlled accordingly, it may transiently induce voltage fluctuations in the system, and voltage feedback control (correction control However, sometimes there are cases where over-compensation and under-compensation of reactive power occur.

[問題を解決するための手段] 本発明は前述の過渡的な系統の電圧の動揺、過補償(不
足補償)の発生を防止して電圧変動の抑制制御を行うこ
とを目的とするものであり、変動負荷に並列に、サイリ
スタにより通電制御される高インピーダンス変圧器、又
は変圧器とリアクトルを接続した無効電力補償装置にお
いて、前記サイリスタに対する無効電力制御回路に、系
統電圧の降下、上昇に対応するために設けた電圧検出
器、上・下限設定器を備える比例積分器を含む電圧制御
回路を加え、電圧検出器よりの入力が設定上限値を越
え、又設定下限値より下る領域で、電圧フィードバック
制御を行うようにして上記目的を達成しようとするもの
である。
[Means for Solving the Problem] An object of the present invention is to perform the suppression control of voltage fluctuation by preventing the transient fluctuation of the voltage of the system and the occurrence of overcompensation (undercompensation). In a reactive power compensator in which a thyristor energizes and controls a high-impedance transformer in parallel with a variable load, or a transformer and a reactor are connected, a reactive power control circuit for the thyristor responds to a drop or rise in system voltage. A voltage control circuit that includes a voltage detector and a proportional integrator with upper and lower limit setting devices is added to enable voltage feedback in the range where the input from the voltage detector exceeds the setting upper limit value or falls below the setting lower limit value. It is intended to achieve the above object by performing control.

以下第1図に示す実施例により本発明を説明する。なお
第2図、第3図と同一部分は同一符号で示す。(イ)図
は本発明実施例を示すブロック図であり、(ロ)図は電
圧制御回路を示す。
The present invention will be described below with reference to the embodiment shown in FIG. The same parts as those in FIGS. 2 and 3 are designated by the same reference numerals. (A) is a block diagram showing an embodiment of the present invention, and (B) shows a voltage control circuit.

第3図と同様に、無限大母線1に接続される母線3に接
続される変動負荷8、例えばアーク炉に並列に、高イン
ピーダンス変圧器6または変圧器とリアクトルと逆並列
接続されたサイリスタ5の直列回路が接続される。図は
一相分のみしか示していないが、各相について同様の構
成が採られる。Q検出器9は変動負荷8の導体に結合さ
れたCT7および母線3に結合されたPT6より入力を受け
る。Q検出器9は加算器16を介してパルス発生器10に接
続され、パルス発生器10のパルス信号出力はサイリスタ
5の点弧制御を行う。
Similar to FIG. 3, a variable impedance 8 connected to the bus 3 connected to the infinite bus 1, for example, an arc furnace in parallel, a high impedance transformer 6 or a thyristor 5 connected in antiparallel with a transformer and a reactor. Connected in series. Although the figure shows only one phase, a similar configuration is adopted for each phase. Q detector 9 receives inputs from CT7 coupled to the conductor of variable load 8 and PT6 coupled to bus 3. The Q detector 9 is connected to the pulse generator 10 via the adder 16, and the pulse signal output of the pulse generator 10 controls the firing of the thyristor 5.

PT6の出力側に電圧検出器11が接続され、電圧信号は比
例積分器17,18に入力する。13,14はそれぞれ、上限設定
器及び下限設定器であり、その出力信号はそれぞれ比例
積分器17,18に入力する。比例積分器17,18の出力信号は
加算器16に入力する。
The voltage detector 11 is connected to the output side of PT6, and the voltage signal is input to the proportional integrators 17 and 18. Reference numerals 13 and 14 are an upper limit setting device and a lower limit setting device, respectively, and their output signals are input to the proportional integrators 17 and 18, respectively. The output signals of the proportional integrators 17 and 18 are input to the adder 16.

母線電圧を基準に定められた、上限設定器13及び下限設
定器14による所定電圧値内に電圧検出器11よりの出力が
あれば、加算器16における出力信号はQ検出器9のみか
ら出力信号VQのみであって、この出力信号VQがパルス
発生器10に入り、変動負荷8の変動に対応して、この変
動無効電力を抑制する方向でサイリスタ5により高イン
ピーダンス変圧器6の通電制御を行う。
If the output from the voltage detector 11 is within the predetermined voltage value determined by the upper limit setter 13 and the lower limit setter 14 based on the bus voltage, the output signal from the adder 16 is output only from the Q detector 9. Only the VQ, the output signal VQ enters the pulse generator 10, and the thyristor 5 controls the energization of the high impedance transformer 6 in the direction of suppressing the fluctuation reactive power in response to the fluctuation of the fluctuation load 8. .

このように構成された電圧制御回路の詳細は(ロ)図に
示される。111は乗算器及びフィルタよりなる電圧検出
器である。電圧検出器111よりの出力信号と上限設定器1
31よりの出力信号は加算器を含む比例積分器171に入力
される。なお、ここで+信号はカットされる。又、電圧
検出器111よりの出力と下限設定器141よりの出力は加算
器を含む比例積分器181に入力される。ここで−信号は
カットされる。
Details of the voltage control circuit configured as described above are shown in FIG. 111 is a voltage detector including a multiplier and a filter. Output signal from voltage detector 111 and upper limit setter 1
The output signal from 31 is input to the proportional integrator 171 including an adder. The + signal is cut off here. Further, the output from the voltage detector 111 and the output from the lower limit setting unit 141 are input to the proportional integrator 181 including an adder. Where-the signal is cut.

系統電圧が上昇して上限設定値以上になると比例積分器
171がPI制御し、0〜−信号が出力し、加算器161におい
て信号VQに加算され、この信号がパルス発生器10でサ
イリスタ位相制御信号となり、系統電圧を上限設定値に
なるようにフィードバック制御する。
Proportional integrator when system voltage rises above the upper limit setting
171 performs PI control, outputs 0-− signal, and is added to the signal VQ in the adder 161, and this signal becomes the thyristor phase control signal in the pulse generator 10, and feedback control is performed so that the system voltage becomes the upper limit set value. To do.

同様に、電圧降下して下限設定値以下になると比例積分
器181がPI制御し、0〜+信号が出力し、加算器161にお
いてVQに加算され、この信号にてサイリスタを位相制
御し、下限設定値になるようにフィードバック制御す
る。
Similarly, when the voltage drops and becomes less than or equal to the lower limit set value, the proportional integrator 181 performs PI control and outputs a 0 to + signal, which is added to VQ by the adder 161, and this signal controls the phase of the thyristor, and the lower limit. Feedback control is performed so that the set value is reached.

なお比例積分器171,181のST1及びST2はQ検出器9の応
答時間ST0と比較して、ST1=ST220ST0とすることによ
り、上限設定値VL下限設定値の範囲では、Q制御の
みが優先し、これ以外は比較的ゆっくりした電圧フィー
ドバック制御が加算されるので、系統の過渡的な変動も
抑制することにもなる。
In addition, by comparing ST 1 and ST 2 of the proportional integrators 171, 181, with the response time ST 0 of the Q detector 9 and setting ST 1 = ST 2 20ST 0 , in the range of the upper limit setting value V L lower limit setting value, Only Q control is given priority, and other than this, relatively slow voltage feedback control is added, so transient fluctuations in the system are also suppressed.

[効果] 以上説明したように、本発明によれば、変動負荷におけ
る無効電力変動の補償だけでなく、系統電圧が所定の上
限値以上、下限値以下となった場合には、この電圧変動
の抑制をも連続的なフィードバック制御により、系統電
圧を上・下限設定電圧に収れんさせながら無効電力制御
を行う。又この時比例積分器を用いており、上・下限設
定値収れん時の過渡現象が系統に発生することはない。
[Effect] As described above, according to the present invention, not only compensation of reactive power fluctuations in a fluctuating load, but also when the system voltage becomes equal to or higher than a predetermined upper limit value and equal to or lower than a lower limit value, this voltage fluctuation Continuous feedback control is also used for suppression, and reactive power control is performed while keeping the system voltage within the upper and lower limit set voltages. Also, at this time, a proportional integrator is used, so that no transient phenomenon occurs when the upper and lower limit set values converge, in the system.

本発明は簡単な回路構成で無効電力補償から、電圧変動
対策まで実現できる。
The present invention can realize from reactive power compensation to voltage fluctuation countermeasures with a simple circuit configuration.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の実施例を示し、(イ)図は実施例を示
すブロック図であり、(ロ)図は電圧制御回路のブロッ
ク図である。 第2図は従来のQ検出制御型の無効電力補償装置のブロ
ック図である。 第3図は上・下限設定器付無効電力補償装置のブロック
図である。 1……無限大母線、3……母線、4……高インピーダン
ス変圧器、5……サイリスタ、6……PT、7……CT、8
……変動負荷、9……Q検出器、10……パルス発生器、
11……電圧検出器、12……上・下限比較器、13……上限
設定器、14……下限設定器、15……不感帯回路、16……
加算器、17,18……比例積分器。
FIG. 1 shows an embodiment of the present invention, FIG. 1A is a block diagram showing the embodiment, and FIG. 1B is a block diagram of a voltage control circuit. FIG. 2 is a block diagram of a conventional Q detection control type reactive power compensator. FIG. 3 is a block diagram of a reactive power compensator with upper / lower limit setting device. 1 ... Infinity bus, 3 ... Bus, 4 ... High impedance transformer, 5 ... Thyristor, 6 ... PT, 7 ... CT, 8
...... Fluctuating load, 9 ... Q detector, 10 ... Pulse generator,
11 …… Voltage detector, 12 …… Upper / lower limit comparator, 13 …… Upper limit setter, 14 …… Lower limit setter, 15 …… Dead band circuit, 16 ……
Adder, 17, 18 ... Proportional integrator.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】電源に接続される変動負荷に並列に、サイ
リスタにより通電制御される高インピーダンス変圧器又
は変圧器とリアクトルを接続した無効電力補償装置にお
いて、前記サイリスタに対する無効電力制御回路に、系
統電圧の降下上昇に対応するため設けた電圧検出器、前
記検出器と上・下限設定器出力信号を入力とする加算器
を備える比例積分器を電圧制御回路として加え、電圧検
出器よりの入力が設定上限値を越え、または、設定下限
値より下る領域で、前記電圧制御回路の出力信号を無効
電力制御信号に加算して、前記系統電圧が前記上・下限
設定器によって定められた系統電圧の上限値、または、
下限値になるように、電圧フィードバック制御し、系統
電圧変動制御をも行うことを特徴とする無効電力補償装
置。
1. A reactive power compensator in which a high-impedance transformer whose current is controlled by a thyristor or a transformer and a reactor are connected in parallel to a variable load connected to a power source, and a reactive power control circuit for the thyristor is provided with a system. A voltage detector provided to respond to a drop in voltage is added, and a proportional integrator equipped with the detector and an adder having the output signal of the upper / lower limit set as an input is added as a voltage control circuit, and the input from the voltage detector is In a region that exceeds the set upper limit value or falls below the set lower limit value, the output signal of the voltage control circuit is added to the reactive power control signal so that the system voltage is equal to or less than the system voltage determined by the upper / lower limit setting unit. Upper limit value, or
A reactive power compensator characterized by performing voltage feedback control so as to reach a lower limit and also performing system voltage fluctuation control.
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