JPH0696152A - 論理シミュレーションマシン - Google Patents
論理シミュレーションマシンInfo
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- JPH0696152A JPH0696152A JP10258492A JP10258492A JPH0696152A JP H0696152 A JPH0696152 A JP H0696152A JP 10258492 A JP10258492 A JP 10258492A JP 10258492 A JP10258492 A JP 10258492A JP H0696152 A JPH0696152 A JP H0696152A
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- Japan
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- evaluation
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- gates
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- 238000004088 simulation Methods 0.000 title claims abstract description 47
- 238000011156 evaluation Methods 0.000 claims abstract description 85
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000004891 communication Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 238000012854 evaluation process Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】特定のプロセッサに偏った負荷を均等に分散し
プロセッサの持つ計算能力を十分に発揮させ、論理シミ
ュレーションに要する時間を短縮することができる論理
シミュレーションマシンを提供すること。 【構成】各プロセッサ１１は、各時刻の論理シミュレー
ションの開始時に、当該時刻に評価するゲート数を共有
メモリ１２に格納し処理を開始し、シミュレーション実
行中評価を終了したゲート数を共有メモリ１２に格納
し、当該時刻に評価するゲート数が予め設定したしきい
値よりも大きい場合は共有メモリ１１の他プロセッサの
評価ゲートの残数をチェックし、最も残数の少ないプロ
セッサにゲート評価を依頼するため予め他プロセッサの
ゲート評価情報を格納するための領域にゲート評価依頼
情報を格納する。依頼されたプロセッサ１１は、評価結
果を共有メモリ１２に格納し、依頼したプロセッサ１１
はゲート評価結果をタイムホイルに登録し、ゲート評価
を終了する。
プロセッサの持つ計算能力を十分に発揮させ、論理シミ
ュレーションに要する時間を短縮することができる論理
シミュレーションマシンを提供すること。 【構成】各プロセッサ１１は、各時刻の論理シミュレー
ションの開始時に、当該時刻に評価するゲート数を共有
メモリ１２に格納し処理を開始し、シミュレーション実
行中評価を終了したゲート数を共有メモリ１２に格納
し、当該時刻に評価するゲート数が予め設定したしきい
値よりも大きい場合は共有メモリ１１の他プロセッサの
評価ゲートの残数をチェックし、最も残数の少ないプロ
セッサにゲート評価を依頼するため予め他プロセッサの
ゲート評価情報を格納するための領域にゲート評価依頼
情報を格納する。依頼されたプロセッサ１１は、評価結
果を共有メモリ１２に格納し、依頼したプロセッサ１１
はゲート評価結果をタイムホイルに登録し、ゲート評価
を終了する。
Description
【０００１】
【産業上の利用分野】本発明は論理シミュレーションマ
シンに関し、特に論理シミュレーションを複数のプロセ
ッサにより並列に実行するマルチプロセッサ型の論理シ
ミュレーションマシンに関する。
シンに関し、特に論理シミュレーションを複数のプロセ
ッサにより並列に実行するマルチプロセッサ型の論理シ
ミュレーションマシンに関する。
【０００２】［技術環境］近年の半導体技術の進歩に伴
いＬＳＩの規模が増大し、その応用分野も急激に広がり
つつある。また、ＬＳＩの製造形態も、少品種多量生産
から、多品種小量生産へと移行し製品のライフサイクル
も短くなりつつある。これに伴い、以前にも増して必要
な機能を早く、かつ正しく実現できる設計支援システム
が必要不可欠となってきている。このため、実際のＬＳ
Ｉの製造する前に論理・タイミング検証を行うため論理
シミュレータが開発され活用されている。
いＬＳＩの規模が増大し、その応用分野も急激に広がり
つつある。また、ＬＳＩの製造形態も、少品種多量生産
から、多品種小量生産へと移行し製品のライフサイクル
も短くなりつつある。これに伴い、以前にも増して必要
な機能を早く、かつ正しく実現できる設計支援システム
が必要不可欠となってきている。このため、実際のＬＳ
Ｉの製造する前に論理・タイミング検証を行うため論理
シミュレータが開発され活用されている。
【０００３】初期の論理シミュレーションは単一ＣＰＵ
により実行されていたが、被検証回路の大規模化に伴
い、回路データを複数の部分回路に分割し複数のＣＰＵ
で並列に実行する論理シミュレーション方式が開発さ
れ、一部実用化されている。
により実行されていたが、被検証回路の大規模化に伴
い、回路データを複数の部分回路に分割し複数のＣＰＵ
で並列に実行する論理シミュレーション方式が開発さ
れ、一部実用化されている。
【０００４】
【従来の技術】従来の論理シミュレーションマシンは、
シミュレーション実行前に被検証回路の回路データを用
意したプロセッサ台数分に分割し、静的に割付け並列に
シミュレーションを実行する。シミュレーションは時刻
単位に進められ、各プロセッサは、自分に割り付けられ
た部分回路データの当該時刻のシミュレーションが終了
すると、他のすべてのプロセッサが当該時刻の処理を終
了するまで待機状態になる。これはシミュレーション結
果の正当性を保証するためであり、非同期に発生するプ
ロセッサ間通信により誤ったシミュレーション結果を計
算しないための処置である。
シミュレーション実行前に被検証回路の回路データを用
意したプロセッサ台数分に分割し、静的に割付け並列に
シミュレーションを実行する。シミュレーションは時刻
単位に進められ、各プロセッサは、自分に割り付けられ
た部分回路データの当該時刻のシミュレーションが終了
すると、他のすべてのプロセッサが当該時刻の処理を終
了するまで待機状態になる。これはシミュレーション結
果の正当性を保証するためであり、非同期に発生するプ
ロセッサ間通信により誤ったシミュレーション結果を計
算しないための処置である。
【０００５】
【発明が解決しようとする課題】上述した従来の論理シ
ミュレーションマシンは、シミュレーション実行前に被
検証回路の回路データを分割し各プロセッサに割り付け
るため、シミュレーション実行中、各プロセッサが評価
しなければならないゲート数が特定のプロセッサに偏り
易く、負荷が均等に分散されずプロセッサの持つ計算能
力を十分に発揮できず論理シミュレーションに多大な時
間を要するという問題点がある。
ミュレーションマシンは、シミュレーション実行前に被
検証回路の回路データを分割し各プロセッサに割り付け
るため、シミュレーション実行中、各プロセッサが評価
しなければならないゲート数が特定のプロセッサに偏り
易く、負荷が均等に分散されずプロセッサの持つ計算能
力を十分に発揮できず論理シミュレーションに多大な時
間を要するという問題点がある。
【０００６】本発明の目的は、特定のプロセッサに偏っ
た負荷を均等に分散しプロセッサの持つ計算能力を十分
に発揮させ、論理シミュレーションに要する時間を短縮
することができる論理シミュレーションマシンを提供す
ることにある。
た負荷を均等に分散しプロセッサの持つ計算能力を十分
に発揮させ、論理シミュレーションに要する時間を短縮
することができる論理シミュレーションマシンを提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明の論理シミュレー
ションマシンは、論理シミュレーション実行時の回路情
報を格納するローカルメモリを具備し論理シミュレーシ
ョン処理を並列に実行する複数台のプロセッサと、前記
プロセッサのおのおのからアクセスでき前記プロセッサ
ごとに各時刻の評価ゲート数と評価終了ゲート数と評価
ゲートへのポインタ情報と他プロセッサのゲート評価情
報とを格納する共有メモリと、前記複数台のプロセッサ
からの共有メモリアクセス要求を調停し前記共有メモリ
のアクセス権を前記共有メモリアクセス要求を出力した
複数台のプロセッサの１台に与える共有メモリ調停装置
と、前記プロセッサと前記共有メモリ間の通信を実現す
る通信装置とを具備し、論理シミュレーション処理の終
了したプロセッサが前記共有メモリを参照し処理の終了
していないプロセッサの前記ポインタ情報から未評価の
ゲートデータを読みだし前記評価ゲート数の評価を行
い、この評価結果を共有メモリへ格納し前記論理シミュ
レーション処理が終了していないプロセッサに通知する
構成である。
ションマシンは、論理シミュレーション実行時の回路情
報を格納するローカルメモリを具備し論理シミュレーシ
ョン処理を並列に実行する複数台のプロセッサと、前記
プロセッサのおのおのからアクセスでき前記プロセッサ
ごとに各時刻の評価ゲート数と評価終了ゲート数と評価
ゲートへのポインタ情報と他プロセッサのゲート評価情
報とを格納する共有メモリと、前記複数台のプロセッサ
からの共有メモリアクセス要求を調停し前記共有メモリ
のアクセス権を前記共有メモリアクセス要求を出力した
複数台のプロセッサの１台に与える共有メモリ調停装置
と、前記プロセッサと前記共有メモリ間の通信を実現す
る通信装置とを具備し、論理シミュレーション処理の終
了したプロセッサが前記共有メモリを参照し処理の終了
していないプロセッサの前記ポインタ情報から未評価の
ゲートデータを読みだし前記評価ゲート数の評価を行
い、この評価結果を共有メモリへ格納し前記論理シミュ
レーション処理が終了していないプロセッサに通知する
構成である。
【０００８】本発明の論理シミュレーションマシンは、
評価ゲート数が一定値を越えたプロセッサは共有メモリ
中の複数台のプロセッサのそれぞれの評価ゲート数を参
照し、最も評価ゲート数が少ないプロセッサのゲート評
価情報に未評価のゲート情報を登録し評価ゲート数の評
価処理を前記最も評価ゲート数が少ないプロセッサに行
わせ、この評価処理の結果を共有メモリを介して獲得し
タイムホイル処理を行ってもよい。
評価ゲート数が一定値を越えたプロセッサは共有メモリ
中の複数台のプロセッサのそれぞれの評価ゲート数を参
照し、最も評価ゲート数が少ないプロセッサのゲート評
価情報に未評価のゲート情報を登録し評価ゲート数の評
価処理を前記最も評価ゲート数が少ないプロセッサに行
わせ、この評価処理の結果を共有メモリを介して獲得し
タイムホイル処理を行ってもよい。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例のブロック図であ
る。
る。
【００１１】複数台のプロセッサ（No.1,No.2,…No.n）
１１は、共有メモリ１２と通信路１４を介して接続し、
同時に調停装置１３との間で共有メモリアクセス要求の
送受を行っている。
１１は、共有メモリ１２と通信路１４を介して接続し、
同時に調停装置１３との間で共有メモリアクセス要求の
送受を行っている。
【００１２】次に各部の機能および動作について説明す
る。
る。
【００１３】プロセッサ１１は、図示していないホスト
プロセッサの分割した部分回路データをそれぞれのロー
カルメモリに格納し、論理シミュレーションを並列に実
行する。隣接する部分回路間で信号の伝搬が生じた場合
は通信路１４を使用して当該プロセッサへ通知する。
プロセッサの分割した部分回路データをそれぞれのロー
カルメモリに格納し、論理シミュレーションを並列に実
行する。隣接する部分回路間で信号の伝搬が生じた場合
は通信路１４を使用して当該プロセッサへ通知する。
【００１４】共有メモリ１２は各プロセッサのシミュレ
ーション実行情報を格納する。
ーション実行情報を格納する。
【００１５】各プロセッサ１１は、この共有メモリ１２
をアクセス１０１することによりシミュレーションの進
行状況、他プロセッサの不可状況を把握することが可能
となる。
をアクセス１０１することによりシミュレーションの進
行状況、他プロセッサの不可状況を把握することが可能
となる。
【００１６】共有メモリ１２は、すべてのプロセッサ１
１からアクセス可能であるので同時の共有変数にアクセ
スした場合、この共有変数の値は不定となる場合があ
る。調停装置１３は、共有メモリ１２のアクセス要求１
０２を調停し、同時に２つ以上のプロセッサ１１がアク
セスしないように１つのプロセッサ１１のみにアクセス
許可１０３を与える。
１からアクセス可能であるので同時の共有変数にアクセ
スした場合、この共有変数の値は不定となる場合があ
る。調停装置１３は、共有メモリ１２のアクセス要求１
０２を調停し、同時に２つ以上のプロセッサ１１がアク
セスしないように１つのプロセッサ１１のみにアクセス
許可１０３を与える。
【００１７】通信路１４は、共有メモリアクセスあるい
はプロセッサ間通信時の通信を実現する。
はプロセッサ間通信時の通信を実現する。
【００１８】２図は共有メモリの内容の一例を示す図で
ある。
ある。
【００１９】各プロセッサ（No.1,No.2,…No.n）ごと
に、当該時刻に評価するゲート数を格納する評価ゲート
数格納領域２１と、評価を終了したゲート数を格納する
評価終了ゲート数格納領域２２と、評価ゲートへのポイ
ンタ情報を格納する評価ゲートへのポインタ格納領域２
３と、最も残数の少ないプロセッサにゲート評価を依頼
するため予め他プロセッサのゲート評価依頼情報を格納
する他プロセッサのゲート評価情報格納領域２４と、ゲ
ート評価を依頼されたプロセッサが当該ゲートの評価終
了後に評価結果を格納する評価結果格納領域２５との各
領域を設けてある。
に、当該時刻に評価するゲート数を格納する評価ゲート
数格納領域２１と、評価を終了したゲート数を格納する
評価終了ゲート数格納領域２２と、評価ゲートへのポイ
ンタ情報を格納する評価ゲートへのポインタ格納領域２
３と、最も残数の少ないプロセッサにゲート評価を依頼
するため予め他プロセッサのゲート評価依頼情報を格納
する他プロセッサのゲート評価情報格納領域２４と、ゲ
ート評価を依頼されたプロセッサが当該ゲートの評価終
了後に評価結果を格納する評価結果格納領域２５との各
領域を設けてある。
【００２０】次に動作について説明する。
【００２１】各プロセッサ１１は、各時刻の論理シミュ
レーションの開始時に、当該時刻に評価するゲート数を
共有メモリ１２の評価ゲート数格納領域２１に格納し処
理を開始する。シミュレーション実行中各プロセッサ１
１は、評価を終了したゲート数を共有メモリ１２の評価
終了ゲート数格納領域２２に格納する。当該時刻に評価
するゲート数が予め設定したしきい値よりも大きい場
合、プロセッサ１１はポインタ格納領域２３から共有メ
モリ中の他プロセッサの評価ゲートの残数をチェック
し、最も残数の少ないプロセッサにゲート評価を依頼す
るため予め他プロセッサのゲート評価情報を格納するた
めの領域である他プロセッサのゲート評価情報格納領域
２４にゲート評価依頼情報を格納する。ゲート評価依頼
情報は依頼するプロセッサ番号と回路情報とで構成
する。ゲート評価を依頼されたプロセッサは、当該ゲー
トの評価終了後、ゲート評価依頼情報中のプロセッサ番
号の評価結果格納領域２５に格納する。ゲート評価を依
頼したプロセッサは評価結果格納領域２５に格納された
ゲート評価結果をタイムホイルに登録し、当該時刻にお
けるゲート評価を終了する。
レーションの開始時に、当該時刻に評価するゲート数を
共有メモリ１２の評価ゲート数格納領域２１に格納し処
理を開始する。シミュレーション実行中各プロセッサ１
１は、評価を終了したゲート数を共有メモリ１２の評価
終了ゲート数格納領域２２に格納する。当該時刻に評価
するゲート数が予め設定したしきい値よりも大きい場
合、プロセッサ１１はポインタ格納領域２３から共有メ
モリ中の他プロセッサの評価ゲートの残数をチェック
し、最も残数の少ないプロセッサにゲート評価を依頼す
るため予め他プロセッサのゲート評価情報を格納するた
めの領域である他プロセッサのゲート評価情報格納領域
２４にゲート評価依頼情報を格納する。ゲート評価依頼
情報は依頼するプロセッサ番号と回路情報とで構成
する。ゲート評価を依頼されたプロセッサは、当該ゲー
トの評価終了後、ゲート評価依頼情報中のプロセッサ番
号の評価結果格納領域２５に格納する。ゲート評価を依
頼したプロセッサは評価結果格納領域２５に格納された
ゲート評価結果をタイムホイルに登録し、当該時刻にお
けるゲート評価を終了する。
【００２２】図２に示した共有メモリ１２は、以下に示
す第２のシミュレーション方式でも活用可能である。す
なわち、処理が終了したプロセッサは共有メモリをアク
セスし、処理が終了していないプロセッサの評価残ゲー
ト数をチェックし最も残ゲート数が多いプロセッサに対
してゲート情報提供要求をプロセッサ間通信の形態で出
力する。ゲート情報提供要求を受信したプロセッサは、
未評価のゲート情報を他プロセッサのゲート評価情報格
納領域２４に出力する。処理が終了しているプロセッサ
は未評価のゲート情報をもとにゲートを評価し、結果を
評価結果格納領域２５に格納する。ゲート情報提供を要
求されたプロセッサは評価結果格納領域２５に格納され
たゲート評価結果をタイムホイルに登録し、当該時刻に
おけるゲート評価を終了する。
す第２のシミュレーション方式でも活用可能である。す
なわち、処理が終了したプロセッサは共有メモリをアク
セスし、処理が終了していないプロセッサの評価残ゲー
ト数をチェックし最も残ゲート数が多いプロセッサに対
してゲート情報提供要求をプロセッサ間通信の形態で出
力する。ゲート情報提供要求を受信したプロセッサは、
未評価のゲート情報を他プロセッサのゲート評価情報格
納領域２４に出力する。処理が終了しているプロセッサ
は未評価のゲート情報をもとにゲートを評価し、結果を
評価結果格納領域２５に格納する。ゲート情報提供を要
求されたプロセッサは評価結果格納領域２５に格納され
たゲート評価結果をタイムホイルに登録し、当該時刻に
おけるゲート評価を終了する。
【００２３】図２に示した共有メモリ１２は、さらに以
下に示す第３のシミュレーション方式でも活用可能であ
る。すなわち、当該時刻に評価するゲート数が予め設定
したしきい値よりも大きい場合、しきい値を越えた分の
評価ゲート情報を、他プロセッサのゲート評価情報格納
領域２４に出力する。当該時刻における処理が終了した
プロセッサは、他プロセッサのゲート評価情報格納領域
２４をアクセスし評価依頼を出力しているプロセッサの
有無をチェックする。評価依頼を出力しているプロセッ
サが存在している場合、他プロセッサのゲート評価情報
により当該ゲートを評価し結果を評価結果格納領域２５
に格納する。ゲート評価を依頼したプロセッサは評価結
果格納領域２５へ格納されたゲート評価結果をタイムホ
イルに登録し、当該時刻におけるゲート評価を終了す
る。
下に示す第３のシミュレーション方式でも活用可能であ
る。すなわち、当該時刻に評価するゲート数が予め設定
したしきい値よりも大きい場合、しきい値を越えた分の
評価ゲート情報を、他プロセッサのゲート評価情報格納
領域２４に出力する。当該時刻における処理が終了した
プロセッサは、他プロセッサのゲート評価情報格納領域
２４をアクセスし評価依頼を出力しているプロセッサの
有無をチェックする。評価依頼を出力しているプロセッ
サが存在している場合、他プロセッサのゲート評価情報
により当該ゲートを評価し結果を評価結果格納領域２５
に格納する。ゲート評価を依頼したプロセッサは評価結
果格納領域２５へ格納されたゲート評価結果をタイムホ
イルに登録し、当該時刻におけるゲート評価を終了す
る。
【００２４】
【発明の効果】以上説明したように、本発明は、論理シ
ミュレーション実行時の回路情報を格納するローカルメ
モリを具備し論理シミュレーション処理を並列に実行す
る複数台のプロセッサと、プロセッサのおのおのからア
クセスできプロセッサごとに各時刻の評価ゲート数と評
価終了ゲート数と評価ゲートへのポインタ情報と他プロ
セッサのゲート評価情報とを格納する共有メモリと、複
数台のプロセッサからの共有メモリアクセス要求を調停
し共有メモリのアクセス権を共有メモリアクセス要求を
出力した複数台のプロセッサの１台に与える共有メモリ
調停装置と、プロセッサと共有メモリ間の通信を実現す
る通信装置とを具備し、論理シミュレーション処理の終
了したプロセッサが共有メモリを参照し処理の終了して
いないプロセッサのポインタ情報から未評価のゲートデ
ータを読みだし評価ゲート数の評価を行い、この評価結
果を共有メモリへ格納し論理シミュレーション処理が終
了していないプロセッサに通知することにより、特定の
プロセッサに偏った負荷を均等に分散しプロセッサの持
つ計算能力を十分に発揮させ、論理シミュレーションに
要する時間を短縮することができるという効果が有る。
ミュレーション実行時の回路情報を格納するローカルメ
モリを具備し論理シミュレーション処理を並列に実行す
る複数台のプロセッサと、プロセッサのおのおのからア
クセスできプロセッサごとに各時刻の評価ゲート数と評
価終了ゲート数と評価ゲートへのポインタ情報と他プロ
セッサのゲート評価情報とを格納する共有メモリと、複
数台のプロセッサからの共有メモリアクセス要求を調停
し共有メモリのアクセス権を共有メモリアクセス要求を
出力した複数台のプロセッサの１台に与える共有メモリ
調停装置と、プロセッサと共有メモリ間の通信を実現す
る通信装置とを具備し、論理シミュレーション処理の終
了したプロセッサが共有メモリを参照し処理の終了して
いないプロセッサのポインタ情報から未評価のゲートデ
ータを読みだし評価ゲート数の評価を行い、この評価結
果を共有メモリへ格納し論理シミュレーション処理が終
了していないプロセッサに通知することにより、特定の
プロセッサに偏った負荷を均等に分散しプロセッサの持
つ計算能力を十分に発揮させ、論理シミュレーションに
要する時間を短縮することができるという効果が有る。
【図１】本発明の一実施例のブロック図である。
【図２】共有メモリの内容の一例を示す図である。
１１ プロセッサ １２ 共有メモリ １３ 調停装置 １４ 通信路 ２１ 評価ゲート数格納領域 ２２ 評価終了ゲート数格納領域 ２３ 評価ゲートへのポインタ格納領域 ２４ 他プロセッサのゲート評価情報格納領域 ２５ 評価結果格納領域
Claims (2)
- 【請求項１】 論理シミュレーション実行時の回路情報
を格納するローカルメモリを具備し論理シミュレーショ
ン処理を並列に実行する複数台のプロセッサと、前記プ
ロセッサのおのおのからアクセスでき前記プロセッサご
とに各時刻の評価ゲート数と評価終了ゲート数と評価ゲ
ートへのポインタ情報と他プロセッサのゲート評価情報
とを格納する共有メモリと、前記複数台のプロセッサか
らの共有メモリアクセス要求を調停し前記共有メモリの
アクセス権を前記共有メモリアクセス要求を出力した複
数台のプロセッサの１台に与える共有メモリ調停装置
と、前記プロセッサと前記共有メモリ間の通信を実現す
る通信装置とを具備し、論理シミュレーション処理の終
了したプロセッサが前記共有メモリを参照し処理の終了
していないプロセッサの前記ポインタ情報から未評価の
ゲートデータを読みだし前記評価ゲート数の評価を行
い、この評価結果を共有メモリへ格納し前記論理シミュ
レーション処理が終了していないプロセッサに通知する
ことを特徴とする論理シミュレーションマシン。 - 【請求項２】 評価ゲート数が一定値を越えたプロセッ
サは共有メモリ中の複数台のプロセッサのそれぞれの評
価ゲート数を参照し、最も評価ゲート数が少ないプロセ
ッサのゲート評価情報に未評価のゲート情報を登録し評
価ゲート数の評価処理を前記最も評価ゲート数が少ない
プロセッサに行わせ、この評価処理の結果を共有メモリ
を介して獲得しタイムホイル処理を行うことを特徴とす
る請求項１記載の論理シミュレーションマシン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258492A JPH0696152A (ja) | 1992-04-22 | 1992-04-22 | 論理シミュレーションマシン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258492A JPH0696152A (ja) | 1992-04-22 | 1992-04-22 | 論理シミュレーションマシン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696152A true JPH0696152A (ja) | 1994-04-08 |
Family
ID=14331284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10258492A Withdrawn JPH0696152A (ja) | 1992-04-22 | 1992-04-22 | 論理シミュレーションマシン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11212818A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 分散シミュレーションシステム |
-
1992
- 1992-04-22 JP JP10258492A patent/JPH0696152A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11212818A (ja) * | 1998-01-23 | 1999-08-06 | Mitsubishi Electric Corp | 分散シミュレーションシステム |
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