JPH03209570A

JPH03209570A - 論理シミュレータ

Info

Publication number: JPH03209570A
Application number: JP2004927A
Authority: JP
Inventors: Tetsuya Hasebe; 鉄也長谷部; Hiroaki Hayashi; 博昭林; Kazuki Shinoda; 一樹篠田
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1990-01-12
Filing date: 1990-01-12
Publication date: 1991-09-12
Anticipated expiration: 2013-09-17
Also published as: JP2797127B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、論理シミュレータに関する。

（従来の技術）一般に、半導体デバイスは多数の基本機能素子からなる
論理回路によって構成されるが、例えば新しい半導体デ
バイスを設計する際においては、設計した論理回路が期
待通りの動作を行うか否か等を予め論理シミュレータに
よりシミュレーションしている。このような論理シミュ
レータは、従来汎用コンピュータ等を用いて、ソフトウ
ェアによって構成されていた。

また、このような論理シミュレータにおける論理シミュ
レーションの高速化を図るため、例えば特開昭５９−３
６５２号公報、特開昭６３−２５７８４１号公報等にお
いて、上述したような論理シミュレータのソフトウェア
の一部を、ハードウェアに置き換えた論理シミュレータ
が提案されている。

（発明が解決しようとする課題）しかしながら、近年半導体デバイスは高集積化される傾
向にあり、これに伴い、論理シミュレタによってシミュ
レーションすべきロジック回路も、大規模化、複雑化す
る傾向にある。このため、上述した従来のソフトウェア
の一部を、ハードウェアに置き換えた論理ンミュレータ
においても、シミュレーションに数時間あるいは数十時
間を要する場合があり、さらに論理シミュレーションの
高速化を図ることが求められている。

本発明は、かかる従来の事情に対処してなされたもので
、従来に較べて高速にシミュレーションを行うことので
きる論理ンミュレータを提供しようとするものである。

［発明の構成コ（課題を解決するだめの手段）すなわち本発明の論理シミュレータは、多数のセルとこ
れらのセルを接続する多数のネットから構成されるロジ
ック回路の動作をシミュレーションする論理シミュレー
タであって、少なくとも、入出力装置から入力された前
記ロジック回路の構成に関するデータと、該ロジック回
路の動作をテストするためのテストパターンに関するデ
ータと、シミュレーション結果とを格納する複数のＲＡ
Ｍと、前記ＲＡＭとの応答により、自走で前記ロジック
回路の状態をシミュレーションするシミュレーションチ
ップとを具備し、前記シミュレーションチップは、前記
ロジック回路を構成するセルのうち、多出力のセルにつ
いて、一出力毎に分割された複数のセルとして取り扱い
、前記シミュレーションを行うことを特徴とする。

（作　用）本発明の論理シミュレータでは、少なくとも、シミュレ
ーションを行うロジックの構成に関するデータと、該ロ
ジックの動作をテストするためのテストパターンに関す
るデータと、シミュレーション結果とを格納する複数の
ＲＡＭとの応答により、シミュレーションチップが、自
走で被シミユレーシヨンロジックの状態をシミュレーシ
ョンする。

また、上記シミュレーションチップは、ロジックを構成
するセルのうち、例えばフリップフロップ、カウンタ等
の多出力のメモリーセルについて、一出力毎に分割され
た複数のセルとして取り扱い、シミュレーションを行う
。なお、メモリーセルには、必要に応じて出力側から入
力端へフィードバックをかけるネットを追加する。

したがって、複雑なゲート構成を有するメモリーセルで
あっても、その遅延時間算出及び出力論理値決定等が通
常のセルと同様に行うことができ、シミュレーション途
中で汎用コンピュータと応答を行わずに、シミュレーシ
ョンチップ内の演算処理で、正確にシミュレーションを
実行することができる。

このため、従来に較べて大幅にシミュレーション速度の
高速化を図ることができる。

（実施例）以下、本発明の一実施例の論理シミュレータを図面を参
照して説明する。

第１図に示すように、この実施例の論理シミュレータは
、　ｌチップ上に形成されたハードウェアから構成され
るシミュレーションチップ１と、例えば複数のＲＡＭか
ら構成されるデータ収容部２と、入出力装置としてのエ
ンジニアリング・ワーク・ステーション（以下ＥＷＳと
いう）３とからその主要部が構成されている。

また、上記シミュレーションチップ１は、タイムホイー
ル部（以下ＴＷＵという）１１と、アキュムレータ部（
以下ＡＣＵという）１２と、ファンクションロジック部
（以下ＦＤＵという）１３とから構成されている。

一方、データ収容部２は、コンデイションステートメモ
リー（以下ＣＯＭという）２１、テストベクタメモリー
（以下ＴＶＭという）２２、タイムホイールメモリー（
以下ＴＷＭという）２３、イベントテーブルメモリー（
以下ＥＴＭという）２４、ネットインフォメーションメ
モリー（以下ＮＩＭという）２５、結果格納用メモリー
（以下Ｒ３Ｍという）２６、セルスペックメモリー（以
下Ｃ３Ｍという）２７、ネットシグナルステートメモリ
ー（以下ＳＴＭという）２８等から構成されている。

上記シミュレーションチップ１とデータ収容部２は、外
部バス（外部データバス、外部アドレスバス）４を介し
て接続されている。

また、ロジック部１内のＴＷＵＩＩ、ＡＣＵｌ２、ＦＤ
ＵｌＢは内部バス（内部データバス、内部アドレスバス
）１４を介して接続されている。

さらに、複数のメモリーのうちＳＴＭ２８だけは、専用
のステートバス（ステートデータバス、ステートアドレ
スバス）３０を介してＡＣＵ　１２に接続されている。

シミュＩノージョンに必要なデータは、ＥＷＳ３によっ
て入力され、データ収容部２に転送され、必要に応じて
シミュレーションチップ１に取り込まれるが、データ収
容部２のメモリーのうち、Ｃ０Ｍ２１には、ＥＷＳ３と
の応答時に必要なデータが収容される。

シミュレーションに必要なデータとしては、ロジックの
構成に関するデータすなわち各セル（論理素子）の接続
状態に関するネットインフオメションデータおよび各セ
ルのスペックに関するセルスペックデータと、シミュレ
ーション用の入力信号に関するテスト豐ベクタ等がある
が、これらは、シミュレーションに先立って予めＥＷＳ
　３からＴＶＭ２２、Ｎ１Ｍ２５、Ｃ３Ｍ２７内に書き
込まれる。

なお、ＴＶＭ２２に格納されるテスト・ベクタには、例
えば入力信号の立ち上り、立ち下がり等の変化（以下イ
ベントという）の種類と、イベントの発生したネット名
に関する情報が発生時刻順に記載されている。また、そ
れぞれのイベントには、イベントの発生順を示すイベン
トゲートフラグが付されている。

また、Ｎ１Ｍ２５に格納されるネットインフォメーショ
ンデータは、第４図に示すように例えばあるセルの出力
側のネットがどのセルに接続されているかを示すネット
次段メモリー（以下ＮＮＭという）２５ａおよび拡張ネ
ット次段メモリー（以下ＥＮＮＭという）２５ｂと、あ
るセルの入力側にどのネットが接続されているかを示す
ネット前段メモリー（以下ＮＢＭという）２５Ｃおよび
拡張ネット前段メモリー（以下Ｅ　Ｎ　Ｂ　Ｍという）
２５ｄとに分けられている。また、このネットインフォ
メーションデータには、セル種（例えばＡＮＤゲートで
あるかＯＲゲートであるか等）に関する情報およびセル
のファンアウト（負荷容量）に関する情報が含まれてい
る。また、Ｃ３Ｍ２７内に格納されるセルスペックデー
タは、各セルのホールドタイム、セットアツプタイム等
のタイミングエラーおよびファンアウトによる遅延時間
を算出するのに必要となる性能を示すものである。

上記ロジックの構成に関するネットインフォメーション
データのうち、例えば第２図（ａ）に示すような複数の
出力ＱＡ−ＱＤを有する多出力のメモリーセルは、第２
図（ｂ）に示すように、各出力ＱＡ、ＱＢ、ＱＣＳＱＤ
毎に分割された複数（この場合４つ）の−出力セルとし
て取り扱う。

また、図中点線で示す如く、必要に応じて各セルに出力
側からフィードバックをかけるネットを追加する。

このように多出力のメモリーセルを分割して取り扱うこ
とにより、ロジック部１でシミュレーションを行う際に
、分割した各セルについて一出力のみに上目して処理す
ることができる。このため、多出力のメモリーセルを、
他のＡＮＤゲートやＯＲゲート等の通常のセルと同様に
取り扱うことが可、能となる。つまり、メモリーセルの
内部が複雑なゲート構成であっても遅延時間算出および
出力論理値決定等を容易に行うことができる。

次に、　■チップ上に形成されたハードウェアから構成
されるロジック部１の構成および動作についてＴＷＵｌ
　１、ＡＣＵｌ　２、ＦＤＵｌＢの順に説明する。

ＴＷＵＩＩは、例えば第３図に示す如く構成されている
。

ＴＷＵｌ　１においては、ＥＷＳ３からＴＶＭ２２に書
き込まれたテスト・ベクタを順次読み込み、ＴＷＭ２３
とＥＴＭ２４に展開するとともに、新しく発生したイベ
ントを発生時刻順にこれらのテスト・ベクタ間に書き込
む。

すなわち、上記ＴＷＭ２３は、イベントを管理するメモ
リーであって、アドレスを絶対時間で持ち、データとし
てイベン！・の発生ネット名、イベント値等のイベント
に関するデータを格納したＥＴＭ２４内のアドレス値（
ポインター）、次のイベントの発生時間（ＴＷＭのアド
レス：ポインター）等を格納する。また、ＥＴＭ２４は
、デル夕としである時間に発生したイベントの発生ネッ
ト名、イベント値を持ち、さらに同時間に発生した別の
イベントデータが格納されているＥＴＭのアドレス値（
ポインター）等を持つ。

ＴＷＵＩＩのデータバスレジスタ４０は、内部バスと外
部バスとをつなぐ双方向レジスタである。

また、コンパレイティプロシック４１は、同時間に発生
するイベントかどうかを判断するものであり、データチ
エツクロジック４２は、新しく発生したイベントやロー
ドしてきたイベントがポインターを切断するかどうか（
ポインターのチェーンをつなぎ直す必要があるか）また
は、メモリーの書き込みが禁止でないかどうか等を判断
する。また、加算ロジック４３は、現在の絶対時間とデ
イレ−値から新しく発生したイベントの絶対時間を算出
する。

また、ＴＶＭカウンタ４４は、ＴＶＭ２２のテスト・ベ
クタをＴＷＭにロードするためのものであり、ＴＷＭカ
ウンタ４５は、ＴＷＭ２３のアドレスとなる絶対時間を
、ＥＴＭカウンタ４６は、ＥＴＭ２４のアドレスを示す
。

また、ビフォーイベントレジスタ（以下ＢＥレジスタと
いう）４７は、現時間のＴＷＭ２３のデータを示す。ネ
クストイベントレジスタ（以下ＮＥレジスタという）４
８は、ＴＶＭ２２からロードされたデータや新しく発生
したイベントデータを格納し処理する。

また、ＴＷＵコントロールロジック４９は、ＴＷＵＩＩ
の動作を制御する。

次にＴＷＵＩＩの動作を説明する。

まず、ＴＷＵｌ　１は、１７Ｍ２２内に収容されたシミ
ュレーションを行うテスト・ベクターを、ＴＷＭ２３に
ロードする。（但し、ＴＷＭ２３の示す時間範囲のみロ
ード）。

上記動作で、同時間に発生するイベントがあれば、その
イベントの発生ネット名、イベント値をＥＴＭ２４に書
き込み、このＥ’ｌ”Ｍ２４のアドレスをＴＷＭ２３の
ポインターとして書き込む。なお、この動作は、ＢＥレ
ジスタ４７と、ＮＥレジスタ４８を用いて行う。また、
ロードしたイベントが先にロードしたイベントを越え、
ＴＷＭ２Ｂの次の発生時間を示すポインターを更新する
（ポインターのチェーンをつなぎ直す）必要があればポ
インタの更新を行う。

上述のようにしてＴＶＭ２２からＴＷＭ２Ｂへのテスト
・ベクターのロードが終了すると、ＡＣＵ１２からのイ
ベント読み出し要求信号（ＡＣＵリクエスト）を受けて
順次イベントをＴＷＭ２ＢからＡＣＵ１２へと読み出す
。

データを送り出すと、外部バス４の使用権はＡＣＵ１２
に移り、ＴＷＵ　１１は、ＦＤＵｌＢから来る新しく発
生したイベント書き込み要求信号またはＡＣＵ１２から
のＡＣＵリクエストが来るまて待機状態となる。

そして、ＡＣＵリクエストが来ると、再び、順次イベン
トをＴＷＭ２３からＡＣＵ１２へと読み出す。

ＦＤＵｌＢからイベント書き込み要求信号が発生したと
き、内部データバス１４には新しく発生したイベントの
発生ネット名、イベント値とデイレ−値が送られて来て
いる。ＴＷＵＩＩは、このデータをデータバスレジスタ
４０でラッチした後、加算器ロジック４３で現在の絶対
時間とデイレ−値から新しく発生したイベントの絶対時
間を算出してＴ、ＷＭ２３に書き込む。この時、ＴＷＭ
２３の次のイベント発生時間を示すポインターを更新す
る（ポインターのチェーンをつなぎ直す）必要があれば
ポインターの更新を行う。

この後、まだＴＷＭ２Ｂ内にイベントがあれば上述した
ように、ＴＷＭ２３からＡＣＵ１２へとイベントを読み
出し、同様な処理を行う。また、ＴＷＭ２３内にイベン
トがなければ、次の時間範囲のテスト・ベクターを、Ｔ
ＶＭ２２からＴＷＭ２３にロードし、上述した処理を繰
り返す。そして、１７Ｍ２２にあるシミュレーションを
行うテスト・ベクターを全てロードして処理し、それに
よって発生するイベントも全て処理したならば、動作を
終了する。

なお、第３図に示す例では、各メモリーとしてＳＲＡＭ
を用いているが、ＤＲＡＭを用いる場合は、ＤＲＡＭコ
ントローラ回路を追加する必要がある。

次に第４図を参照してＡＣＵ１２について説明する。

ＡＣＵ１２では、まずＡＣＵコントロールロジック６０
からＡＣＵリクエストを出し、ＴＷＵｌｌからＴＷアク
ノリッジ信号に同期して内部バス上に出力されたイベン
トデータを、Ｉ　ＢＵＳレジスタ６１にラッチする。Ａ
ＣＵ１２は、ＴＷアクノリッジ信号を受けると外部バス
４の占有権を得、イベントデータをラッチしてイベント
読み出し要求信号を”Ｌ”にすることで内部動作に入る
。

そして、ＩＢＵＳレジスタ６１にラッチしたイベントの
発生ネット名（アドレス）によってＳＴＭ　２８をアク
セスし、イベントの発生したネットの現状態（論理値）
と、イベントゲートフラグをステータスレジスタ６２に
格納する。

この後、ＩＢＵＳレジスタ６１に格納されているＴＷＵ
ＩＩからのイベントゲートフラグと、ステータスレジス
タ６２に格納されている５７Ｍ２８からのイベントゲー
トフラグとを、ＡＬＵ６Ｂで比較演算することで、カレ
ントイベントが有効なイベントであるのか、無効なイベ
ントであるのか、または不確定なイベントであるとして
、論理値”Ｅ“にリプレースしなければならないのかを
判断する。

上記判断において、カレントイベントが無効であると判
断された場合は、次のＴＷｔＪ　１１からのイベントデ
ータの計算に備えて、Ｉ　ＢＵＳレジスタ６１のイベン
トゲートフラグを５７Ｍ２８に書き込んで、カレントイ
ベントの処理を終了する。

一方、上記判断において、カレントイベントが有効ある
いは不確定と判断された場合は、ＩＢＵＳレジスタ６１
のイベントゲートフラグを５７Ｍ２８に書き込み、その
後、データセレクター６４を介してＲ３Ｍ２６にカレン
トイベントの内容を書き残す。この際、カレントイベン
トが書き込まれるアドレスは、Ｒ３Ｍ書き込みアドレス
カウンタ６５によって、”００００”から順次“ＰＦＰ
Ｆ“までインクリメントしていく。

なお、シミュレーションの結果は、−旦ＴＷＭ２３また
はＥＴＭ２４に書き込まれ、デイレ−時間の後、これら
のメモリーから読み出され、イベントゲートフラグの検
査をした後に始めてバストイベントとなりＲ８Ｍ２６に
書き込まれる。

次に、ＡＣＵ１２は、カレントイベントによって発生す
る次段セルの出力変化（次段イベント）を求める作業に
入る。

まず、ＩＢＵＳレジスタ６１にラッチしているイベント
の発生したネット名（アドレス）によってＮ１Ｍ２５中
のＮＮＭ２５　ａをアクセスし、次段イベントの発生す
る可能性のあるネット名（アドレス）、セル種、ファン
アウトをＮＮレジスタ６６に格納する。ここで、次段イ
ベントの発生する可能性のあるネットが２以上ある場合
Ｃよ、２番口以降については次段ネ・ントアドレス同士
をつなぐポインターのみ読みだしておき、最初の次段ネ
ットを処理した後、ポインターによって次の次段ネット
を順次読み出し処理していく。

次に、ＮＮレジスタ６６に格納した次段ネ・ソトのアド
レスによって、Ｎ１Ｍ２５中のＮ８Ｍ２５Ｃをアクセス
し、次段ネ・ットに影響を与える入力ネットのアドレス
、およびその入力ピンコード（クロ゛ツク、クリアー、
データイネーブル、ロード等）をＮＢレジスタ６７に格
納する。入カネ・ソトのアドレスが２以上ある場合は、
次段ネ・ソトの場合と同様に、ポインターを用いて１人
力ずつ読み出していく。また、並列処理により、ＮＮＮ
Ｎジスタ６６格納した次段ネットのアドレスによって、
５７Ｍ２８をアクセスし、次段ネ・ソトの現状態（論理
値）とイベントゲートフラグをステータスレジスタ６２
に格納する。

この後、ＮＢレジスタ６７に格納した入カネツトのアド
レスによって、８１Ｍ２８をアクセスし、入力ネットの
現状態（論理値）をステータスレジスタ６２に格納する
。また、ＮＢレジスタ６７に格納した入力ネットのアド
レスをつなぐポインターによって、ＥＮＢＭ２５ｄをア
クセスし、他の入力ネットのアドレスをＮＢレジスタ６
７に格納する。そして、ステータスレジスタ６２、ＮＮ
レジスタ６６、ＮＢレジスタ６７に格納した次段ネット
、入力ネット、ビンコード、セル種、ファンアウト等に
関する情報を、ステータスレジスタ６２を書き換える毎
に、データセレクター６８から内部バス１４を経由して
ＦＤＵ１３の入力レジスタに転送する。

全ての情報をＦＤＵ　１３に転送し終わると、ＡＣＵコ
ントロールロジック６０からＡＣＵコンティニューか、
ＡＣＵリクエストを出して外部バス４の占有権をＦＤＵ
１３に渡す。

すなわち、次段ネットが複数ある場合は、ＡＣＵコンテ
ィニュー信号を出してＦＤＵ１３、ＴＷＵｌｌの処理が
終了するのを待ち、ＴＷアクノリッジがあれば次の次段
ネットについて、」１記処理を繰り返す。また、次の次
段ネットがない場合は、内部のＮＮレジスタ６６、ＮＢ
レジスタ６７、ステータスレジスタ６２を全てクリアし
、次のカレントイベントがＴＷＵＩＩから内部バス１４
上に出力され、ＴＷアクノリッジがあるまでＡＣＵリク
エストを出して待機する。

次に第５図を参照してＦＤＵ１３について説明する。

まず、ＦＤＵ１３は、上述のようにしてＡＣＵ１２から
転送されたデータをラッチする。そして、各論理ブロッ
クにおいて、入力端子論理値から出力論理値を決定し、
セル種データにより、指定セルの出力論理値を選択する
。

次に、この選択された出力論理値と、現出力論理値との
比較を行い、イベントの発生（変化の有無）を判断する
。また、イベントピン（イベントが発生したビン）以外
の入力データにより出力が決定される場合は、イベント
の発生無しと判定する。

イベントの発生が無い場合は、内部バス１４にイベント
の発生無しの信号を送り、ＦＤＵ１３の処理を終了する
。

一方、イベントの発生がある場合は、現出力論理値と、
上記選択された出力論理値より、イベントの立ち上り／
立ち下り変化を判断し、セル種、入力ビン名、出力ビン
名により、Ｃ３Ｍ２７のアドレスを作成し、Ｃ３Ｍ２７
から入力したデータと、ファンアウトデータから遅延時
間を計算して、ネットアドレス、イベントの有無、論理
値とともに内部バス１４に送り出し、ＦＤＵ１３の処理
を終了する。

こうして、ある時刻において発生したイベントに基づく
被シミユレーシヨンロジックの状態がシミュレーション
されることになる。なお、前述した如く、多出力のメモ
リーセルについては、各出力毎に分割された複数の一出
力セルとして順次与分割されたセルの状態がシミュレー
ションされる。

そして、このような、ＴＷＵＩＩ、ＡＣＵ１２、ＦＤＵ
１３による処理を繰り返すことにより、ＴＶＭ２２内の
テスト・ベクタに応じた被シミユレーシヨンロジックの
時間的な変化を、シミュレーション途中でＥＷＳ　３と
の応答を行うことなく、順次シミュレーションする。

すなわち、この実施例の論理シミュレータでは、メモリ
ー以外のロジック部分が全てＩチップ上にハードウェア
として形成されており、このハードウェア単独でシミュ
レーションを行うことができる。また、多出力のメモリ
ーセルについては、各出力毎に分割された複数の一出力
セルとして取り扱い、必要に応じて各セルに出力側から
フィードバックをかけるネットを追加することにより、
他のＡＮＤゲートやＯＲゲート等の通常のセルと同様に
シミュレーションを行う。つまり、メモリセルの内部が
複雑なゲート構成であっても遅延時間算出および出力論
理値決定等を容易に行うことができる。

したがって、従来の論理シミュレータの如くシミュレー
ション途中でハードウェア部分（シミュレーションチッ
プ１）とソフトウェア部分（ＥＷＳ３）とが応答を行う
必要がない。このため、このような応答に要する時間を
削除することができ、従来に較べて大幅にシミュレーシ
ョン速度を高速化することができる。

なお、上記実施例では、■チップ上にＴＷＵ　１１と、
ＡＣＵ１２と、ＦＤＵ１３とを設けた例について説明し
たが、これらは必ずしも　１チツプ上に設ける必要はな
く、複数例えば２〜３チツプ上に分割して設けＣもよい
。このように構成した場合、各部の構成の変更等は容易
になるが、シミュレーション速度は、　■チップ上に設
けた場合より若干遅くなる。

［発明の効果］以上説明したように、本発明の論理シミュレータによれ
ば、従来に較べてシミュレーション速度の大幅な高速化
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の論理シミュレータの全体構
成を示す図、第２図は多出力セルの取り扱いを説明する
ための図、第３図は第１図の論理シミュレータのタイム
ホイール部の構成を示す図、第４図は第１図の論理シミ
ュレータのアキュムレータ部の構成を示す図、第５図は
第１図の論理シミュレータのファンクションロジック部
の構成を示す図である。１・・・・・・シミュレーションチップ、２・・・・・
・データ収容部（ＲＡＭ）　、３・・・・・・エンジニ
アリング・ワーク・ステーション（入出力装置）、４・
・・・・・外部バス、１１・・・・・・タイムホイール
部、１２・・・・・・アキュムレ〜り部、１３・・・・
・・ファンクションロジック部、１４・・・・・・内部
ハス、２１・・・・・・コンデイションステートメモリ
ー　２２・・・・・・テストベクタメモリ２３・・・・
・・タイムホイールメモリー　２４・・・・・・イベン
トテーブルメモリー　２５・・・・・・ネットインフォ
メーションメモリー　２６・・・・・・結果格納用メモ
リー　２７・・・・・・セルスペックメモリー　２８・
・・・・ネットングナルステートメモリー　３０・・・
・・ステー！・バス。

Claims

【特許請求の範囲】

（１）多数のセルとこれらのセルを接続する多数のネッ
トから構成されるロジック回路の動作をシミュレーショ
ンする論理シミュレータであって、少なくとも、入出力
装置から入力された前記ロジック回路の構成に関するデ
ータと、該ロジック回路の動作をテストするためのテス
トパターンに関するデータと、シミュレーション結果と
を格納する複数のＲＡＭと、前記ＲＡＭとの応答により、自走で前記ロジック回路の
状態をシミュレーションするシミュレーションチップと
を具備し、前記シミュレーションチップは、前記ロジック回路を構
成するセルのうち、多出力のセルについて、一出力毎に
分割された複数のセルとして取り扱い、前記シミュレー
ションを行うことを特徴とする論理シミュレータ。