JPH0693599B2 - 低周波デイジタル・ノツチ・フイルタ - Google Patents
低周波デイジタル・ノツチ・フイルタInfo
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- JPH0693599B2 JPH0693599B2 JP20118586A JP20118586A JPH0693599B2 JP H0693599 B2 JPH0693599 B2 JP H0693599B2 JP 20118586 A JP20118586 A JP 20118586A JP 20118586 A JP20118586 A JP 20118586A JP H0693599 B2 JPH0693599 B2 JP H0693599B2
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- Networks Using Active Elements (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
- Noise Elimination (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は低周波デイジタル・ノツチ・フイルタの設計に
関し、またその設計に関連する複合フイルタに関する。
関し、またその設計に関連する複合フイルタに関する。
デイジタル信号処理装置（DPS）には多くのものある
が、このDPSにおいて必要とする機能のうちの一つは、
低周波信号を除去するフイルタであり、更にその低周波
信号のDC成分を除去するフイルタもある。このようなフ
イルタは、処理中のデイジタル信号がアナログ信号のデ
イジタル表示である場合に典型的に利用され、このアナ
ログ信号には好ましくない50Hz又は60Hzの信号が含まれ
ている。これらの低周波信号には、近接するライン給電
の装置から当該装置に信号として導入されたものがあ
る。存在するDC成分と共に、これらの好ましくない信号
を除去することがしばしば必要となる。
が、このDPSにおいて必要とする機能のうちの一つは、
低周波信号を除去するフイルタであり、更にその低周波
信号のDC成分を除去するフイルタもある。このようなフ
イルタは、処理中のデイジタル信号がアナログ信号のデ
イジタル表示である場合に典型的に利用され、このアナ
ログ信号には好ましくない50Hz又は60Hzの信号が含まれ
ている。これらの低周波信号には、近接するライン給電
の装置から当該装置に信号として導入されたものがあ
る。存在するDC成分と共に、これらの好ましくない信号
を除去することがしばしば必要となる。
［背景技術］ このようなフイルタを実現するために、特に、除去すべ
き信号の周波数がその装置のサンプリング速度の僅かな
部分（約１％）でしかない応用面では、これまでに多数
の異なるフイルタ構造が考えられて来た。このようなフ
イルタの構造の適性を考慮するときは、これらのパフオ
ーマンスを多方面から考慮しなければならない。簡単に
して効果的に実現するために、フイルタは規則的に、か
つ合理的な構造を有することが望ましい。更に、コスト
要因を考えると、最小の複雑さでなければならない。ま
た、乗算回数も最小にしなければならず、乗算係数のワ
ード長は最小にすることが好ましい。信号のワード長を
増加させてしまう他のパフオーマンスに対する考慮もあ
る。巡回型フイルタの構造は、乗算段に続く切り捨て処
理において必ず発生する量子化雑音を増大させる傾向が
ある。フイルタ雑音を許容可能なレベルに保つために、
信号ワード長にビツトを付加させてこのような量子化雑
音の増大を補正することは、良く行なわれている。フイ
ルタの内部ノードにおける信号の振幅も考慮しなければ
ならない。高い効率のＱ係数を有するフイルタは、ある
周波数で総合ゲインが１であっても、内部ノードにおけ
る信号の振幅がその入力信号よりも40dBも大きくなるこ
とがある。クリツピングも信号のワード長を増加するこ
とにより防止している。
き信号の周波数がその装置のサンプリング速度の僅かな
部分（約１％）でしかない応用面では、これまでに多数
の異なるフイルタ構造が考えられて来た。このようなフ
イルタの構造の適性を考慮するときは、これらのパフオ
ーマンスを多方面から考慮しなければならない。簡単に
して効果的に実現するために、フイルタは規則的に、か
つ合理的な構造を有することが望ましい。更に、コスト
要因を考えると、最小の複雑さでなければならない。ま
た、乗算回数も最小にしなければならず、乗算係数のワ
ード長は最小にすることが好ましい。信号のワード長を
増加させてしまう他のパフオーマンスに対する考慮もあ
る。巡回型フイルタの構造は、乗算段に続く切り捨て処
理において必ず発生する量子化雑音を増大させる傾向が
ある。フイルタ雑音を許容可能なレベルに保つために、
信号ワード長にビツトを付加させてこのような量子化雑
音の増大を補正することは、良く行なわれている。フイ
ルタの内部ノードにおける信号の振幅も考慮しなければ
ならない。高い効率のＱ係数を有するフイルタは、ある
周波数で総合ゲインが１であっても、内部ノードにおけ
る信号の振幅がその入力信号よりも40dBも大きくなるこ
とがある。クリツピングも信号のワード長を増加するこ
とにより防止している。
例として、50Hz及び60Hzにおいて少なくとも25dBの信号
除去、DCにおいて全成分の除去、かつ8KHzのシステム・
サンプリング速度において複数の信号又は200Hzについ
て0.7dB以下の減衰を必要とする応用を考えることにす
る。
除去、DCにおいて全成分の除去、かつ8KHzのシステム・
サンプリング速度において複数の信号又は200Hzについ
て0.7dB以下の減衰を必要とする応用を考えることにす
る。
４乗ベキのセクシヨンからなるフイルタは非常に規則的
に、かつ容易に実現される。しかし、最良の雑音及び信
号の増大パフオーマンスを最適化したフイルタは、14×
９ビツトの複数の乗算器と、６遅延素子とを含むものに
なる。これは、約13dBの雑音増幅及び内部ノードで0dB
の雑音ゲインをもたらす。信号のワード長には、前述の
フイルタの補正用に３ビツトを追加して増大させること
が必要となる。しかし、注目すべきは、これには多くの
変形構造が存在することである。従つて、例えば信号増
大のパフオーマンスがかなり低いフイルタでは、11乗算
器及び５遅延素子を用いることにより実現可能となる。
に、かつ容易に実現される。しかし、最良の雑音及び信
号の増大パフオーマンスを最適化したフイルタは、14×
９ビツトの複数の乗算器と、６遅延素子とを含むものに
なる。これは、約13dBの雑音増幅及び内部ノードで0dB
の雑音ゲインをもたらす。信号のワード長には、前述の
フイルタの補正用に３ビツトを追加して増大させること
が必要となる。しかし、注目すべきは、これには多くの
変形構造が存在することである。従つて、例えば信号増
大のパフオーマンスがかなり低いフイルタでは、11乗算
器及び５遅延素子を用いることにより実現可能となる。
［発明の概要］ 本発明は、規則的に、かつ合理的な構造にして、しかも
従来のものよりも同等か又は良好なパフオーマンスを有
する簡単なデイジタル・フイルタを提供することを目的
とする。
従来のものよりも同等か又は良好なパフオーマンスを有
する簡単なデイジタル・フイルタを提供することを目的
とする。
本発明によれば、入力ノードと、前記入力ノードに接続
され、少なくとも一つの遅延素子、及び係数K1により乗
算をする少なくとも１つの係数乗算器を含むと共に、そ
の伝達関数Ａ（ｚ）が次式 Ａ（ｚ）＝［Z-1＋K1］／［１＋K1Z-1］ （ただし、上式におけるZ-1項は単位遅延演算子であ
る。）により与えられる全通過回路網フイルタと、 入力端を前記全通過回路網フイルタの出力端に接続さ
せ、かつＴ出力を負帰還接続により前記入力ノードに接
続させると共に、少なくとも１つの遅延素子、及びそれ
ぞれ係数K2、K3及びK4により乗算をする少なくとも３つ
の係数乗算器を有し、その総合的な伝達関数Ｂ（ｚ）が Ｂ（ｚ）＝［（K3+K2・K4)Z-1−１］／［１−K3Z-1］ により与えられ、かつその入力対Ｔ伝達関数Ｃ（ｚ）が
次式 Ｃ（ｚ）＝K2Z-1／［１−K3Z-1］ により与えられたＴセクシヨン・フイルタと、 巡回型の前記Ｔセクシヨン・フイルタの出力端及び前記
入力ノードに接続された端子出力ノードとを備えた低周
波デイジタル・ノツチ・フイルタが提供される。
され、少なくとも一つの遅延素子、及び係数K1により乗
算をする少なくとも１つの係数乗算器を含むと共に、そ
の伝達関数Ａ（ｚ）が次式 Ａ（ｚ）＝［Z-1＋K1］／［１＋K1Z-1］ （ただし、上式におけるZ-1項は単位遅延演算子であ
る。）により与えられる全通過回路網フイルタと、 入力端を前記全通過回路網フイルタの出力端に接続さ
せ、かつＴ出力を負帰還接続により前記入力ノードに接
続させると共に、少なくとも１つの遅延素子、及びそれ
ぞれ係数K2、K3及びK4により乗算をする少なくとも３つ
の係数乗算器を有し、その総合的な伝達関数Ｂ（ｚ）が Ｂ（ｚ）＝［（K3+K2・K4)Z-1−１］／［１−K3Z-1］ により与えられ、かつその入力対Ｔ伝達関数Ｃ（ｚ）が
次式 Ｃ（ｚ）＝K2Z-1／［１−K3Z-1］ により与えられたＴセクシヨン・フイルタと、 巡回型の前記Ｔセクシヨン・フイルタの出力端及び前記
入力ノードに接続された端子出力ノードとを備えた低周
波デイジタル・ノツチ・フイルタが提供される。
前記低周波デイジタル・ノツチ・フイルタは、応用に従
つてDC除去フイルタと直列接続することができる。
つてDC除去フイルタと直列接続することができる。
［実施例］ 本発明の実施態様を実施例により付図を詳細に参照して
説明する。
説明する。
複合DC除去フイルタをなす低周波デイジタル・ノツチ・
フイルタ部を第１図に示す。本質的に、この低周波デイ
ジタル・ノツチ・フイルタ部は２つのサブフイルタ、即
ち全通過回路網フイルタ１と、Ｔセクシヨン・フイルタ
とからなる。
フイルタ部を第１図に示す。本質的に、この低周波デイ
ジタル・ノツチ・フイルタ部は２つのサブフイルタ、即
ち全通過回路網フイルタ１と、Ｔセクシヨン・フイルタ
とからなる。
全通過回路網フイルタ１は遅延素子５及び係数乗算器７
に関連している。この全通過回路網フイルタ１の伝達関
数の式Ａ（ｚ）は次式により与えられる。
に関連している。この全通過回路網フイルタ１の伝達関
数の式Ａ（ｚ）は次式により与えられる。
Ａ（ｚ）＝（Z-1＋K1）／（１＋K1Z-1） ただし、K1は係数乗算器７に印加された係数値である。
この全通過回路網フイルタ１は標準的な巡回型構造によ
り実現可能であり、例えば「RIAバレルズエラ及びA.Gコ
ンスタンテイニデス著「効果的な補間及び10進用のデイ
ジタル信号処理構造」と題してIEE Proc.、第130Pt.G
号、第６号（1983年12月）、第232頁に説明されている
構造を参照のこと。図示の全通過回路網フイルタ１は、
共通入力と遅延素子５との間に分岐ノード９、及び共通
入力と係数乗算器７との間に分岐ノード11を接続してい
る。更に、全通過回路網フイルタ１は、遅延素子５の出
力端及び係数乗算器７の出力端に出力ノード13を接続し
ている。遅延素子５の出力端と係数乗算器７の入力端と
の間には分岐ノード11を介して交差接続15が接続され、
また係数乗算器７の出力端と遅延素子５の入力端との間
には分岐ノード９を介して交差接続17が接続されてい
る。
この全通過回路網フイルタ１は標準的な巡回型構造によ
り実現可能であり、例えば「RIAバレルズエラ及びA.Gコ
ンスタンテイニデス著「効果的な補間及び10進用のデイ
ジタル信号処理構造」と題してIEE Proc.、第130Pt.G
号、第６号（1983年12月）、第232頁に説明されている
構造を参照のこと。図示の全通過回路網フイルタ１は、
共通入力と遅延素子５との間に分岐ノード９、及び共通
入力と係数乗算器７との間に分岐ノード11を接続してい
る。更に、全通過回路網フイルタ１は、遅延素子５の出
力端及び係数乗算器７の出力端に出力ノード13を接続し
ている。遅延素子５の出力端と係数乗算器７の入力端と
の間には分岐ノード11を介して交差接続15が接続され、
また係数乗算器７の出力端と遅延素子５の入力端との間
には分岐ノード９を介して交差接続17が接続されてい
る。
Ｔセクシヨン・フイルタ３は全通過回路網フイルタ１の
出力ノード13に接続されている。Ｔセクシヨン・フイル
タ３は、それぞれ係数K2、K3及びK4により乗算を行なう
３つの乗算器19、21及び23からなる。Ｔセクシヨン・フ
イルタ３の伝達関数Ｂ（ｚ）及びＣ（ｚ）の形式は次の
式により与えられる。
出力ノード13に接続されている。Ｔセクシヨン・フイル
タ３は、それぞれ係数K2、K3及びK4により乗算を行なう
３つの乗算器19、21及び23からなる。Ｔセクシヨン・フ
イルタ３の伝達関数Ｂ（ｚ）及びＣ（ｚ）の形式は次の
式により与えられる。
Ｂ（ｚ）＝［（K3+K2・K4)Z-1−１］／［１−K3Z-1］ （入力〜出力） 及び Ｃ（ｚ）＝K2Z-1／［１−K3Z-1］ （入力〜タツプ） 第１図に示すように、実施により作成されたＴセクシヨ
ン・フイルタ３では、乗算器19、分岐ノード27、遅延装
置25及び乗算器21を直列に接続し、また分岐ノード27を
介する乗算器23によつて遅延装置25を側路させている。
乗算器21の出力端は出力ノード29に接続されている。出
力ノード29はＴセクシヨン・フイルタ３の入力にも接続
され、入力信号により引算をしている。
ン・フイルタ３では、乗算器19、分岐ノード27、遅延装
置25及び乗算器21を直列に接続し、また分岐ノード27を
介する乗算器23によつて遅延装置25を側路させている。
乗算器21の出力端は出力ノード29に接続されている。出
力ノード29はＴセクシヨン・フイルタ３の入力にも接続
され、入力信号により引算をしている。
低周波デイジタル・ノツチ・フイルタ部は入力ノード31
及び端子出力ノード33により完全なものとなる。フイー
ドバツク信号は、Ｔセクシヨン・フイルタ３における遅
延装置25と乗算器21との間の信号線上の点から取り出さ
れ、かつ入力ノード31において入力信号の引算をする。
入力ノード31の出力信号は並列に全通過回路網フイルタ
１の入力端及び端子出力ノード33に導かれ、ここでＴセ
クシヨン・フイルタ３の出力信号と加算される。
及び端子出力ノード33により完全なものとなる。フイー
ドバツク信号は、Ｔセクシヨン・フイルタ３における遅
延装置25と乗算器21との間の信号線上の点から取り出さ
れ、かつ入力ノード31において入力信号の引算をする。
入力ノード31の出力信号は並列に全通過回路網フイルタ
１の入力端及び端子出力ノード33に導かれ、ここでＴセ
クシヨン・フイルタ３の出力信号と加算される。
第１図に示す低周波デイジタル・ノツチ・フイルタ部
は、更に第５の乗算器35を端子出力ノード33の出力端に
接続させている。この乗算器35でも値が1/2の係数K5に
より乗算を行なつている。
は、更に第５の乗算器35を端子出力ノード33の出力端に
接続させている。この乗算器35でも値が1/2の係数K5に
より乗算を行なつている。
第２図に合成フイルタのDC除去フイルタ部を示す。この
DC除去フイルタ部は、前述の低周波デイジタル・ノツチ
・フイルタ部と直列に接続されている。このDC除去フイ
ルタ部は本質的に全通過回路網フイルタ１と、出力ノー
ド37とからなる。このDC除去フイルタ部に対する入力
は、全通過回路網フイルタ１と、出力ノード37とに対し
て並列に供給される。出力ノード37において、全通過回
路網フイルタ１の出力信号をその入力信号により引算す
る。全通過回路網フイルタ１は第１図を参照して先に説
明した構造と同一のものでもよい。この場合、係数乗算
器７は係数K6により乗算を行なう。第２図に示すDC除去
フイルタ部において、出力ノード37は第７の乗算器39に
接続されている。この乗算器39は値1/2の係数による乗
算を更に行なう。このようなDC除去フイルタを選択する
ことにより、片方の４乗ベキのセクシヨンに比較して応
答が改善されており、また形式がノツチ・フイルタに良
く似ているので、効果的な実施の可能性が高められる。
DC除去フイルタ部は、前述の低周波デイジタル・ノツチ
・フイルタ部と直列に接続されている。このDC除去フイ
ルタ部は本質的に全通過回路網フイルタ１と、出力ノー
ド37とからなる。このDC除去フイルタ部に対する入力
は、全通過回路網フイルタ１と、出力ノード37とに対し
て並列に供給される。出力ノード37において、全通過回
路網フイルタ１の出力信号をその入力信号により引算す
る。全通過回路網フイルタ１は第１図を参照して先に説
明した構造と同一のものでもよい。この場合、係数乗算
器７は係数K6により乗算を行なう。第２図に示すDC除去
フイルタ部において、出力ノード37は第７の乗算器39に
接続されている。この乗算器39は値1/2の係数による乗
算を更に行なう。このようなDC除去フイルタを選択する
ことにより、片方の４乗ベキのセクシヨンに比較して応
答が改善されており、また形式がノツチ・フイルタに良
く似ているので、効果的な実施の可能性が高められる。
第３図には、要求される周波数応答の上限及び下限並び
に典型的な動作特性をそれぞれ示す３つのラインが示さ
れている。第３図において、直角に交わっている一連の
直線の線分からなる上側のラインは、周波数応答条件の
上限を示している。また、第３図において、200Hzで横
軸と交わっている下側のラインは、周波数応答特性の下
限を示している。第３図の上側のライン及び下側ライン
に示されるように、50Hzでは減衰が必要であり、また20
0Hzより高い周波数では平坦な応答が必要である。そし
て、第３図において、約50Hzで横軸の下側で一時的に消
失している中間のラインは、典型的な周波数応答を示
す。この中間のラインが示す周波数応答は、前述した第
１図及び第２図に示された回路において、前記係数K1〜
K7を次の第１表に示された値とすることにより、得られ
たものである。この場合において、サンプリング周波数
は8kHzである。なお、第１表は、係数K1〜K7の典型的な
値の例を示しているが、本願発明ではその値に限定され
るものではない。
に典型的な動作特性をそれぞれ示す３つのラインが示さ
れている。第３図において、直角に交わっている一連の
直線の線分からなる上側のラインは、周波数応答条件の
上限を示している。また、第３図において、200Hzで横
軸と交わっている下側のラインは、周波数応答特性の下
限を示している。第３図の上側のライン及び下側ライン
に示されるように、50Hzでは減衰が必要であり、また20
0Hzより高い周波数では平坦な応答が必要である。そし
て、第３図において、約50Hzで横軸の下側で一時的に消
失している中間のラインは、典型的な周波数応答を示
す。この中間のラインが示す周波数応答は、前述した第
１図及び第２図に示された回路において、前記係数K1〜
K7を次の第１表に示された値とすることにより、得られ
たものである。この場合において、サンプリング周波数
は8kHzである。なお、第１表は、係数K1〜K7の典型的な
値の例を示しているが、本願発明ではその値に限定され
るものではない。
第１表 係数 値 K1 −［１−3/16］ K2 1/16 K3 １−1/128 K4 1/4 K5 1/2 K6 −［１−1/32］ K7 1/2 第３図から明らかなように、以上で与えられた係数を採
用すれば、所要パフオーマンスが簡単に得られる。第３
図はDC除去、50Hzにおける低周波除去、及び200Hzにお
いて平坦に近い応答を示している。
用すれば、所要パフオーマンスが簡単に得られる。第３
図はDC除去、50Hzにおける低周波除去、及び200Hzにお
いて平坦に近い応答を示している。
次の表は第１図及び第２図に示す２つのセクシヨンを考
慮したパフオーマンスを示す。
慮したパフオーマンスを示す。
第２表 構造：適度な規則性、基本的なビルデイング・ブロツク のフイルタとして簡単な全通過回路網を使用、 複雑さ:7乗算器、３遅延素子、 乗算器:7ビツト、ただし、７乗算器のうちの４乗算 器、２のベキ乗による単なる割算であるので、 非常に簡単に実施可能、 雑音増幅度：約10dB、 中間ノードにおける最大雑音ゲイン:3dB、 信号ワード長：フイルタの補正に３付加ビツトを必要 とする。
この発明の構造は、規則的な構造が僅かに犠牲になるだ
けで、多くの従来構造に対して多くの改良が得られるこ
とが分かる。このような構造は、メモリ素子数の1/2、
及び乗算器数の1/2を用い、与えられた信号ワード長に
対して先に述べた４乗ベキのセクシヨン・フイルタと同
じようなパフオーマンスが得られるように管理してお
り、多くの場合、乗算は簡単なもの、例えば1/2等とな
る。
けで、多くの従来構造に対して多くの改良が得られるこ
とが分かる。このような構造は、メモリ素子数の1/2、
及び乗算器数の1/2を用い、与えられた信号ワード長に
対して先に述べた４乗ベキのセクシヨン・フイルタと同
じようなパフオーマンスが得られるように管理してお
り、多くの場合、乗算は簡単なもの、例えば1/2等とな
る。
他の応用の仕様に対応するために、特にサンプリング周
波数に相対してノツチ・フイルタの周波数を変更するた
めに、係数K1及びK7を変更することができる。
波数に相対してノツチ・フイルタの周波数を変更するた
めに、係数K1及びK7を変更することができる。
前述の構造の効果の１つは、異なる要求に対応するよう
に係数を変更したときでも、２により割算する２回路を
従属接続することにより、多くの乗算を簡単に実行する
ことができることである。従つて、第１図及び第２図を
参照すると、係数K5及びK7は常に1/2となるように選択
される。係数K2及びK4が1/2のベキ乗でなく、かつ係数K
3が以下の係数K2及びK4が関連するときは、即ち、 K3＝１−（２＊K2＊K4） ときは、この選択を通常に、即ち１にすることができ
る。
に係数を変更したときでも、２により割算する２回路を
従属接続することにより、多くの乗算を簡単に実行する
ことができることである。従つて、第１図及び第２図を
参照すると、係数K5及びK7は常に1/2となるように選択
される。係数K2及びK4が1/2のベキ乗でなく、かつ係数K
3が以下の係数K2及びK4が関連するときは、即ち、 K3＝１−（２＊K2＊K4） ときは、この選択を通常に、即ち１にすることができ
る。
第１図はこの発明により実施した低周波デイジタル・ノ
ツチ・フイルタの回路ブロツク図、第２図は第１図に示
す低周波デイジタル・ノツチ・フイルタと組合わせて用
いられるDC除去フイルタの回路ブロツク図、第３図は典
型的なゲイン周波数応答特性、及び第１図及び第２図に
示すフイルタの組合わせを用いて得られる周波数応答を
示す特性図である。 １…全通過回路網フイルタ、３…Ｔセクシヨン・フイル
タ、5,25…遅延素子、7,19,21,23,35…乗算器、9,11,27
…分岐ノード、13,29,37…出力ノード、15,17…交差接
続、31…入力ノード、33…端子出力ノード。
ツチ・フイルタの回路ブロツク図、第２図は第１図に示
す低周波デイジタル・ノツチ・フイルタと組合わせて用
いられるDC除去フイルタの回路ブロツク図、第３図は典
型的なゲイン周波数応答特性、及び第１図及び第２図に
示すフイルタの組合わせを用いて得られる周波数応答を
示す特性図である。 １…全通過回路網フイルタ、３…Ｔセクシヨン・フイル
タ、5,25…遅延素子、7,19,21,23,35…乗算器、9,11,27
…分岐ノード、13,29,37…出力ノード、15,17…交差接
続、31…入力ノード、33…端子出力ノード。
Claims (6)
- 【請求項１】低周波ディジタル・ノッチ・フィルタにお
いて、 入力ノードと、 前記入力ノードに接続され、少なくとも一つの遅延素
子、及び係数K1により乗算をする少なくとも１つの係数
乗算器を含むと共に、その伝達関数Ａ（ｚ）が次式 Ａ（ｚ）＝［Z-1+K1］／［１＋K1Z-1］、ただし、上式
におけるZ-1項は単位遅延演算子とする、により与えら
れる全通過回路網フィルタと、 入力端を前記全通過回路網フィルタの出力端に接続さ
れ、かつＴ出力を負帰還接続により前記入力ノードに接
続させると共に、少なくとも１つの遅延素子、及びそれ
ぞれ係数K2，K3及びK4により乗算をする少なくとも３つ
の係数乗算器を有し、その総合的な伝達関数Ｂ（ｚ）が Ｂ（ｚ）＝［（K3+K2・K4)Z-1−１］／［１−K3Z-1］ により与えられ、かつ その入力からのＴ伝達関数Ｃ（ｚ）が次式 Ｃ（ｚ）＝K2Z-1／［１−K3Z-1］ により与えられたＴセクション・フィルタと、 巡回型の前記Ｔセクション・フィルタの出力端及び前記
入力ノードに接続された端子出力ノードと、を有するこ
とを特徴とする低周波ディジタル・ノッチ・フィルタ。 - 【請求項２】特許請求の範囲第１項記載の低周波ディジ
タル・ノッチ・フィルタにおいて、前記全通過回路網は
遅延素子と、乗算器とを有し、前記遅延素子及び乗算器
をそれぞれ分岐ノードを介して共通入力に接続し、それ
らの出力を出力ノードに接続し、かつその出力と前記分
岐ノードとの間に交差接続を有することを特徴とする低
周波ディジタル・ノッチ・フィルタ。 - 【請求項３】特許請求の範囲第１項又は第２項記載の低
周波ディジタル・ノッチ・フィルタにおいて、前記Ｔセ
クション・フィルタは３つの乗算器と、１つの遅延素子
とを有し、前記乗算器のうちの２つは前記遅延素子の各
端に接続され、残りの前記乗算器は前記遅延素子を分岐
ノードにより側路接続させ、その出力ノードは前記乗算
器から出力される信号を共通入力端に導入された信号に
より引算するように接続されていることを特徴とする低
周波デジタル・ノッチ・フィルタ。 - 【請求項４】特許請求の範囲第１項乃至第３項のいずれ
かの項記載の低周波ディジタル・ノッチ・フィルタにお
いて、係数K3の値は式 K3＝１−（２＊K2＊K4） により係数K2及びK4に関連され、前記係数K2及びK4は1/
2のベキ乗であることを特徴とする低周波ディジタル・
ノッチ・フィルタ。 - 【請求項５】低周波ディジタル・ノッチ・フィルタに用
いるＴセクション・フィルタにおいて、前記Ｔセクショ
ン・フィルタは少なくとも一つの遅延素子と、係数K2、
K3及びK4によりそれぞれ乗算をし、その総合的な伝達関
数Ｂ（ｚ）が次式 Ｂ（ｚ）＝［（K3+K2・K4)Z-1−１］／［１−K3Z-1］ により与えられ、かつその入力のＴ伝達関数Ｃ（ｚ）が
次式 Ｃ（ｚ）＝K2Z-1／［１−K3Z-1］ により与えられる少なくとも３つの係数乗算器とを備え
ると共に、巡回型の前記Ｔセクション・フィルタの出力
端と前記入力ノードとに接続された出力ノードを備えた
ことを特徴とするＴセクション・フィルタ。 - 【請求項６】特許請求の範囲第５項記載のＴセクション
・フィルタにおいて、前記Ｔセクション・フィルタは３
つの乗算器と、１つの遅延素子とからなり、前記乗算器
のうちの２つは前記遅延素子の各端に接続され、残りの
前記遅延素子は分岐ノードを介して前記遅延素子を側路
接続し、その出力ノードは前記乗算器から出力される信
号を共通入力端に導入された信号により引算するように
接続されたことを特徴とするＴセクション・フィルタ。
Applications Claiming Priority (4)
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|---|---|---|---|
| GB858521378A GB8521378D0 (en) | 1985-08-28 | 1985-08-28 | Digital notch filter |
| GB8521378 | 1985-08-28 | ||
| GB8522643A GB2182513B (en) | 1985-08-28 | 1985-09-12 | Low frequency digital notch filter |
| GB8522643 | 1985-09-28 |
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|---|---|
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|---|---|---|---|
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