JPH069206B2 - 埋め込みチャネル電界効果トランジスタの動作方法 - Google Patents
埋め込みチャネル電界効果トランジスタの動作方法Info
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- JPH069206B2 JPH069206B2 JP59166620A JP16662084A JPH069206B2 JP H069206 B2 JPH069206 B2 JP H069206B2 JP 59166620 A JP59166620 A JP 59166620A JP 16662084 A JP16662084 A JP 16662084A JP H069206 B2 JPH069206 B2 JP H069206B2
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Description
【発明の詳細な説明】 技術分野 本発明は，一般的には集積回路用半導体高速電子スイツ
チングデバイス，より具体的には電界効果トランジスタ
に係る。
チングデバイス，より具体的には電界効果トランジスタ
に係る。
発明の背景 マイクロプロセツサのような超大規模集積（VLSI）回路
は，回路全体での過度のパワー（電力）消費を避けるた
め，低パワー（電力）消費論理ゲートを必要とする。し
かし，パワー（電力）消費及びスイツチング遅延は，そ
れらの積，パワー遅延積に従つて結合される。この積
は，主としてデバイス（すなわち形状）寸法及び電圧ス
イングにより決る。現在のVLSI MOS FET（金属−酸化
物−半導体電界効果トランジスタ）デバイスは，典型的
な場合，約５ボルトで動作し，１μｍの形状寸法の場
合，パワー−遅延積は約１００フエムトジユール（１フ
エムトジユール＝10-15ジユール）である。これは１デ
バイス当り約１μｗ（マイクロワツト）のパワー（電
力）消費）と組合さつて，スイツチング遅延を，約１０
nsec（ナノセカンド）以上に限定する。あるいは，MOS
FETは約５０psec（ピコセカンド）遅延を生ずるよう
に設計できるが，パワー（電力）消費は１デバイス当
り，約１ｍｗに増加する。そのような分散の値はVLSI回
路に必要な多数のデバイスを作成するにはあまりにも高
すぎる。
は，回路全体での過度のパワー（電力）消費を避けるた
め，低パワー（電力）消費論理ゲートを必要とする。し
かし，パワー（電力）消費及びスイツチング遅延は，そ
れらの積，パワー遅延積に従つて結合される。この積
は，主としてデバイス（すなわち形状）寸法及び電圧ス
イングにより決る。現在のVLSI MOS FET（金属−酸化
物−半導体電界効果トランジスタ）デバイスは，典型的
な場合，約５ボルトで動作し，１μｍの形状寸法の場
合，パワー−遅延積は約１００フエムトジユール（１フ
エムトジユール＝10-15ジユール）である。これは１デ
バイス当り約１μｗ（マイクロワツト）のパワー（電
力）消費）と組合さつて，スイツチング遅延を，約１０
nsec（ナノセカンド）以上に限定する。あるいは，MOS
FETは約５０psec（ピコセカンド）遅延を生ずるよう
に設計できるが，パワー（電力）消費は１デバイス当
り，約１ｍｗに増加する。そのような分散の値はVLSI回
路に必要な多数のデバイスを作成するにはあまりにも高
すぎる。
１フエムトジユール・パワー遅延積に対応する高速
（たとえば＜１nsec）及び低パワー（たとえば１μ
ｗ）で同時に動作できるスイツチングデバイスが必要で
ある。形状寸法は最小寸法の基本的限界に近づきつつあ
るため，パワー遅延積のそのような減少は，電圧スイン
グを大きく減すことによつてのみ，達成できる。しか
し，現在のVLSI MOS FETデバイスの電圧スイングと室
温における動作に対するかなり厳しい限界が，そのよう
な低電圧の使用を妨げている。
（たとえば＜１nsec）及び低パワー（たとえば１μ
ｗ）で同時に動作できるスイツチングデバイスが必要で
ある。形状寸法は最小寸法の基本的限界に近づきつつあ
るため，パワー遅延積のそのような減少は，電圧スイン
グを大きく減すことによつてのみ，達成できる。しか
し，現在のVLSI MOS FETデバイスの電圧スイングと室
温における動作に対するかなり厳しい限界が，そのよう
な低電圧の使用を妨げている。
発明の概要 本発明では、埋め込みチャネル電界効果デバイスはチャ
ネル領域中に多数キャリアのフリーズアウトが生ずるよ
う構成されているものである。デバイスはバイアスさ
れ、ゲート電圧はパルス化されている。そしてパルスに
応答して埋め込みチャネル中に過渡的導電性が発生す
る。
ネル領域中に多数キャリアのフリーズアウトが生ずるよ
う構成されているものである。デバイスはバイアスさ
れ、ゲート電圧はパルス化されている。そしてパルスに
応答して埋め込みチャネル中に過渡的導電性が発生す
る。
過度的導電性を発生させるのに必要なスイツチングパル
ス電圧は，高速スイツチングを行わせるのに十分なだけ
低い。チヤネル領域の静的な相互コンダクタンスは，キ
ヤリヤのフリーズアウトのため及び表面導電効果がない
ため非常に低い。スイツチングパルスに対する埋め込み
チヤネルの過度的導電性応答は，絶対的な電圧閾値に依
存するのではなく，絶対的なゲート電圧の約１ボルト又
はそれ以上の本質的な範囲で，パルス電圧差に依存す
る。その結果，多数のそのようなデバイスを含む集積回
路は，個々のデバイスに現れる絶対的な電圧の変化又は
デバイス閾値電圧のデバイス間の変化に対して，感度を
示さない。デバイスを低温で動作させ，半導体中の非平
衡プロセスに基いたダイナミツクスイツチをさせること
により，ここで述べた本発明は２５ｍＶ（ミリボルト）
もの低いスイツチング電圧とVLSI回路の実質的な電圧感
度限界と両立する数アトジユール（ato＝10 -18）もの小
さなパワー−遅延積を実現する。
ス電圧は，高速スイツチングを行わせるのに十分なだけ
低い。チヤネル領域の静的な相互コンダクタンスは，キ
ヤリヤのフリーズアウトのため及び表面導電効果がない
ため非常に低い。スイツチングパルスに対する埋め込み
チヤネルの過度的導電性応答は，絶対的な電圧閾値に依
存するのではなく，絶対的なゲート電圧の約１ボルト又
はそれ以上の本質的な範囲で，パルス電圧差に依存す
る。その結果，多数のそのようなデバイスを含む集積回
路は，個々のデバイスに現れる絶対的な電圧の変化又は
デバイス閾値電圧のデバイス間の変化に対して，感度を
示さない。デバイスを低温で動作させ，半導体中の非平
衡プロセスに基いたダイナミツクスイツチをさせること
により，ここで述べた本発明は２５ｍＶ（ミリボルト）
もの低いスイツチング電圧とVLSI回路の実質的な電圧感
度限界と両立する数アトジユール（ato＝10 -18）もの小
さなパワー−遅延積を実現する。
実施例の説明 本発明の一実施例が第１図のデバイス（10）で，それは
Ｎ−チヤネル埋め込みチヤネルMOS FET（１１）を含
む。MOS FET(11)は一表面に高濃度Ｐ++導電領域（１
４）と，その上に重畳された金属基板バイアス電極(16)
を有するＰ形伝導形ホウ素ドープシリコン基板（１２）
を含む。基板（１２）は（１００）ミラー指数面方向と
８オーム・センチメートルの導電率を有する。基板（１
２）の相対する面には、導電性Ｎ++ドレイン領域（１
８）が形成されており，それにはオーム性電極（２０）
が固着されている。このドレイン領域（１８）から離れ
て，Ｎ++導電性ソース領域（２２）があり，それにはオ
ーム性電極（２４）が固着されている。ソース（２２）
及びドレイン（１８）間の基板（１２）の表面上に，酸
化物絶縁層（28）により，基板（１２）から分離された
金属ゲート電極（２６）がある。補償用Ｎ形ドーパント
を添加するか又はＮ形表面層を成長させ，その領域をＮ
形伝導形とすることにより，ドレイン（１８）及びソー
ス（２２）間の深さＸｊまで基板（１２）の表面領域
に，チヤネル領域(30)が形成される。これにより，ドレ
イン（１８）及びソース（２２）間の基板（１２）内に
Ｐ−Ｎ接合（３２）が生じる。約０．５μｍの厚さと約
０．２オームセンチメートルの体積抵抗率を有するチヤ
ネル領域（３０）表面Ｎ形層により，無電界埋め込みチ
ヤネル領域が，確実に形成される。
Ｎ−チヤネル埋め込みチヤネルMOS FET（１１）を含
む。MOS FET(11)は一表面に高濃度Ｐ++導電領域（１
４）と，その上に重畳された金属基板バイアス電極(16)
を有するＰ形伝導形ホウ素ドープシリコン基板（１２）
を含む。基板（１２）は（１００）ミラー指数面方向と
８オーム・センチメートルの導電率を有する。基板（１
２）の相対する面には、導電性Ｎ++ドレイン領域（１
８）が形成されており，それにはオーム性電極（２０）
が固着されている。このドレイン領域（１８）から離れ
て，Ｎ++導電性ソース領域（２２）があり，それにはオ
ーム性電極（２４）が固着されている。ソース（２２）
及びドレイン（１８）間の基板（１２）の表面上に，酸
化物絶縁層（28）により，基板（１２）から分離された
金属ゲート電極（２６）がある。補償用Ｎ形ドーパント
を添加するか又はＮ形表面層を成長させ，その領域をＮ
形伝導形とすることにより，ドレイン（１８）及びソー
ス（２２）間の深さＸｊまで基板（１２）の表面領域
に，チヤネル領域(30)が形成される。これにより，ドレ
イン（１８）及びソース（２２）間の基板（１２）内に
Ｐ−Ｎ接合（３２）が生じる。約０．５μｍの厚さと約
０．２オームセンチメートルの体積抵抗率を有するチヤ
ネル領域（３０）表面Ｎ形層により，無電界埋め込みチ
ヤネル領域が，確実に形成される。
MOS FETデバイス（１１）は冷却基本(34)と密着させて
置かれ，基体はその温度を約３０ケルビン以下に保つ。
これにより、チヤネル領域（３０）中の事実上すべての
多数キヤリヤ（電子）をフリーズアウトさせ，チヤネル
領域を半絶縁性にする。
置かれ，基体はその温度を約３０ケルビン以下に保つ。
これにより、チヤネル領域（３０）中の事実上すべての
多数キヤリヤ（電子）をフリーズアウトさせ，チヤネル
領域を半絶縁性にする。
通常のMOS FETを伴う回路は，標準気圧における窒素の
沸点である７７Ｋで動作するように設計することが知ら
れている。この温度において，これらのデバイスはほぼ
より高いキヤリヤ移動度により，改善された高率で動作
する。しかし，考察中のデバイス機構は，その点を除い
て３００Ｋ又は室温におけるそれらデバイスで活性な機
構と同様である。MOS FETが約３０Ｋ以下の低温に冷却
された時，キヤリヤフリーズアウトは顕著になる。ドー
パント不純物は一般にイオン化した荷電状態より平衡な
中性電荷状態にあり、デバイスの無電界領域は半絶縁性
である。
沸点である７７Ｋで動作するように設計することが知ら
れている。この温度において，これらのデバイスはほぼ
より高いキヤリヤ移動度により，改善された高率で動作
する。しかし，考察中のデバイス機構は，その点を除い
て３００Ｋ又は室温におけるそれらデバイスで活性な機
構と同様である。MOS FETが約３０Ｋ以下の低温に冷却
された時，キヤリヤフリーズアウトは顕著になる。ドー
パント不純物は一般にイオン化した荷電状態より平衡な
中性電荷状態にあり、デバイスの無電界領域は半絶縁性
である。
不純物電荷はゆっくりしたキャリア捕獲／放出速度で電
位変化に応答する。MOS FETソースとドレイン領域は移
動キャリアを素早く供給して不純物電荷のゆっくりした
応答の補償をする。これがフリーズアウトにおける過渡
的導電効果を生じさせ、それはイオン化された不純物電
荷の緩和（弛緩）の際の非平衡状態の結果である。この
フリーズアウトにおける過渡的導電率は，多数キヤリヤ
捕獲プロセスを通して，表面空乏層中のドナ原子を中性
化することにより，その新しい平衡幅に表面空乏層幅が
近づくにつれ，緩和する。緩和時間は約１０-8秒以上が
典型的で，サブナノセカンドスイツチング時間に比べ遅
い。しかし，緩和は多数キヤリヤが存在するようになる
まで始まらない。従って、あるコンダクタンス（導電
性）が裏面空乏層（及びコンダクタンス）の緩和前に必
ず生ずる。
位変化に応答する。MOS FETソースとドレイン領域は移
動キャリアを素早く供給して不純物電荷のゆっくりした
応答の補償をする。これがフリーズアウトにおける過渡
的導電効果を生じさせ、それはイオン化された不純物電
荷の緩和（弛緩）の際の非平衡状態の結果である。この
フリーズアウトにおける過渡的導電率は，多数キヤリヤ
捕獲プロセスを通して，表面空乏層中のドナ原子を中性
化することにより，その新しい平衡幅に表面空乏層幅が
近づくにつれ，緩和する。緩和時間は約１０-8秒以上が
典型的で，サブナノセカンドスイツチング時間に比べ遅
い。しかし，緩和は多数キヤリヤが存在するようになる
まで始まらない。従って、あるコンダクタンス（導電
性）が裏面空乏層（及びコンダクタンス）の緩和前に必
ず生ずる。
MOS FET（１１）が適切にバイアスされた時（たとえば
ゲートソース電圧Ｖｇｓが約０ボルト，ドレイン−ソー
ス電圧Ｖｄｓが約２５ミリボルト，基板バイアス−ソー
ス電圧Ｖｂｓが約０ボルト），厚さＷｓを有する表面空
乏領域（３６）及び厚さＷｂを有する内部空乏領域（３
８）が，Ｎ−形チヤネル領域（３０）内に形成される。
空乏領域（３６，３８）は厚さＷｂｃを有する無電界埋
め込みコンダクタンスチヤネル（４０）により，分離さ
れている。
ゲートソース電圧Ｖｇｓが約０ボルト，ドレイン−ソー
ス電圧Ｖｄｓが約２５ミリボルト，基板バイアス−ソー
ス電圧Ｖｂｓが約０ボルト），厚さＷｓを有する表面空
乏領域（３６）及び厚さＷｂを有する内部空乏領域（３
８）が，Ｎ−形チヤネル領域（３０）内に形成される。
空乏領域（３６，３８）は厚さＷｂｃを有する無電界埋
め込みコンダクタンスチヤネル（４０）により，分離さ
れている。
箱（４２）中に概略的に示されるようにゲート（２６）
のバイアス電圧Ｖｇｓに，△Ｖｇｓだけパルスが加わっ
た時，箱（４４）に概略的に示されるように，過渡的導
電性が埋め込みチヤネル（４０）中に生じる。過渡的導
電性は，スイツチングパルスに応答して，埋め込みチヤ
ネル（４０）中に生じる急激な電界のため，ソース（２
２）及びドレイン（１８）から埋め込みチヤネル（４
０）中に可動キヤリヤが移動するためと信じられてい
る。表面空乏層の不純物原子は，十分イオン化してい
る。多数キヤリヤ埋め込みチヤネル（４０）中に注入さ
れた後，表面空乏層（３６）端付近のそれらは，イオン
化ドナにより捕獲され，空乏層（３６）端におけるドナ
原子を中性化し，表面空乏層（３６）幅を縮小させる。
多数キヤリヤが捕獲されるにつれ，導電率はすべてが捕
獲されるまで減少する。（すなわち，導電率はゼロにな
る。）ゲート電圧Ｖｇｓがその最初の値に戻つた時，表
面空乏層（３６）はキヤリア放出のはるかに遅いプロセ
スにより，その最初の幅Ｗｓに戻る。安定にするために
は，ゲートパルス幅は捕獲時間，すなわち約１ナノセカ
ンド又はそれ以下に比べ，小さくすべきである。コンダ
クタンスはソース（２２）及びドレイン（１８）を通つ
てのキヤリヤの抜き取りにより，（ゲートバイアスが戻
つた時）非常に急速にゼロに戻る。
のバイアス電圧Ｖｇｓに，△Ｖｇｓだけパルスが加わっ
た時，箱（４４）に概略的に示されるように，過渡的導
電性が埋め込みチヤネル（４０）中に生じる。過渡的導
電性は，スイツチングパルスに応答して，埋め込みチヤ
ネル（４０）中に生じる急激な電界のため，ソース（２
２）及びドレイン（１８）から埋め込みチヤネル（４
０）中に可動キヤリヤが移動するためと信じられてい
る。表面空乏層の不純物原子は，十分イオン化してい
る。多数キヤリヤ埋め込みチヤネル（４０）中に注入さ
れた後，表面空乏層（３６）端付近のそれらは，イオン
化ドナにより捕獲され，空乏層（３６）端におけるドナ
原子を中性化し，表面空乏層（３６）幅を縮小させる。
多数キヤリヤが捕獲されるにつれ，導電率はすべてが捕
獲されるまで減少する。（すなわち，導電率はゼロにな
る。）ゲート電圧Ｖｇｓがその最初の値に戻つた時，表
面空乏層（３６）はキヤリア放出のはるかに遅いプロセ
スにより，その最初の幅Ｗｓに戻る。安定にするために
は，ゲートパルス幅は捕獲時間，すなわち約１ナノセカ
ンド又はそれ以下に比べ，小さくすべきである。コンダ
クタンスはソース（２２）及びドレイン（１８）を通つ
てのキヤリヤの抜き取りにより，（ゲートバイアスが戻
つた時）非常に急速にゼロに戻る。
第２図のグラフにおいて，縦軸はMOS FET（１１）の静
的ソース電流Ｉｄｓをアンペア単位で表し，一方横軸は
ボルト単位でゲートバイアス電圧Ｖｇｓを表す。低い静
的コンダクタンスが望ましい。その理由は，とりわけそ
れがｄｃパワーと静的バイアスに対する感度を下るから
である。プロットされた曲線のそれぞれは，与えられた
温度における電流を表す。低温において，キヤリヤフリ
ーズアウトにより，チヤネル領域（３０）中の電流に，
劇的な降下がみられる。約１０Ｋ以下では，デバイス
（１０）の表面伝導に対する閾値電圧Ｖｔまで，この電
流は重要ではない。第２図中のフラツトバンド電圧Ｖｆ
ｂは，埋め込みチヤネル（３０）形成のゲートバイアス
電圧閾値（すなわち第１図においてWbc＞０）である。
ここで述べた非平衡スイツチングの場合，デバイスは Vfb≪Vgs≪Vtにバイアスされ，絶体電圧をゼロとするた
めにはVfb≪Vgs＝０≪Vtにバイアスされる。Ｖｆｂ及び
Ｖｔのそのような値は，閾値電圧調整のためのＭＯＳ製
作中における周知の方法により，達成される。
的ソース電流Ｉｄｓをアンペア単位で表し，一方横軸は
ボルト単位でゲートバイアス電圧Ｖｇｓを表す。低い静
的コンダクタンスが望ましい。その理由は，とりわけそ
れがｄｃパワーと静的バイアスに対する感度を下るから
である。プロットされた曲線のそれぞれは，与えられた
温度における電流を表す。低温において，キヤリヤフリ
ーズアウトにより，チヤネル領域（３０）中の電流に，
劇的な降下がみられる。約１０Ｋ以下では，デバイス
（１０）の表面伝導に対する閾値電圧Ｖｔまで，この電
流は重要ではない。第２図中のフラツトバンド電圧Ｖｆ
ｂは，埋め込みチヤネル（３０）形成のゲートバイアス
電圧閾値（すなわち第１図においてWbc＞０）である。
ここで述べた非平衡スイツチングの場合，デバイスは Vfb≪Vgs≪Vtにバイアスされ，絶体電圧をゼロとするた
めにはVfb≪Vgs＝０≪Vtにバイアスされる。Ｖｆｂ及び
Ｖｔのそのような値は，閾値電圧調整のためのＭＯＳ製
作中における周知の方法により，達成される。
表面空乏領域（３６）の幅Ｗｓ及び内部空乏領域（３
８）の幅Ｗｂは，チヤネル領域（30）及び基板（１２）
中のフエルミエネルギーレベル（従つて温度）に依存す
る。従つてそれらは温度の減少とともに幾分増加し，与
えられた一組のバイアス電圧において，そのように埋め
込みチヤネル（４０）の幅Ｗｂｃを減す。しかし，第２
図はこれにより温度とともに閾値電圧Ｖｔの（動作範囲
Vt−Ｖｆｂに比べ）わずかなシフトが生じるだけである
ことを示している。第２図は埋め込みチヤネル（４０）
中の静的電流が，キヤリヤ密度と同様，温度とともに変
化すること及び埋め込みチヤネル（４０）の静的コンダ
クタンスの著しい増加を起す明確なキヤリヤ注入効果は
ないことを暗示している。
８）の幅Ｗｂは，チヤネル領域（30）及び基板（１２）
中のフエルミエネルギーレベル（従つて温度）に依存す
る。従つてそれらは温度の減少とともに幾分増加し，与
えられた一組のバイアス電圧において，そのように埋め
込みチヤネル（４０）の幅Ｗｂｃを減す。しかし，第２
図はこれにより温度とともに閾値電圧Ｖｔの（動作範囲
Vt−Ｖｆｂに比べ）わずかなシフトが生じるだけである
ことを示している。第２図は埋め込みチヤネル（４０）
中の静的電流が，キヤリヤ密度と同様，温度とともに変
化すること及び埋め込みチヤネル（４０）の静的コンダ
クタンスの著しい増加を起す明確なキヤリヤ注入効果は
ないことを暗示している。
第１図の箱（４４）中に概略的に示されているスイツチ
ングパルス△Vgsに対する期待される過渡的電流応答
が，第３図のグラフにより詳細に示されている。縦軸は
Vds＝25mVにおいてマイクロアンペア単位で最初の過渡
的電流振幅△Idsを表す。横軸は増加するゲートバイア
スパルス電圧振幅△Vgsを表す。この過渡的導電性によ
り，ダイナミック・スイツチングデバイスの機構が得ら
れる。ダイナミック及び低温動作は，論理回路に実際に
適用する上で，それぞれ手に負えない障害である。一
方、約１ナノセカンド以下の高速及びVds＝25mV，△Ids
−1μAで期待される約１ナノワツト以下の低パワーとい
うことについては，しばしば障害はとり除かれ，これら
は約２５ミリボルト又はそれ以下の低電圧スイングに必
要な別の条件とみなせる。
ングパルス△Vgsに対する期待される過渡的電流応答
が，第３図のグラフにより詳細に示されている。縦軸は
Vds＝25mVにおいてマイクロアンペア単位で最初の過渡
的電流振幅△Idsを表す。横軸は増加するゲートバイア
スパルス電圧振幅△Vgsを表す。この過渡的導電性によ
り，ダイナミック・スイツチングデバイスの機構が得ら
れる。ダイナミック及び低温動作は，論理回路に実際に
適用する上で，それぞれ手に負えない障害である。一
方、約１ナノセカンド以下の高速及びVds＝25mV，△Ids
−1μAで期待される約１ナノワツト以下の低パワーとい
うことについては，しばしば障害はとり除かれ，これら
は約２５ミリボルト又はそれ以下の低電圧スイングに必
要な別の条件とみなせる。
主に実際的な制約により，VLSI電解効果半導体論理デバ
イスの低電圧スイングがこれまで防げられてきた。低温
においてすらそうである。デバイス（１０）の３つの一
般的な特性が，低電圧VLSI MOS FETデバイスに適用し
うると考えられる条件を満す。(1)低静的相互コンダク
タンスにより，定常状態バイアス及び閾値電圧の不確定
性に起因する制限がとり除かれる。(2)MOS FET（１
１）のダイナミツクな相互コンダクタンスにより，△Vg
s（ON）＝２５ミリボルト及びVds＝２５ミリボルトにお
いて，約１マイクロアンペアの電流が得られる。(3)最
後に，埋め込みチヤネル（４０）を絶縁体（２８）及び
半導体（１２）の界面から離して置くことが，表面準
位，表面電位の不均一性及び浸透効果による制約を緩和
し，そうしない場合には鋭いターン・オンすなわち小さ
な△Vgs（ＴＯ）の達成を防る表面量子化に必要と考え
られる。通常のMOS FETの場合，先に述べた過渡的導電
性効果は，静的な表面コンダクタンス効果で，一般に信
頼性あるVLSI回路の場合，ゲート上に大きな電圧パルス
を必要とする。従つて，それらは上の３つの条件を満足
しない。しかし，MOS FET（１１）のような埋め込みチ
ヤネルMOS FET構造中の過渡的導電性により，低電圧ス
イツチングが可能になる。
イスの低電圧スイングがこれまで防げられてきた。低温
においてすらそうである。デバイス（１０）の３つの一
般的な特性が，低電圧VLSI MOS FETデバイスに適用し
うると考えられる条件を満す。(1)低静的相互コンダク
タンスにより，定常状態バイアス及び閾値電圧の不確定
性に起因する制限がとり除かれる。(2)MOS FET（１
１）のダイナミツクな相互コンダクタンスにより，△Vg
s（ON）＝２５ミリボルト及びVds＝２５ミリボルトにお
いて，約１マイクロアンペアの電流が得られる。(3)最
後に，埋め込みチヤネル（４０）を絶縁体（２８）及び
半導体（１２）の界面から離して置くことが，表面準
位，表面電位の不均一性及び浸透効果による制約を緩和
し，そうしない場合には鋭いターン・オンすなわち小さ
な△Vgs（ＴＯ）の達成を防る表面量子化に必要と考え
られる。通常のMOS FETの場合，先に述べた過渡的導電
性効果は，静的な表面コンダクタンス効果で，一般に信
頼性あるVLSI回路の場合，ゲート上に大きな電圧パルス
を必要とする。従つて，それらは上の３つの条件を満足
しない。しかし，MOS FET（１１）のような埋め込みチ
ヤネルMOS FET構造中の過渡的導電性により，低電圧ス
イツチングが可能になる。
ドープされた半導体中で，キヤリヤフリーズアウトが支
配的になる温度は，具体的に用いるドーパントとともに
変化する。多数の他のドーパントが存在する可能性があ
る。たとえば，ホウ素に比べ深いエネルギー帯レベルを
有するドーパントである。それらは３０Ｋよりはるかに
高温において，フリーズアウト条件を満す。たとえば，
テルルをドーパントとして用いた時，７７Ｋ以上の温度
でキヤリアフリーズアウトが起ることがわかつた。これ
は特に実際上重要である。なぜならば，標準的な温度及
び圧力において，沸とうする液体窒素を用いるだけで，
デバイスをそのような温度に容易に保つことができるか
らである。具体的には，150.000電子ボルト（１５０Ｋ
ｅＶ）において，１平方センチメートル当り５×１０12
原子のドーズで，１０Ωｃｍの抵抗率を有するチヨクラ
ルスキ成長シリコン基板（１２）中に，テルルがイオン
注入された。これは開口又は″窓″を通じて酸化物絶縁
層（２８）の形成前に，行われた。開口又は″窓″は，
MOS FETの製作プロセス中，酸化物絶縁層（２８）を成
長すべき領域を規定する。注入された基板（１２）は窒
素雰囲気中９００℃において３０分アニールされた。次
に，酸化物絶縁層（２８）を１０５０℃４５分間成長さ
せ，構造は窒素中で１５分間，１０５０℃において再び
アニールされた。その後，アルミニウムゲート電極（２
６）が形成され，デバイスは４５０℃におけるフオーミ
ングガス中で３０分間焼き戻された。従つて，本発明は
有用なスイツチング機能を可能にする上で十分支配的で
ある。スイツチングデバイス中のキヤリヤフリーズアウ
ト条件を実現する特性の温度は，温度範囲にあまり関連
するものではない。
配的になる温度は，具体的に用いるドーパントとともに
変化する。多数の他のドーパントが存在する可能性があ
る。たとえば，ホウ素に比べ深いエネルギー帯レベルを
有するドーパントである。それらは３０Ｋよりはるかに
高温において，フリーズアウト条件を満す。たとえば，
テルルをドーパントとして用いた時，７７Ｋ以上の温度
でキヤリアフリーズアウトが起ることがわかつた。これ
は特に実際上重要である。なぜならば，標準的な温度及
び圧力において，沸とうする液体窒素を用いるだけで，
デバイスをそのような温度に容易に保つことができるか
らである。具体的には，150.000電子ボルト（１５０Ｋ
ｅＶ）において，１平方センチメートル当り５×１０12
原子のドーズで，１０Ωｃｍの抵抗率を有するチヨクラ
ルスキ成長シリコン基板（１２）中に，テルルがイオン
注入された。これは開口又は″窓″を通じて酸化物絶縁
層（２８）の形成前に，行われた。開口又は″窓″は，
MOS FETの製作プロセス中，酸化物絶縁層（２８）を成
長すべき領域を規定する。注入された基板（１２）は窒
素雰囲気中９００℃において３０分アニールされた。次
に，酸化物絶縁層（２８）を１０５０℃４５分間成長さ
せ，構造は窒素中で１５分間，１０５０℃において再び
アニールされた。その後，アルミニウムゲート電極（２
６）が形成され，デバイスは４５０℃におけるフオーミ
ングガス中で３０分間焼き戻された。従つて，本発明は
有用なスイツチング機能を可能にする上で十分支配的で
ある。スイツチングデバイス中のキヤリヤフリーズアウ
ト条件を実現する特性の温度は，温度範囲にあまり関連
するものではない。
本発明に従うスイツチングデバイスへのダイナミツク入
力は，チヤネル領域中のパルス化された電界である。こ
の電界をパルス化する機構は，MOS FETの場合のような
絶縁ゲート構造を必ずしも含むものではなく，そのよう
な電界パルスを実現する任意の他の便利な手段でよい。
力は，チヤネル領域中のパルス化された電界である。こ
の電界をパルス化する機構は，MOS FETの場合のような
絶縁ゲート構造を必ずしも含むものではなく，そのよう
な電界パルスを実現する任意の他の便利な手段でよい。
第１図は本発明の一実施例に従う埋め込みチヤネルMOS
FETを含む回路の一部を，誇張した概略の前面断面
図， 第２図はゲート上のバイアス電圧を変えた場合の第１図
のデバイスの埋め込みチヤネル及び表面チヤネル領域内
の実験的に測定された静電電流を，概略的にグラフで表
す図， 第３図は第１図の箱の中に示された過渡的電流の最初の
電流上昇を，より詳細に表す図である。 〔主要部分の符号の説明〕 ３０………………第１の領域 ３４………………多数キヤリヤフリーズアウト条件を実
現する手段 ４０………………埋め込み伝導チヤネル ３２………………Ｐ−Ｎ接合 16，26，28……電界発生手段 20,18,24,22……電極形成手段
FETを含む回路の一部を，誇張した概略の前面断面
図， 第２図はゲート上のバイアス電圧を変えた場合の第１図
のデバイスの埋め込みチヤネル及び表面チヤネル領域内
の実験的に測定された静電電流を，概略的にグラフで表
す図， 第３図は第１図の箱の中に示された過渡的電流の最初の
電流上昇を，より詳細に表す図である。 〔主要部分の符号の説明〕 ３０………………第１の領域 ３４………………多数キヤリヤフリーズアウト条件を実
現する手段 ４０………………埋め込み伝導チヤネル ３２………………Ｐ−Ｎ接合 16，26，28……電界発生手段 20,18,24,22……電極形成手段
Claims (5)
- 【請求項１】その間にＰＮ接合を形成するよう隣接する
第１の電導形の第１の領域と第２の電導形の第２の領域
とを有する半導体気体（１２）、該ＰＮ接合に垂直な電
界を該半導体基体内に生じさせるゲート（２６）と基板
バイアス電極（１６）、埋め込みチャネルの対抗端で該
半導体基体に接触電極を形成する手段（２０、１８；２
４、２２）、及び少なくとも該第１の領域内に多数キャ
リアフリーズアウトし状態を設定する手段（３４）から
なる埋め込みチャネル電界効果トランジスタの動作方法
であって、 埋め込みチャネルが該トランジスタのチャネル領域中に
形成されるよう該ゲートと該基板バイアス電極とにバイ
アス電圧を印加し、フエルミレベルを不純物バンドレベ
ルとそれに対応する半導体バンド縁との間の約中点に位
置するよう該チャネル領域に多数キャリアフリーズアウ
トを設定するに十分なだけ該トランジスタを冷却する動
作方法において、静的表面反転層が得られないが埋め込
みチャネルが消失しないバイアス範囲内で該トランジス
タのゲートにバイアス電圧を過渡的表面反転が形成され
るような極性を有するスイッチング用電圧パルスとして
印加し、それにより該スイッチング用電圧パルスに応答
して過渡的導電路が該埋め込みチャネルを介して該トラ
ンジスタのソースとドレイン間に生じるようにしている
ことを特徴とする埋め込みチャネル電界効果トランジス
タの動作方法。 - 【請求項２】特許請求の範囲第１項に記載の方法におい
て、該冷却は該トランジスタを約３０Ｋ以下の温度に冷
却していることを特徴とする埋め込みチャネル電界効果
トランジスタの動作方法。 - 【請求項３】特許請求の範囲第１項に記載の方法におい
て、該フリーズアウトを設定する手段は該半導体基体を
冷却する手段（３４）であることを特徴とする埋め込み
チャネル電界効果トランジスタの動作方法。 - 【請求項４】特許請求の範囲第１項に記載の方法におい
て、該半導体基体はシリコンからなり、そしてドーパン
トがテルル（Ｔｅ）であることを特徴とする埋め込みチ
ャネル電界効果トランジスタの動作方法。 - 【請求項５】特許請求の範囲第４項に記載の方法におい
て、該ドーパントは１平方センチメートル当り約５×１
０12原子の濃度でイオン注入されていることを特徴とす
る埋め込みチャネル電界効果トランジスタの動作方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52248783A | 1983-08-12 | 1983-08-12 | |
| US06/550,506 US4472727A (en) | 1983-08-12 | 1983-11-10 | Carrier freezeout field-effect device |
| US522487 | 1983-11-10 | ||
| US550506 | 1983-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055667A JPS6055667A (ja) | 1985-03-30 |
| JPH069206B2 true JPH069206B2 (ja) | 1994-02-02 |
Family
ID=27060828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166620A Expired - Lifetime JPH069206B2 (ja) | 1983-08-12 | 1984-08-10 | 埋め込みチャネル電界効果トランジスタの動作方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4472727A (ja) |
| JP (1) | JPH069206B2 (ja) |
| CA (1) | CA1201536A (ja) |
| DE (1) | DE3429577A1 (ja) |
| FR (1) | FR2550662B1 (ja) |
| GB (1) | GB2144913B (ja) |
| IT (1) | IT1176606B (ja) |
| NL (1) | NL188435C (ja) |
| SE (1) | SE458245B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126830A (en) * | 1989-10-31 | 1992-06-30 | General Electric Company | Cryogenic semiconductor power devices |
| US5612615A (en) * | 1992-08-21 | 1997-03-18 | American Superconductor Corporation | Cryogenic electronics power supply |
| US5347168A (en) * | 1992-08-21 | 1994-09-13 | American Superconductor Corporation | Cryogenic electronics power supply and power sink |
| WO1994015364A1 (en) * | 1992-12-29 | 1994-07-07 | Honeywell Inc. | Depletable semiconductor on insulator low threshold complementary transistors |
| DE10061529A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Feldeffekt gesteuertes Halbleiterbauelement und Verfahren |
| CN103940885B (zh) * | 2014-03-18 | 2017-11-28 | 复旦大学 | 离子敏感场效应晶体管及其制备工艺 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6407158A (ja) * | 1963-06-24 | 1964-12-28 | ||
| US3512012A (en) * | 1965-11-16 | 1970-05-12 | United Aircraft Corp | Field effect transistor circuit |
| US3500137A (en) * | 1967-12-22 | 1970-03-10 | Texas Instruments Inc | Cryogenic semiconductor devices |
| US3502908A (en) * | 1968-09-23 | 1970-03-24 | Shell Oil Co | Transistor inverter circuit |
| US3644803A (en) * | 1969-03-18 | 1972-02-22 | Us Air Force | Electrical connections to low temperatures |
| DE2619663C3 (de) * | 1976-05-04 | 1982-07-22 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung |
| US4129880A (en) * | 1977-07-01 | 1978-12-12 | International Business Machines Incorporated | Channel depletion boundary modulation magnetic field sensor |
| US4274105A (en) * | 1978-12-29 | 1981-06-16 | International Business Machines Corporation | MOSFET Substrate sensitivity control |
| JPS5720485A (en) * | 1980-07-11 | 1982-02-02 | Mitsubishi Electric Corp | Cryogenic refrigerating plant |
| JPS5863168A (ja) * | 1981-10-12 | 1983-04-14 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
-
1983
- 1983-11-10 US US06/550,506 patent/US4472727A/en not_active Expired - Lifetime
-
1984
- 1984-07-17 CA CA000459081A patent/CA1201536A/en not_active Expired
- 1984-08-01 SE SE8403943A patent/SE458245B/sv not_active IP Right Cessation
- 1984-08-06 FR FR8412402A patent/FR2550662B1/fr not_active Expired
- 1984-08-08 GB GB08420184A patent/GB2144913B/en not_active Expired
- 1984-08-10 IT IT22297/84A patent/IT1176606B/it active
- 1984-08-10 JP JP59166620A patent/JPH069206B2/ja not_active Expired - Lifetime
- 1984-08-10 DE DE19843429577 patent/DE3429577A1/de not_active Withdrawn
- 1984-08-10 NL NLAANVRAGE8402474,A patent/NL188435C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2144913A (en) | 1985-03-13 |
| IT1176606B (it) | 1987-08-18 |
| SE8403943L (sv) | 1985-02-13 |
| CA1201536A (en) | 1986-03-04 |
| NL188435C (nl) | 1992-06-16 |
| GB2144913B (en) | 1987-03-25 |
| JPS6055667A (ja) | 1985-03-30 |
| DE3429577A1 (de) | 1985-02-28 |
| GB8420184D0 (en) | 1984-09-12 |
| NL188435B (nl) | 1992-01-16 |
| SE458245B (sv) | 1989-03-06 |
| US4472727A (en) | 1984-09-18 |
| NL8402474A (nl) | 1985-03-01 |
| SE8403943D0 (sv) | 1984-08-01 |
| FR2550662B1 (fr) | 1988-12-23 |
| IT8422297A0 (it) | 1984-08-10 |
| FR2550662A1 (fr) | 1985-02-15 |
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