JPH0690605B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像表示装置に関し、特に一画面を偶数フィー
ルド，奇数フィールドに分けて交互に表示させる表示制
御装置に関する。

〔従来の技術〕

ラスタ走査型陰極線管（以下CRTと呼ぶ）を表示機器と
して使用し、メモリ（例えばダイナミックメモリを用い
たリフレッシュメモリ）に格納された文章（以下テキス
トと呼ぶ），図形・画像（以下グラフィックと呼ぶ）等
の情報を表示する機能は、画像処理装置の重要な機能の
１つである。

従来、この種の表示装置では、テキスト，グラフィック
などの画面上に表示すべき情報をリフレッシュメモリに
格納しておき、それをCRTの走査タイミングに同期して
順次読み出して映像信号に変換しCRTに供給することに
より表示する方法が採られており、この方法ではCRT画
面上を多数の小区画に規則的に分割し各々の小区画に文
字または図形素片を対応させ、その位置とリフレッシュ
メモリのアドレスとを対応付け、連続したアドレスの表
示情報を読み出して文字や図形素片の連なりによってテ
キスト画面またはグラフィック画面を表現している。

ラスタ走査方式では、水平方向に点が連続した線（ラス
タ）が上から順に掃引されて目の残像作用によって画面
となり、さらに一定時間間隔でこの掃引が繰り返される
ことにより安定した状態の画像が得られる。ラスタ走査
方式には、第７図に示すように、一枚の画像を偶数フィ
ールドと奇数フィールドの２回に分けて表示して画面の
コマ数を倍にするインタレース方式と、前述の飛び越し
走査を行なわないノンインタレース方式の２つがある。
家庭用テレビジョンでは、単位時間当たりの画面のコマ
数が多いほど画面のちらつきが少なく感じられるため、
インタレース方式が採用されている。一方、前述のメモ
リを用いた表示装置の場合には、制御が容易で単にデー
タの並び通りに順次走査するノンインタレース方式が多
く採用されている。

ところが最近では、パーソナルコンピュータ，ワードプ
ロセッサ及びキャプテンシステムを始めとするニューメ
ディア関連機器が一般家庭へ普及し、さらに家庭用テレ
ビの高精細化に伴い、ノンインタレース方式の専用キャ
ラクタディスプレイまたは専用グラフィックディスプレ
イのみならずインタレース方式の家庭用テレビにも容易
に同様な高品位表示をさせる機能が望まれている。ま
た、表示装置が多様化しているため同じ機器でノンイン
タレース方式，インタレース方式の両走査方式に対応し
た表示信号を発生できる表示制御機能が望まれている。

第６図に従来の表示システムの構成図を示して、従来の
表示装置におけるインタレース表示制御について説明す
る。第６図の装置は、システム全体の動作を中央処理装
置５で制御し、主記憶６に中央処理装置５が実行するプ
ログラムや処理データを記憶させ、周辺制御装置７を経
由してキーボード８が外部記憶のディスク装置９にイン
タフェースし、表示制御装置１を介して表示メモリ２の
表示データを操作して所望のCRT表示を行ない、各種の
処理機能を実現している。表示制御装置１は、自身の内
部で発生する表示タイミングに同期して表示メモリ２を
アドレス指定し、読み出した表示データを映像信号発生
回路３で並列一直列変換して直列映像信号を発生してCR
T4に供給している。ここで、中央処理装置５は、CRT表
示を変化させる時に、表示制御装置１に描画や編集のコ
マンドを与え表示メモリ２の記憶データを書き換え、ま
たは表示動作の指定パラメータを変えるコマンドを与え
る。

従来の装置でテキスト画面の表示を行なう時には、第８
図に示す様なアドレス割り付けで表示メモリ２に表示デ
ータを格納する。

表示メモリ２にはその画面の大きさに応じたアドレスピ
ッチで表示情報が格納される。つまり、表示メモリの１
アドレスは表示の１小区画に対応し、画面の水平方向の
表示区画数Ｐに対応して画面の記憶開始アドレス（SA
D）から連続したＰ個のアドレスに第１行分の表示デー
タを格納し、続くアドレス（SAD＋Ｐ）からＰ個のアド
レス単位で以降の行の表示データを格納する。表示制御
装置１は、有効表示タイミングのときに表示メモリの指
定アドレスを順次更新しながら表示データを読み出す。
ノンインタレース表示の場合は第７図（ａ）の例の様に
ラスタアドレスを＋１カウンタによりインクリメント
し、インタレース表示の場合は第７図（ｂ）の例の様
に、１行ごとにラスタアドレスを偶数フィールド，奇数
フィールドに応じて１水平走査を終えた水平帰線タイミ
ングで＋２カウンタによりインクリメントするラスタア
ドレス制御回路を構成していた。

また、従来の装置でグラフィック画面のノンインタレー
ス表示を行なう時には、第９図（ａ）に示す様なアドレ
ス割り付けで走査線に対応した表示データを連続したア
ドレスで表示メモリ２に格納するが、インタレース表示
を行なう時には、表示画面が２つの走査画面に分けられ
るため、第９図（ｂ）に示す様なアドレス割り付けで表
示データを偶数フィールドバンク，奇数フィールドバン
クに分けて格納していた。

偶数フィールドバンクには、画面の水平方向の表示区画
数Ｐに対応して画面の記憶開始アドレス（SAD）から連
続したＰ個のアドレスに１偶数水平ライン分の表示デー
タを格納し、続くアドレス（SAD＋Ｐ）からＰ個のアド
レス単位で以降の偶数水平ラインの表示データを格納す
る。また、奇数フィールドバンクにも同様に画面の記憶
開始アドレス（SAD′）から連続したＰ個のアドレスに
１奇数水平ライン分の表示データを格納し、続くアドレ
ス（SAD′＋Ｐ）からＰ個のアドレス単位で以降の奇数
水平ラインの表示データを格納する。表示制御装置１
は、有効表示タイミングのときに表示メモリの指定アド
レスを順次更新しながら表示データを読み出し、垂直同
期タイミングで表示メモリの指定アドレスを他方のフィ
ールドの表示開始アドレス（SADまたはSAD′）に設定さ
せる制御を行なっていた。

ここで、両走査方式で表示メモリの格納イメージが異な
る場合、中央処理装置５が表示制御装置１に表示データ
や制御コマンドを与える時に、走査方式を判別して表示
メモリのアドレス指定を変えるなど余分な処理する必要
があるため、走査方式に依存しないで同一の表示データ
の格納形式で取り扱える表示制御装置も望まれていた。

かかる要望に答えるには、ノンインタレース表示の時に
表示メモリのアドレス指定を単にインクリメントするだ
けで済む制御に、インタレース表示の時に１水平走査を
終える毎に表示メモリのアドレス指定値に１ラスタ分の
値を加算して表示データの読み出しを飛び越させるハー
ドウェアを付加する必要があった。

〔発明が解決しようとする問題点〕

前述の従来の表示制御装置では、インタレース方式によ
りテキスト画面の表示，グラフィック画面の表示を行な
うためには、ラスタアドレス制御及び表示アドレス制御
のためのカウンタ，加算器等の特別の制御回路を必要と
し、この場合、装置全体のハードウェアが増加し経済的
でない。またそういった回路を使用せずにグラフィック
画面のインタレース表示を行なう場合には、実際の表示
イメージと異なる様式で表示データをメモリ領域に不連
続に格納しておく処置が必要であり、画像処理等におけ
るデータ操作性が悪く、アドレス計算などの余分な処理
も必要になるといった欠点を有していた。

すなわち、従来の装置でテキスト画面，グラフィック画
面の両者を同一に取り扱えるようにすると、操作性，経
済性の面で不利であり、そこで、同一の表示イメージを
格納した表示メモリから、容易にインタレース，ノンイ
ンタレースの両走査方式に対応する表示信号を生成でき
る表示制御装置が望まれていた。

本発明は、このような従来のインタレース表示の操作性
と経済性を改善し、表示性能を向上させることを目的に
しており、メモリ構成はそのままで、インタレース表示
を特別の回路を付加することなく実現する手段を提供す
るものである。

〔問題点を解決するための手段〕

本発明は、表示制御装置が表示タイミング（特に水平走
査）に同期して表示アドレス更新制御、あるいはラスタ
アドレス更新制御を行なうことによって、表示メモリに
対して不連続なアドレス生成が出来ることに鑑がみなさ
れたもので、表示制御装置内部の制御プロセッサに命令
語のアドレスを指定する複数のプログラムカウンタと命
令の実行結果の状態を記憶する複数の状態レジスタと前
記プログラムカウンタと状態レジスタから１組を選択す
る手段とを持ち、表示タイミング制御部が発生する水平
走査タイミングに同期してプログラムカウンタとステー
タスレジスタの選択を切り換え、切り換えられたプログ
ラムカウンタにより読み出されたプログラムの実行によ
り、表示アドレスあるいはラスタアドレスを使用するラ
スタ走査方式に応じたピッチで演算処理して更新するこ
とを特徴とする。

〔実施例〕

第１図は本発明の一実施例の表示制御装置のブロック構
成図である。図中点線で示される表示制御装置１に従来
と同様な表示メモリ2,映像信号発生回路３とCRT4が接続
されて表示システムが構成されている。

表示制御装置１には、表示タイミングを発生する表示タ
イミング制御部と、表示メモリのアドレス，データを制
御する表示メモリ制御部と、システムの中央処理装置か
らのコマンドを受けて表示メモリの表示情報を処理した
り表示タイミングやメモリの制御部を操作する制御プロ
セッサ部があり、それぞれが内部バス21に接続されてい
る。なお、システムの中央処理装置との間でコマンドや
データを受け渡す部分も有るが従来と同様であるので省
略している。

制御プロセッサ部は、実行するプログラムの番地を指定
する２個のプログラムカウンタ11,12と、プログラムの
動作状態を保持する２個の状態レジスタ13,14と、処理
データの一時記憶やメモリのアドレス指定に用いられる
汎用レジスタ15と、算術論理演算を行なう演算回路16
と、実行すべき命令語を取り込んで解読して制御信号を
発生する命令デコーダ17と、プログラムを記憶するプロ
グラムメモリ18と、表示制御のパラメータなどの変数を
記憶するデータメモリ19と、プログラムの切り換えを制
御する制御フラグ20を有する。

中央処理装置からのコマンド処理などメインプログラム
では、制御フラグ20はリセットされており、その出力が
反転回路を通して第１のプログラムカウンタ11と第１の
状態レジスタ13を選択し、第１のプログラムカウンタ11
でプログラムメモリ18をアドレス指定して読み出した命
令語を内部バス21を経由して命令デコーダ17に送り、命
令デコーダ17で発生する制御信号を基に、汎用レジスタ
15やデータメモリ19と演算回路16の間で処理データを転
送し、演算・判断の処理を行なうここで、第１の状態レ
ジスタ13が選ばれており、演算回路16で発生するキャリ
ーなどのステータスを記憶する。

このように、第１のプログラムカウンタ11および状態レ
ジスタ13は、中央処理装置からのコマンドにもとづく表
示データに対する処理や表示パラメータに対する処理の
プログラム実行に使用される。

表示メモリ制御部には、表示すべき情報の表示メモリア
ドレスを発生する表示アドレスカウンタ27と、内部回路
の信号を選択して表示メモリ２へのアドレスとデータ信
号を伝達するインタフェース回路25があり、コマンド処
理における表示データの操作では内部バス21のデータを
選択して表示メモリ２へのアドレスとデータ信号とし、
CRTへの表示情報の読み出しでは表示アドレスカウンタ2
7及び内部のラスタアドレスカウンタ26を出力信号とす
る。

表示タイミング制御部には、CRTの水平走査の同期，消
去，有効表示，帰線などの時間パラメータに加え表示区
画の水平方向ドット数と表示区画数をカウントする水平
タイミング制御回路22があり、表示区画のタイミング信
号28と水平タイミング信号29を発生する。また、垂直タ
イミング制御回路23は制御プロセッタ部により内部の垂
直タイミングレジスタ24に設定された値をもとに、水平
タイミング制御回路22と共にCRT4へ同期信号を供給す
る。

ここで、CRTの表示パラメータに関するものは従来と同
じであるので説明を省き、表示メモリのアドレス制御に
関するものを説明する。表示区画信号28は、表示メモリ
の１表示区画のドット時間毎に発生され、表示アドレス
カウンタ27でのインクリメントと映像信号発生回路３で
の並列一直列変換を行なわせ、表示アドレスカウンタ27
は１表示区画時間を経過する毎に次にCRT4に出力する情
報のアドレス値に更新されることになる。水平タイミン
グ信号29は、CRTの水平表示時間が終わる毎に発生さ
れ、制御フラグ20をセットし、そのフラグ出力で第２の
プログラムカウンタ12と状態レジスタ14を選択させる。
実施例の装置では、選ばれた第２のプログラムカウンタ
12と状態レジスタ14を使用して表示アドレスとラスタア
ドレスのカウント及び更新を行なう第２のプログラム処
理を行なわせている。

以下、第２図に第２のプログラム処理で使用する処理変
数、第３図に第２のプログラム処理のフローチャートを
示し、表示アドレスとラスタアドレスのカウント及び更
新の処理について説明する。

第２図に示す様に、第１図に示した装置のデータメモリ
19にプログラムで処理する変数として、表示画面の開始
アドレスを示す画面開始アドレスSAD30、垂直方向の１
表示区画のラスタ数を示す最大ラスタアドレスMRA31、
１画面の総ラスタ数を示す垂直総ラスタ数VT32、表示画
面の幅に対応したメモリのアドレスピッチP33、現在表
示中のラスタの表示開始アドレスを示す表示アドレスDA
D34、現在表示中のラスタアドレスを示すラスタカウン
タRC35、垂直同期信号生成のための垂直タイミングカウ
ンタVC36、０の時偶数フィールド,1の時奇数フィールド
を走査（表示）中であることを示すフィールド識別フラ
グF37が割りつけられている。

以下に、各変数の定義につきまとめておく。

SAD:画面開始アドレス；表示画面の開始アドレスを示
す。

MRA:最大ラスタアドレス；垂直画面の垂直方向の１表示
区画のラスタ数を示す。

VT :垂直総ラスタ数;1画面の総ラスタ数を示す。

P :アドレスピッチ；表示画面の幅に対応したメモリの
アドレス幅を示す。

DAD:表示アドレス；現在表示中のラスタの表示開始アド
レスを示す。

RC :ラスタカウンタ；現在表示中のラスタアドレスを示
す。

VC :垂直タイミングカウンタ；垂直同期信号生成のため
のカウント値を示す。

F :フィールド識別フラグ；奇数／偶数フィールドのど
ちらを走査中かを示す。

水平タイミング制御回路22から水平タイミング信号29が
発生される時、制御フラッグ20がセットされ第２のプロ
グラムカウンタ12と状態レジスタ14が選択され第３図の
フローチャートの処理が開始される。なお、第１のプロ
グラムカウンタ11と状態レジスタ13は非選択となるた
め、レジスタ切り換えが起きる直前のメインプログラム
の実行状態値を保持している。

水平タイミング信号29で起動されたプログラムでは、ま
ず垂直総ラスタ数VT32と垂直タイミングカウンタVC36と
を比較して当該フィールドの走査が終了したか否かを判
断し、一致すなわち終了したことを検出するとフィール
ド識別フラグF37を反転して奇数／偶数のフィールドを
切り換える。その後、走査方式の指定と画面の形式とフ
ィールド識別フラグF37の値を判断する。ここで、イン
タレース走査の指定でグラフィック画面の表示で奇数フ
ィールド（フィールド識別フラッグF37が“1"）の場合
には、画面開始アドレスSAD30とアドレスピッチP33の値
を加算して、その結果を表示アドレスDAD34に格納し、
前記以外の場合には、画面開始アドレスSAD30の値をそ
のまま表示アドレスDAD34に格納する。続いて、ラスタ
カウンタRC35と垂直タイミングカウンタVC36を初期化
（０クリア）した後、表示アドレスDAD34,ラスタアドレ
スRC35,垂直タイミングカウンタVT36の値をそれぞれ表
示アドレスカウンタ27,ラスタアドレスレジスタ26,垂直
タイミングレジスタ24に設定し、処理を終了する。

不一致すなわちフィールド走査が終了していなければ、
ラスタカウンタRC35と最大ラスタアドレスMRA31の値を
比較して表示メモリに格納された情報１行分の表示が終
了したか判断する。ラスタカウンタRC35の値が最大ラス
タアドレスMRA31より大きければ当該行の表示を終了し
たと判断し、次に述べる値にラスタカウンタRC35を初期
化してインターフェース回路25のラスタアドレスレジス
タ26にも設定する。ここで、ノンインタレース表示が指
定されていればラスタカウンタRC35を“0"にリセット
し、インタレース表示が指定されており偶数フィールド
（フィールド識別フラグF37＝“0"）のときは“0"にリ
セットまたは奇数フィールド（フィールド識別フラグF3
7＝“1"）のときは“1"にセットする。

続いて走査方式の指定と表示画面の形式に応じて表示ア
ドレスDAD34を更新する。ノンインタレース表示が指定
されているか又はインタレース表示が指定されていてテ
キスト画面ならば、表示アドレスDAD34の値とアドレス
ピッチP33の値を加算して表示アドレスDAD34に再び格納
する。また、インタレース表示が指定されていてグラフ
ィック画面ならば、アドレスピッチP33を２倍にした値
を表示アドレスDAD34の値に加算し同様の処理を行な
う。

一方、ラスタカウンタRC35が最大ラスタアドレスMRA31
より小であるならば当該行が終了していないと判断し、
ラスタカウンタRC35のインクリメントを行ない、インタ
フェース回路25のラスタアドレスレジスタ26に設定す
る。これによって、次の水平表示時間では前のラスタと
同じアドレスから表示情報が読み出され、ラスタアドレ
スレジスタ値がキャラクタジェネレータのラスタアドレ
ス修飾などに利用されてCRT信号が生成される。ここ
で、ラスタカウンタRC35には、ノンインタレース表示が
指定されていれば＋１インクリメントを行ない、インタ
レース表示が指定されていてテキスト画面ならば＋２イ
ンクリメントを行なう。

以上の一連の処理によって各ラスタ走査方式に応じて生
成される表示アドレス，ラスタアドレスと実際の表示画
面イメージとの対応をテキスト画面の場合を第４図に、
グラフィック画面の場合を第５図に示す。なお、特に第
４図には前述した変数とテキスト画面との関係も示して
いる。

前記一連の処理の最後に、垂直タイミングカウンタVC36
を＋１インクリメントした後、表示アドレスDAD34,ラス
タアドレスRC35,垂直タイミングカウンタVT36の値をそ
れぞれ表示アドレスカウンタ27,ラスタアドレスレジス
タ26,垂直タイミングレジスタ24に設定する。

一連の処理を終えた時、以前の処理に復帰させる命令を
実行し、制御フラグ20をリセットし、保持されていた第
１のプログラムカウンタ11と状態レジスタ14の内容を基
に中断されたプログラム処理を再開する。

このように、表示アドレスカウンタ27とインタフェース
回路25のラスタアドレスレジスタ26に画面の制御情報を
演算処理して生成したデータを格納することにより、テ
キスト画面，グラフィック画面を同一のハードウェアで
ノンインタレース表示，インタレース表示させることが
できる。

ハードウェア的には、第２のプログラムカウンタ12と第
２の状態レジスタ14と制御フラグ20を設けるだけで、制
御プロセッサ部の演算回路16やデータメモリ19などを共
用して、演算や判断が出来るため、カウンタ，シフタや
比較回路のような特別な回路も設ける必要がない。ここ
で、前記処理のために一時的にメインプログラムの処理
を中断するが単純な比較・演算や転送であり処理時間は
短く、さらに、制御フラグ20をセット／リセットするだ
けでプログラムが切り換えられるため、一般に知られる
割込みのようにプログラムカウンタや状態レジスタをス
タックに退避や復帰させるものより高速で、メインプロ
グラムの処理能力への影響は最少である。

〔発明の効果〕

以上説明したように本発明によれば、テキスト画面及び
グラフィック画面をインタレース，ノンインタレースの
両走査方式に対応させてCRTに表示する制御において、
それぞれ表示イメージと全く同一なメモリ構成で表示デ
ータを格納でき、コマンド等による表示データの操作性
が良い最適な表示システムを構成できる。

さらに、インタレース表示のための特別なカウンタ，シ
フタ及び比較回路等の制御回路を必要とせず、水平走査
タイミングに同期してプログラム処理を切り換えるハー
ドウェアを付加するだけで、制御プロセッサのハードウ
ェアを用いてアドレス制御の判断や演算などの複雑な処
理を行なえるため、ハードウェアを共用化し最小限のハ
ードウェアで安価な表示制御装置を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の表示制御装置のブロック構
成図、第２図はデータメモリに割りつける制御変数を示
す図、第３図はプログラム処理のフロー図、第４図
（ａ）（ｂ）は夫々テキスト画面における各ラスタ走査
方式による表示アドレス，ラスタアドレスの対応図、第
５図（ａ）（ｂ）は夫々グラフィック画面における各ラ
スタ走査方式による表示アドレス，ラスタアドレスの対
応図，第６図は従来の表示システムの構成図、第７図
（ａ）（ｂ）は夫々各ラスタ走査方式の説明図、第８図
は従来装置のテキスト表示における表示メモリのアドレ
ス割り付けを示す図、第９図（ａ）（ｂ）は夫々従来装
置のグラフィック表示における表示メモリのアドレス割
り付けを示す図である。 １……表示制御装置、２……表示メモリ、３……映像信
号発生回路、４……CRT、５……中央処理装置、６……
主記憶、７……周辺制御装置、８……キーボード、９…
…ディスク装置、11……プログラムカウンタ１、12……
プログラムカウンタ２、13……状態レジスタ１、14……
状態レジスタ２、15……汎用レジスタ、16……演算回
路、17……命令デコーダ、18……プログラムメモリ、19
……データメモリ、20……制御フラグ、21……内部バ
ス、22……水平タイミング制御回路、23……垂直タイミ
ング制御回路、24……垂直タイミングレジスタ、25……
インターフェース回路、26……ラスタアドレスレジス
タ、27……表示アドレスカウンタ、28……表示区画タイ
ミング信号、29……水平タイミング信号、30……画面開
始アドレスSAD、31……最大ラスタアドレスMRA、32……
垂直総ラスタ数VT、33……アドレスピッチＰ、34……表
示アドレスDAD、35……ラスタカウンタRC、36……垂直
タイミングカウンタVC、37……フィールド識別フラグ
Ｆ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示情報を記憶する表示データ記憶部と、
   表示タイミングを発生する表示タイミング制御部と、前
   記表示データ記憶部のアドレスを指定し前記表示タイミ
   ングに応じてアドレスを更新する表示アドレス指定部
   と、前記表示情報を処理する制御プロセッサとを有し、
   文字情報及び図形情報を表示する画像表示装置におい
   て、制御プロセッサに、命令語のアドレスを指定する複
   数のプログラムカウンタと、命令の実行結果の状態を記
   憶する複数の状態レジスタと、前記複数のプログラムカ
   ウンタおよび前記複数の状態レジスタから１組を選択す
   る手段とを備え、表示タイミング制御部の水平走査タイ
   ミングに同期して前記プログラムカウンタと状態レジス
   タの選択を切り換え、該プログラムカウンタにより、文
   字または図形の表示形式とラスタ走査方式に対応したピ
   ッチ情報を前記表示アドレス指定情報に演算するととも
   に垂直走査ごとに表示を開始するアドレスを更新するプ
   ログラムを読み出して実行し、一画面を偶数フィール
   ド、奇数フィールドの２回に分けて交互に表示させるこ
   とを特徴とする表示制御装置。