JPH069017B2 - Semiconductor integrated circuit for power circuit - Google Patents
Semiconductor integrated circuit for power circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数系統の電圧安定化回路が同一チップ上に形
成されている電源回路用半導体集積回路に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit for a power supply circuit in which a plurality of systems of voltage stabilizing circuits are formed on the same chip.
複数系統の電圧安定化回路が同一チップ上に形成されて
いる半導体集積回路(以下ICという)において、一系
統の入力電圧を切断した場合、その電源入力端子と外部
で接続されている誘導性負荷等の効果により、当該端子
にIC基板電位を下回る負電圧が印加されることがあ
る。例えば第4図において、スイッチ45がオフされる
と、誘導性負荷としてのコイル46の自己誘導起電力に
よって電圧安定化回路A48の電源入力端子に負電圧が印
加される。ICにおいて基板電位を下回る負電圧が印加
されると、第5図に破線で示すように、寄生npn型ト
ランジスタ50が発生し、同図中に矢印で示した素子部
分から電流が引き抜かれてしまう。なお、第5図におい
て、51はnpn型トランジスタ、52はn+型拡散層
に島電位が印加されている抵抗、53はnpn型トラン
ジスタ、54はpnp型トランジスタ、55はコンデン
サ、及び56は接地されているサブコンタクトを示し、
npn型トランジスタ51のコレクタに負電圧が印加さ
れている。In a semiconductor integrated circuit (hereinafter referred to as an IC) in which a plurality of systems of voltage stabilizing circuits are formed on the same chip, when one system of input voltage is cut off, an inductive load externally connected to the power supply input terminal Due to such effects, a negative voltage lower than the IC substrate potential may be applied to the terminal. For example, in FIG. 4, when the switch 45 is turned off, a negative voltage is applied to the power supply input terminal of the voltage stabilizing circuit A48 by the self-induced electromotive force of the coil 46 as an inductive load. When a negative voltage below the substrate potential is applied to the IC, a parasitic npn-type transistor 50 is generated as shown by the broken line in FIG. 5, and the current is extracted from the element portion shown by the arrow in the figure. . In FIG. 5, 51 is an npn-type transistor, 52 is a resistor having an island potential applied to the n + -type diffusion layer, 53 is an npn-type transistor, 54 is a pnp-type transistor, 55 is a capacitor, and 56 is a ground. The sub-contacts that have been
A negative voltage is applied to the collector of the npn-type transistor 51.
ところで、電圧安定化回路は、第6図に示すように、定
電流シンク回路60及び基準電圧発生回路61を具備し
ているが、これらの定電流シンク回路60及び基準電圧
発生回路61は小電流(数十〜数百マイクロアンペア)
で動作している。このため、定電流シンク回路60及び
基準電圧発生回路61は上記寄生トランジスタの影響を
受けやすく、第4図の電圧安定化回路A48に負電圧が印
加すると、電圧安定化回路B49の定電流シンク回路及び
基準電圧発生回路はそれらの回路電流が抜けてしまうの
で動作しなくなり、この結果、電圧安定化回路B49の出
力電圧は低下もしくは消滅する。このため、第4図に示
される、二系統の電圧安定化回路が同一チップ上に形成
されている電源回路用IC47を例えば自動車に搭載され
るマイクロコンピュータに適用した場合、すなわち、C
PU、I/O、ROM等に電力を供給する主電源として
電圧安定化回路A48を使用し、主電源切断後も、そのメ
モリ内容を保持するRAM(以下スタンバイRAMとい
う)に電力を供給するスタンバイRAM用電源として電
圧安定化回路B49を使用するとき、主電源のオフに伴
い、常時オンであるべきスタンバイRAM用電源の出力
が低下もしくは消滅し、スタンバイRAMに格納されて
いたデータが消失するという不都合が生じる。By the way, as shown in FIG. 6, the voltage stabilizing circuit includes a constant current sink circuit 60 and a reference voltage generating circuit 61. The constant current sink circuit 60 and the reference voltage generating circuit 61 have a small current. (Tens to hundreds of microamps)
Is working on. Therefore, the constant current sink circuit 60 and the reference voltage generation circuit 61 are easily affected by the parasitic transistor, and when a negative voltage is applied to the voltage stabilizing circuit A48 of FIG. 4, the constant current sink circuit of the voltage stabilizing circuit B49 is applied. Also, the reference voltage generating circuit does not operate because those circuit currents are removed, and as a result, the output voltage of the voltage stabilizing circuit B49 decreases or disappears. Therefore, when the power supply circuit IC 47 shown in FIG. 4 in which the voltage stabilizing circuits of two systems are formed on the same chip is applied to, for example, a microcomputer mounted in an automobile, that is, C
Standby that uses the voltage stabilizing circuit A48 as the main power supply for supplying power to PU, I / O, ROM, etc. When the voltage stabilizing circuit B49 is used as the RAM power supply, the output of the standby RAM power supply, which should be always on, decreases or disappears as the main power supply turns off, and the data stored in the standby RAM disappears. Inconvenience occurs.
そこで、従来は、第4図におけるスイッチ45をオフし
たときにコイル46によって発生した逆起電力が電圧安
定化回路A48に負電圧として印加するのを防ぐことによ
り、電圧安定化回路B49の出力電圧の低下もしくは消滅
を防止してきた。そのための方法として、第7図に示す
ように、IC電源入力に直列にダイオード70を挿入す
る第1方法、及び第8図に示すように、誘導性負荷とし
てのコイル81に直列にダイオード80を挿入する第2
方法が提案されている。Therefore, conventionally, the output voltage of the voltage stabilizing circuit B49 is prevented by preventing the counter electromotive force generated by the coil 46 from being applied as a negative voltage to the voltage stabilizing circuit A48 when the switch 45 in FIG. 4 is turned off. Has been prevented from decreasing or disappearing. As a method therefor, as shown in FIG. 7, a first method of inserting a diode 70 in series with an IC power input, and as shown in FIG. 8, a diode 80 is connected in series with a coil 81 as an inductive load. Second to insert
A method has been proposed.
しかしながら、上記第1方法には電源の入出力間電位差
を増大させるという問題点があり、また、上記第2方法
には、誘導性負荷がアクチュエータの場合、アクチュエ
ータ動作最低電圧を上昇させ、またアクチュエータが大
電流型のときには使用ダイオードの大型化による実装面
積の増大及びコストアップを招くという不都合がある。However, the first method has a problem that the potential difference between the input and output of the power source is increased, and the second method increases the actuator operation minimum voltage when the inductive load is an actuator, and However, when the type is a large current type, there is an inconvenience that the size of the diode used increases and the mounting area increases and the cost increases.
本発明は上記問題点に鑑みてなされたもので、一系統の
電圧安定化回路に負電圧が印加された場合、そのときに
発生する寄生npn型トランジスタによる電流引抜作用
を積極的に活用することにより、他系統の電圧安定化回
路の出力電圧の低下を防止した電源回路用半導体集積回
路を提供することを目的とする。The present invention has been made in view of the above problems, and when a negative voltage is applied to a voltage stabilizing circuit of one system, the current drawing action by a parasitic npn-type transistor generated at that time is positively utilized. Thus, it is an object of the present invention to provide a semiconductor integrated circuit for a power supply circuit, which prevents the output voltage of the voltage stabilizing circuit of another system from decreasing.
上記目的を達成するため、本発明によれば、複数系統の
電圧安定化回路が同一チップ上に形成されている電源回
路用半導体集積回路であって、各該電圧安定化回路は制
御トランジスタと該制御トランジスタのベースにベース
電流を供給するカレントミラー回路とを具備するものに
おいて、各該制御トランジスタの近傍位置にn型ウェル
を設け、各該n型ウェルと、他の該n型ウェルが属する
該電圧安定化回路の該カレントミラー回路を構成するト
ランジスタのベースとを電気的に接続したことを特徴と
する電源回路用半導体集積回路が提供される。In order to achieve the above object, according to the present invention, there is provided a semiconductor integrated circuit for a power supply circuit, wherein a plurality of systems of voltage stabilizing circuits are formed on the same chip, each voltage stabilizing circuit including a control transistor and a control transistor. A current mirror circuit for supplying a base current to the base of a control transistor, wherein an n-type well is provided near each control transistor, and each n-type well and another n-type well belong to the n-type well. There is provided a semiconductor integrated circuit for a power supply circuit, which is electrically connected to a base of a transistor forming the current mirror circuit of the voltage stabilizing circuit.
一系統の電圧安定化回路の電源入力端子に負電圧が印加
すると、該回路の制御トランジスタの近傍位置に設けら
れたn型ウェルをコレクタとする寄生npn型トランジ
スタが発生し、該n型ウェルに電気的に接続されてい
る、他系統の電圧安定化回路のカレントミラー回路を構
成するトランジスタのベースから電流が引き抜かれる。
この結果、該カレントミラー回路からそのカレントミラ
ー回路が属する他系統の電圧安定化回路の制御トランジ
スタのベースにベース電流が供給され、その制御トラン
ジスタはオン状態を維持するので、他系統の電圧安定化
回路の出力電圧は低下しない。When a negative voltage is applied to the power input terminal of the voltage stabilization circuit of one system, a parasitic npn-type transistor whose collector is the n-type well provided in the vicinity of the control transistor of the circuit is generated, and the parasitic npn-type transistor is generated in the n-type well. A current is drawn from the base of a transistor that is electrically connected and that constitutes a current mirror circuit of a voltage stabilization circuit of another system.
As a result, the base current is supplied from the current mirror circuit to the base of the control transistor of the voltage stabilization circuit of the other system to which the current mirror circuit belongs, and the control transistor maintains the ON state, so that the voltage stabilization of the other system is performed. The output voltage of the circuit does not drop.
以下、本発明の実施例を図面に基づいて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図及び第2図は、本発明に適用される制御トランジ
スタの構造を模式的に示す図であり、第2図は第1図の
II-II線に沿う断面図である。第1図及び第2図におい
て、p型基板1上にはn+型埋め込み層2が形成され、
このn+型埋め込み層2の上部のn型エピタキシャル層
3上には、npn型トランジスタが形成されている。こ
のnpn型トランジスタは前記n型エピタキシャル層3
コレクタとしn型エピタキシャル層3上に形成されたp
型拡散層4をベースとし、p型拡散層4上に形成された
n+型拡散層5をエミッタとしている。そして、上記n
pn型トランジスタの近傍位置には、それを取り囲むよ
うにして、本発明に係るn型ウェル6(斜線部分)が形
成されている。なお、上記トランジスタのコレクタ端子
はn型エピタキシャル層3上に形成されたn+拡散層7
に付設される。1 and 2 are diagrams schematically showing the structure of a control transistor applied to the present invention, and FIG. 2 is a diagram of FIG.
It is a sectional view taken along the line II-II. 1 and 2, an n + -type buried layer 2 is formed on a p-type substrate 1,
An npn-type transistor is formed on the n-type epitaxial layer 3 above the n + -type buried layer 2. The npn-type transistor is the n-type epitaxial layer 3
P formed as a collector on the n-type epitaxial layer 3
The type diffusion layer 4 is used as a base, and the n + type diffusion layer 5 formed on the p type diffusion layer 4 is used as an emitter. And the above n
An n-type well 6 (hatched portion) according to the present invention is formed in the vicinity of the pn-type transistor so as to surround it. The collector terminal of the transistor is the n + diffusion layer 7 formed on the n-type epitaxial layer 3.
Attached to.
第3図は、第2図のp型基板1上に形成される、本発明
に係る複数系統の電圧安定化回路の内の一系統の実施例
を示す回路図である。第3図に示すように、本発明に係
る電圧安定化回路は、制御トランジスタベース電流源1
0、制御トランジスタ20、誤差検出制御回路30及び
出力クランプ回路40から構成されると共に、後述する
ように、制御トランジスタベース電流源10のカレント
ミラー回路を構成するトランジスタのベースが他系統の
電圧安定化回路の前記n型ウェル6(第1図及び第2図
参照)に接続されている。FIG. 3 is a circuit diagram showing an embodiment of one system of a plurality of systems of voltage stabilizing circuit according to the present invention formed on the p-type substrate 1 of FIG. As shown in FIG. 3, the voltage stabilizing circuit according to the present invention includes a control transistor base current source 1
0, the control transistor 20, the error detection control circuit 30, and the output clamp circuit 40, and as will be described later, the base of the transistor forming the current mirror circuit of the control transistor base current source 10 stabilizes the voltage of another system. It is connected to the n-type well 6 of the circuit (see FIGS. 1 and 2).
制御トランジスタベース電流源10は、抵抗11及び1
2、トランジスタ13及び14、並びに定電流シンク回
路15から成り、抵抗11,12及びトランジスタ13,14はカ
レントミラー回路を構成している。そして、前述したよ
うに、トランジスタ13,14のベースは、第3図中にPで
示す、図示しない他系統の電圧安定化回路の制御トラン
ジスタの近傍位置に設けられているn型ウェル6に接続
されている。The control transistor base current source 10 includes resistors 11 and 1
2, the transistors 13 and 14, and the constant current sink circuit 15, and the resistors 11 and 12 and the transistors 13 and 14 form a current mirror circuit. Then, as described above, the bases of the transistors 13 and 14 are connected to the n-type well 6 shown by P in FIG. 3 which is provided in the vicinity of the control transistor of the voltage stabilizing circuit of another system (not shown). Has been done.
誤差検出制御回路30は、トランジスタ31、コンパレ
ータ32、基準電圧発生回路33、並びに抵抗34及び
35から構成されている。The error detection control circuit 30 includes a transistor 31, a comparator 32, a reference voltage generation circuit 33, and resistors 34 and 35.
出力クランプ回路40は、トランジスタ41、ツェナー
ダイオード42、並びに抵抗43及び44から構成され
ており、ツェナーダイオード42のツェナー電圧は、当
該電圧安定化回路の定格出力電圧よりも若干高い電圧に
設定されている。The output clamp circuit 40 is composed of a transistor 41, a Zener diode 42, and resistors 43 and 44. The Zener voltage of the Zener diode 42 is set to a voltage slightly higher than the rated output voltage of the voltage stabilizing circuit. There is.
次に、上記構成の動作について説明する。Next, the operation of the above configuration will be described.
図示しない他系統の電圧安定化回路の電源入力端子、す
なわち制御トランジスタのコレクタに正電圧が印加され
ているときには寄生トランジスタは発生しない。従っ
て、この場合には、第3図に示される本発明に係る電圧
安定化回路は、第6図に示される従来の電圧安定化回路
と同様の動作を行う。すなわち、制御トランジスタベー
ス電流源10から制御トランジスタ20に供給されるベ
ース電流を誤差検出制御回路30が制御することによ
り、出力電圧は定格値に保持される。このとき、出力ク
ランプ回路40のツェナーダイオ−ド42のツェナー電
圧は当該電圧安定化回路の定格出力電圧よりも若干高く
設定されているので、出力クランプ回路40は動作しな
い。When a positive voltage is applied to the power input terminal of the voltage stabilizing circuit of another system (not shown), that is, the collector of the control transistor, the parasitic transistor does not occur. Therefore, in this case, the voltage stabilizing circuit according to the present invention shown in FIG. 3 operates in the same manner as the conventional voltage stabilizing circuit shown in FIG. That is, the output voltage is maintained at the rated value by the error detection control circuit 30 controlling the base current supplied from the control transistor base current source 10 to the control transistor 20. At this time, since the Zener voltage of the Zener diode 42 of the output clamp circuit 40 is set to be slightly higher than the rated output voltage of the voltage stabilizing circuit, the output clamp circuit 40 does not operate.
他方、今第1図及び第2図に示される制御トランジスタ
を他系統の電圧安定化回路の制御トランジスタとし、そ
の制御トランジスタのコレクタすなわちn型エピタキシ
ャル層3に負電圧が印加されたとすると、n型エピタキ
シャル層3とp型基板1とこのp型基板1上に形成され
ている他の素子(図示せず)のn型領域とから成る寄生
npn型トランジスタが発生すると同時に、第2図中に
破線で示す、n型ウェル6とp型基板1とn型エピタキ
シャル層3とから成る寄生npn型トランジスタ8が発
生する。そして、寄生トランジスタが発生すると、前述
したように、小電流で動作している定電流シンク回路1
5(第3図)及び基準電圧発生回路33は、寄生トラン
ジスタによってそれらの回路電流が引き抜かれるため、
正常に動作しなくなる。On the other hand, if the control transistor shown in FIGS. 1 and 2 is used as the control transistor of the voltage stabilization circuit of another system and a negative voltage is applied to the collector of the control transistor, that is, the n-type epitaxial layer 3, the n-type At the same time that a parasitic npn-type transistor including the epitaxial layer 3, the p-type substrate 1 and the n-type region of another element (not shown) formed on the p-type substrate 1 is generated, the broken line in FIG. A parasitic npn-type transistor 8 composed of the n-type well 6, the p-type substrate 1 and the n-type epitaxial layer 3 is generated. When a parasitic transistor is generated, as described above, the constant current sink circuit 1 operating with a small current.
5 (FIG. 3) and the reference voltage generating circuit 33, since their circuit currents are extracted by the parasitic transistor,
It will not work properly.
しかし、本発明に係る電圧安定化回路は、制御トランジ
スタベース電流源10におけるカレントミラー回路を構
成しているトランジスタ13及び14のベースがn型ウ
ェル6(第2図)に接続されている。このため、寄生ト
ランジスタ8により、n型ウェル6を介して、トランジ
スタ13のベースから電流が引き抜かれることになる。
換言すると、トランジスタ13のコレクタ電流が流れる
ことになる。この結果、トランジスタ14のコレクタ電
流も流れ、そのコレクタ電流は、制御トランジスタ20
のベースにベース電流として入力するので、定電流シン
ク回路15が正常に動作しなくても、制御トランジスタ
20のオン状態は保持される。However, in the voltage stabilizing circuit according to the present invention, the bases of the transistors 13 and 14 forming the current mirror circuit in the control transistor base current source 10 are connected to the n-type well 6 (FIG. 2). Therefore, the parasitic transistor 8 draws a current from the base of the transistor 13 via the n-type well 6.
In other words, the collector current of the transistor 13 will flow. As a result, the collector current of the transistor 14 also flows, and the collector current flows to the control transistor 20.
Since the base current is input to the base of the control transistor 20, the ON state of the control transistor 20 is maintained even if the constant current sink circuit 15 does not operate normally.
ところで、この場合、誤差検出制御回路30の基準電圧
発生回路33もまた正常な動作を行わない。このため、
誤差検出制御回路30は、制御トランジスタ20に上述
のようにして供給されるベース電流を制御できなくな
り、当該電圧安定化回路の定格出力電圧を大幅に超える
電圧が出力される場合が生じる。これは、負荷に損傷を
与えるおそれがある。そこで、本実施例においては、出
力クランプ回路40が設けられている。すなわち、出力
電圧が、定格出力電圧よりも若干高く設定されている、
ツェナーダイオ−ド42のツェナー電圧よりも高くなる
と、トランジスタ41がオンし、制御トランジスタ20
のベース電流がバイパスされるので、結局、出力電圧は
上記ツェナー電圧に保持されることになる。By the way, in this case, the reference voltage generating circuit 33 of the error detection control circuit 30 also does not operate normally. For this reason,
The error detection control circuit 30 may not be able to control the base current supplied to the control transistor 20 as described above, and a voltage that greatly exceeds the rated output voltage of the voltage stabilization circuit may be output. This can damage the load. Therefore, the output clamp circuit 40 is provided in the present embodiment. That is, the output voltage is set slightly higher than the rated output voltage,
When the voltage becomes higher than the Zener voltage of the Zener diode 42, the transistor 41 turns on and the control transistor 20
Since the base current of 1 is bypassed, the output voltage is eventually held at the Zener voltage.
なお、本実施例においては、他系統の電圧安定化回路の
電源入力端子に負電圧が印加された場合における出力電
圧の確保について述べたが、これに限るものではなく、
同一メカニズムにて発生する出力電圧の低下に対し、そ
の負電圧印加端子が電源入力端子以外であっても同様の
手段によって対処できることはもちろんである。In the present embodiment, the securing of the output voltage when the negative voltage is applied to the power supply input terminal of the voltage stabilizing circuit of the other system is described, but the invention is not limited to this.
Needless to say, even if the negative voltage applying terminal is other than the power input terminal, the same means can be used to cope with the decrease in the output voltage generated by the same mechanism.
以上説明したように、本発明の電源回路用半導体集積回
路によれば、一系統の電圧安定化回路に負電圧が印加さ
れても、他系統の電圧安定化回路の出力電圧の低下を防
止できる。As described above, according to the semiconductor integrated circuit for a power supply circuit of the present invention, even if a negative voltage is applied to the voltage stabilizing circuit of one system, it is possible to prevent the output voltage of the voltage stabilizing circuit of the other system from decreasing. .
第1図は本発明に適用される制御トランジスタの構造を
模式的に示す図、 第2図は第1図のII-II線に沿う断面図、 第3図は本発明に係る電圧安定化回路の実施例を示す回
路図、 第4図は電源回路用ICの使用状態を説明する図、 第5図は寄生トランジスタによる誤動作のメカニズムを
説明する図、 第6図は従来の電圧安定化回路を示す図、 第7図は電圧安定化回路の電源入力端子に負電圧が印加
するのを防止するための第1従来方法を示す図、及び 第8図は同じく第2従来方法を示す図である。 6…n型ウェル、 8…寄生pnp型トランジスタ、 10…制御トランジスタベース電流源、 20…制御トランジスタ、 30…誤差検出制御回路、 40…出力クランプ回路。FIG. 1 is a diagram schematically showing the structure of a control transistor applied to the present invention, FIG. 2 is a sectional view taken along the line II-II of FIG. 1, and FIG. 3 is a voltage stabilizing circuit according to the present invention. FIG. 4 is a diagram for explaining a usage state of an IC for a power supply circuit, FIG. 5 is a diagram for explaining a mechanism of malfunction due to a parasitic transistor, and FIG. 6 is a conventional voltage stabilizing circuit. FIG. 7 is a diagram showing a first conventional method for preventing a negative voltage from being applied to the power supply input terminal of the voltage stabilizing circuit, and FIG. 8 is a diagram showing the second conventional method. . 6 ... N-type well, 8 ... Parasitic pnp type transistor, 10 ... Control transistor base current source, 20 ... Control transistor, 30 ... Error detection control circuit, 40 ... Output clamp circuit.
Claims (1)
に形成されている電源回路用半導体集積回路であって、
各該電圧安定化回路は制御トランジスタと該制御トラン
ジスタのベースにベース電流を供給するカレントミラー
回路とを具備するものにおいて、 各該制御トランジスタの近傍位置にn型ウェルを設け、
各該n型ウェルと、他の該n型ウェルが属する該電圧安
定化回路の該カレントミラー回路を構成するトランジス
タのベースとを電気的に接続したことを特徴とする電源
回路用半導体集積回路。1. A semiconductor integrated circuit for a power supply circuit, wherein a plurality of voltage stabilizing circuits are formed on the same chip.
Each of the voltage stabilizing circuits includes a control transistor and a current mirror circuit that supplies a base current to the base of the control transistor, and an n-type well is provided near each control transistor.
A semiconductor integrated circuit for a power supply circuit, wherein each of the n-type wells is electrically connected to a base of a transistor forming the current mirror circuit of the voltage stabilizing circuit to which the other n-type well belongs.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61252818A JPH069017B2 (en) | 1986-10-25 | 1986-10-25 | Semiconductor integrated circuit for power circuit |
Applications Claiming Priority (1)
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JPS63108769A JPS63108769A (en) | 1988-05-13 |
JPH069017B2 true JPH069017B2 (en) | 1994-02-02 |
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JP (1) | JPH069017B2 (en) |
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