JPS6353566B2 - - Google Patents
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- JPS6353566B2 JPS6353566B2 JP54097292A JP9729279A JPS6353566B2 JP S6353566 B2 JPS6353566 B2 JP S6353566B2 JP 54097292 A JP54097292 A JP 54097292A JP 9729279 A JP9729279 A JP 9729279A JP S6353566 B2 JPS6353566 B2 JP S6353566B2
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Description
【発明の詳細な説明】
この発明は、バツテリーバツクアツプ回路を有
するCMOS（相補型金属絶縁物半導体）メモリ回
路の電源供給方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power supply system for a CMOS (complementary metal-insulator-semiconductor) memory circuit having a battery backup circuit.
バツテリーバツクアツプ回路は、システム電源
電圧が落ち始めると、バツクアツプされる素子に
接続された電源ラインをバツテリーで構成された
予備電源に切り替えるものであり、これによりメ
モリの内容の不揮発性化を行なおうとするもので
ある。 A battery backup circuit switches the power line connected to the device to be backed up to a backup power source made up of a battery when the system power supply voltage begins to drop, thereby making the memory contents non-volatile. This is what I am trying to do.
上記バツテリーバツクアツプ回路として、第１
図、第２図に示す回路が「電子科学」1978年７月
号p52に記載されている。 As the battery backup circuit, the first
The circuit shown in Figure 2 is described in "Denshi Kagaku" July 1978 issue p52.
第１図に示す回路は、ダイオードD1の順方向
電圧降下により、メモリ回路に供給される電圧
VDDがシステム側の電圧VCCより約0.6〜0.7V低く
なり、メモリ回路の入力回路において電源電圧
VDDが信号レベル（VCC）より低くなるため、
CMOSのラツチアツプ現象が生じ易くなるとい
う欠点がある。 The circuit shown in Figure 1 uses the voltage supplied to the memory circuit due to the forward voltage drop of diode D1 .
V DD becomes approximately 0.6 to 0.7 V lower than the system side voltage V CC , and the power supply voltage in the input circuit of the memory circuit
Since V DD is lower than the signal level (V CC ),
The drawback is that the CMOS latch-up phenomenon is more likely to occur.
すなわち、CMOS回路では、一般に、入力端
子に不所望に加わる静電気によるような異常電圧
に対して入力MOS素子を保護するため、入力保
護手段が設けられる。一般的な入力保護手段は、
例えば、第４図に示したように、入力端子１１と
入力MOS素子１２，１３との間に設けられた抵
抗１６、および入力保護ダイオード１４，１５か
らなる。入力保護ダイオード１４，１５は、入力
MOS素子もしくはトランジスタ１２，１３とと
もに、モノリシツク半導体集積回路技術によつて
１つの半導体基板上に形成される。そこで、入力
端子１１に電源電圧VDDよりも高いレベルの電圧
が印加されると、それに応じて入力保護ダイオー
ド１４に順方向電流が流れることとなる。ダイオ
ードの順方向電流は、入力MOS素子によつて実
質的に構成される寄生サイリスタに対するトリガ
電流となる。これに応じて、CMOS回路に電流
が流れつづけるラツチアツプ現象を起こすことに
なる。 That is, in a CMOS circuit, input protection means is generally provided in order to protect the input MOS element from abnormal voltage caused by static electricity that is undesirably applied to the input terminal. Common input protection measures include:
For example, as shown in FIG. 4, it consists of a resistor 16 provided between the input terminal 11 and input MOS elements 12 and 13, and input protection diodes 14 and 15. Input protection diodes 14 and 15
Together with the MOS elements or transistors 12 and 13, they are formed on one semiconductor substrate by monolithic semiconductor integrated circuit technology. Therefore, when a voltage at a level higher than the power supply voltage V DD is applied to the input terminal 11, a forward current flows through the input protection diode 14 accordingly. The forward current of the diode becomes a trigger current for a parasitic thyristor substantially constituted by the input MOS element. In response, a latch-up phenomenon occurs in which current continues to flow through the CMOS circuit.
第２図の回路は、ツエナーダイオードDZによ
る電圧電圧によりトランジスタQ1がオフしたと
こきのバツテリー電圧VBがその放電により、シ
ステム側電圧VCCより低い場合には、上記電源切
り換え時において、メモリ回路の電源電圧VDD
（＝VB）が入力信号レベル（VCC）より低くなる
ため、上記同様にCMOSのラツチアツプ現象が
生じ易くなるという欠点を有するものである。 In the circuit of FIG. 2, when the battery voltage V B is lower than the system side voltage V CC due to discharge when the transistor Q 1 is turned off by the voltage generated by the Zener diode D Z , at the time of the above power supply switching, Memory circuit power supply voltage V DD
(=V B ) is lower than the input signal level (V CC ), which has the disadvantage that the CMOS latch-up phenomenon is likely to occur as described above.
また、上記ツエナーダイオードによる検出電圧
がバツテリー電圧より低い場合には、バツテリー
電流がトランジスタQ1のコレクタ、ベースを通
して逆転する等の問題がある。 Further, if the voltage detected by the Zener diode is lower than the battery voltage, there is a problem that the battery current is reversed through the collector and base of the transistor Q1 .
上記バツテリー電圧VBは、消耗により低下す
る（4.5V〜3.6V）ものであるので、上記第２図
に示す回路は、検出電圧の設定が困難となるもの
である。 Since the battery voltage V B decreases (4.5V to 3.6V) due to consumption, it is difficult to set the detection voltage in the circuit shown in FIG. 2 above.
この発明は、CMOSのラツチアツプ防止及び
電池電流の逆流を防止することができるCMOS
メモリ回路の電流供給方式を提供するためになさ
れた。 This invention is a CMOS device that can prevent CMOS latch-up and reverse battery current flow.
This was done to provide a current supply method for memory circuits.
この発明は、システム側電源電圧を直流昇圧回
路を介してCMOSメモリ回路に供給するように
するものである。 This invention supplies a system-side power supply voltage to a CMOS memory circuit via a DC booster circuit.
以下、実施例により、この発明を具体的に説明
する。 Hereinafter, the present invention will be specifically explained with reference to Examples.
第３図は、この発明の一実施例を示す回路図で
ある。 FIG. 3 is a circuit diagram showing an embodiment of the present invention.
この実施例においては、CMOSメモリ回路３
に供給するシステム電源電圧VCCを直流昇圧回路
１を介して供給するものである。すなわち、この
昇圧出力は、電源切り換え回路を構成するダイオ
ードD1を介して上記CMOSメモリ回路３への電
源電圧VDDに供給する。また、バツテリー電圧VB
も電源切り換え回路をを構成するダイオードD2
を介して上記CMOSメモリ回路３への電源電圧
VDDに供給するものである。 In this embodiment, CMOS memory circuit 3
The system power supply voltage V CC supplied to the DC booster circuit 1 is supplied to the DC booster circuit 1 . That is, this boosted output is supplied to the power supply voltage V DD to the CMOS memory circuit 3 via the diode D 1 forming the power supply switching circuit. Also, the battery voltage V B
Diode D2 also constitutes the power supply switching circuit.
Power supply voltage to the above CMOS memory circuit 3 via
This is what is supplied to V DD .
上記直流昇圧回路１は、例えば、スイツチング
レギユレータで構成し、入力直流電圧VCCを１〜
2V程度昇圧した直流電圧を形成するものである。 The DC booster circuit 1 is configured with, for example, a switching regulator, and input DC voltage V CC is 1 to 1.
This generates a DC voltage boosted to about 2V.
この実施例回路にあつては、電源切り換え回路
を構成するダイオードD1の順方向電圧の電圧損
失があつても、直流昇圧回路１により、この損失
を補う分の電圧昇圧を行なうものであるので、
CMOSメモリ回路３の電源電圧VDDは、上記シス
テム側電源電圧VCCで動作するTTL（Tra−
nsistor Transistor Logic）回路等で構成された
メモリ制御回路２から供給される入力信号Vioの
レベルが上記電圧VCCレベルで規定されることに
より、VDD＞Vio（＝VCC）の関係にあるため、
CMOSのラツチアツプ現象が生じることはない。 In this embodiment circuit, even if there is a voltage loss in the forward voltage of the diode D1 constituting the power supply switching circuit, the DC booster circuit 1 boosts the voltage to compensate for this loss. ,
The power supply voltage V DD of the CMOS memory circuit 3 is a TTL (Tra-
The level of the input signal V io supplied from the memory control circuit 2, which is composed of a Nsistor Transistor Logic (Transistor Logic) circuit, etc., is defined by the above voltage V CC level, so that the relationship of V DD > V io (=V CC ) is established. Because there is
CMOS latch-up phenomenon does not occur.
上記システム側電源電圧VCCの低下により、電
源切り換えが行なわれるとき（ダイオードD1が
オフ、ダイオードD2がオン）においても、上記
関係（VDD＞Vio）が保たれるため、CMOSのラ
ツチアツプ現象の防止が行なわれる。 Even when the power supply is switched (diode D1 is off and diode D2 is on) due to the drop in the system side power supply voltage V CC , the above relationship (V DD > V io ) is maintained, so the CMOS The latch-up phenomenon is prevented.
また、この実施例回路においては、ダイオード
D1の挿入によりバツテリーVBの逆流を防止する
こともできる。 In addition, in this example circuit, the diode
By inserting D 1 , backflow of battery V B can also be prevented.
さらに、上記電源切り換え回路を第２図に示す
ようなトランジスタQ1、ツエナーダイオードD7
等で構成する場合においても、スイツチングトラ
ンジスタQ1のコレクタ側に直流昇圧回路を設け
ておき、切り換え時のシステム側電源電圧VCCと
バツテリー電圧VBの関係をVCC≦VBに設定するも
のとすれば、同様な理由により切り換え時におけ
るCMOSラツチアツプ現象の防止を図ることが
できる。 Furthermore, the above power supply switching circuit is constructed using a transistor Q 1 and a Zener diode D 7 as shown in FIG.
Even when configured with _ If so, it is possible to prevent the CMOS latch-up phenomenon at the time of switching for the same reason.
また、VCC＜VBの状態であつて、ツエナーダイ
オードがオンの状態においても、CMOS回路の
電源電圧VDDは、昇圧回路１によりレベルアツプ
するものであり、VDD＞VBの関係を満足させるこ
とができるため、ダイオードD2がオフしてバツ
テリー電流の逆流を防止することができる。 Furthermore, even in a state where V CC <V B and the Zener diode is on, the power supply voltage V DD of the CMOS circuit is increased in level by the booster circuit 1, and the relationship of V DD > V B is maintained. Since the voltage can be satisfied, diode D2 is turned off to prevent the battery current from flowing backward.
このように直流昇圧回路を設けることにより、
低いシステム側電源電圧（約3V程度）VCCでの
CMOS回路の動作電圧を得ることができるため
電源切り換え設定電圧の余裕を大きくすることが
できるものである。 By providing a DC booster circuit in this way,
Low system side power supply voltage (approximately 3V) at V CC
Since the operating voltage of the CMOS circuit can be obtained, the margin for the power supply switching setting voltage can be increased.
この発明は、前記実施例に限定されず、直流昇
圧回路は、何であつてもよく、電源切り換え回路
は種々変形できるものである。 The present invention is not limited to the embodiments described above, and the DC booster circuit may be of any type, and the power supply switching circuit may be modified in various ways.
第１図、第２図は、それぞれ従来技術の一例を
示す回路図、第３図は、この発明の一実施例を示
す回路図である。第４図は、CMOSメモリ回路
の一般的な入力保護回路である。
１……直流昇圧回路、２……メモリ制御回路、
３……CMOSメモリ回路。
1 and 2 are circuit diagrams each showing an example of the prior art, and FIG. 3 is a circuit diagram showing an embodiment of the present invention. FIG. 4 shows a general input protection circuit for a CMOS memory circuit. 1... DC booster circuit, 2... Memory control circuit,
3...CMOS memory circuit.
Claims (1)
の予備電源の電圧とが切り換えられてその電源電
圧として供給されるCMOSメモリ回路と、少な
くとも上記CMOSメモリに供給されるべき入力
信号を形成するメモリ制御回路とを備えてなる回
路のための電源供電方式であつて、上記システム
電源から上記予備電源に切り換えられたときの上
記CMOSメモリ回路の電源電圧が上記入力信号
よりも大きいレベルを維持するようにしてなるこ
とを特徴とするCMOSメモリ回路電源供給方式。 ２ 上記メモリ制御回路が上記システム電源電圧
によつて動作され、上記システム電源電圧が直流
昇圧回路を介して上記CMOSメモリ回路に供給
されるようにされてなることを特徴とする特許請
求の範囲第１項記載のCMOSメモリ回路電源供
給方式。[Claims] 1. A CMOS memory circuit in which a system power supply voltage and a backup power supply voltage for retaining memory contents are switched and supplied as the power supply voltage, and at least an input signal to be supplied to the CMOS memory. A power supply system for a circuit comprising a memory control circuit forming a CMOS memory circuit, wherein the power supply voltage of the CMOS memory circuit when switched from the system power supply to the backup power supply is at a level higher than the input signal. A CMOS memory circuit power supply system characterized in that it maintains the following characteristics. 2. The memory control circuit is operated by the system power supply voltage, and the system power supply voltage is supplied to the CMOS memory circuit via a DC booster circuit. CMOS memory circuit power supply method described in Section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9729279A JPS5622117A (en) | 1979-08-01 | 1979-08-01 | Electric power supply system for cmos memory circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP9729279A JPS5622117A (en) | 1979-08-01 | 1979-08-01 | Electric power supply system for cmos memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622117A JPS5622117A (en) | 1981-03-02 |
| JPS6353566B2 true JPS6353566B2 (en) | 1988-10-24 |
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ID=14188417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP9729279A Granted JPS5622117A (en) | 1979-08-01 | 1979-08-01 | Electric power supply system for cmos memory circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JPS5622117A (en) |
Families Citing this family (5)
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|---|---|---|---|---|
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| JPS59121418A (en) * | 1982-12-28 | 1984-07-13 | Nitsuko Ltd | Back-up power supply circuit for ic memory |
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| JPS60123923A (en) * | 1983-12-07 | 1985-07-02 | Mitsubishi Electric Corp | Power supply controlling circuit of microcomputer system |
| GB2166306A (en) * | 1984-10-26 | 1986-04-30 | Aurora Mechatronics Corp | Solar-energised computer |
-
1979
- 1979-08-01 JP JP9729279A patent/JPS5622117A/en active Granted
Also Published As
| Publication number | Publication date |
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| JPS5622117A (en) | 1981-03-02 |
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