JPH0685078A - Multilayer interconnection construction of semiconductor integrated circuit - Google Patents
Multilayer interconnection construction of semiconductor integrated circuitInfo
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- JPH0685078A JPH0685078A JP23487092A JP23487092A JPH0685078A JP H0685078 A JPH0685078 A JP H0685078A JP 23487092 A JP23487092 A JP 23487092A JP 23487092 A JP23487092 A JP 23487092A JP H0685078 A JPH0685078 A JP H0685078A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路の多層
配線構造に関するものであり、より詳細にはバイアホー
ルやコンタクトホールを用いて異なる層の間で配線を行
う場合の多層配線構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring structure of a semiconductor integrated circuit, and more particularly to a multilayer wiring structure for wiring between different layers using via holes or contact holes. Is.
【０００２】[0002]
【従来の技術】従来の半導体集積回路の多層配線構造に
ついて、ＶＬＳＩＣ(Very Large Scale Integrated Cir
cuit) の多層配線構造を例にとって説明する。ＶＬＳＩ
においては、通常、配線パターンが２層或いは３層に分
けて形成されている。2. Description of the Related Art Regarding a conventional multi-layer wiring structure of a semiconductor integrated circuit, a VLSIC (Very Large Scale Integrated Circuit)
(cuit) multilayer wiring structure will be described as an example. VLSI
In general, the wiring pattern is usually formed in two or three layers.
【０００３】図３（ａ）は、かかるＶＬＳＩＣの層構造
の一例を概略的に示す断面図である。同図において、シ
リコン等によって形成された半導体基板３１上には、絶
縁層３２、配線層３３、絶縁層３４および配線層３５
が、順次形成されている。ここで、１層目の配線層３３
は、絶縁層３２の表面に形成された複数の配線パターン
によって構成されている。同様に、２層目の配線層３５
は、絶縁層３４の表面に導電性材料で形成された複数の
配線パターンによって構成されている。各絶縁層３２，
３４は、半導体基板３１と配線層３２との間の絶縁およ
び配線層３２と配線層３５との間の絶縁のために設けら
れたものである。FIG. 3 (a) is a sectional view schematically showing an example of the layer structure of such a VLSIC. In the figure, an insulating layer 32, a wiring layer 33, an insulating layer 34, and a wiring layer 35 are formed on a semiconductor substrate 31 made of silicon or the like.
Are sequentially formed. Here, the first wiring layer 33
Are composed of a plurality of wiring patterns formed on the surface of the insulating layer 32. Similarly, the second wiring layer 35
Is composed of a plurality of wiring patterns formed on the surface of the insulating layer 34 with a conductive material. Each insulating layer 32,
34 is provided for insulation between the semiconductor substrate 31 and the wiring layer 32 and for insulation between the wiring layer 32 and the wiring layer 35.
【０００４】各絶縁層３２，３４には、穴部４１〜４６
が設けられている。これは、基板３１と配線パターンと
を接続するため、および、異なる配線層の配線パターン
を接続するために設けられたものである。すなわち、こ
れらの穴部４１〜４６に導電性材料（例えばアルミニウ
ム等）を埋設して接続部４１ａ〜４６ａを形成すること
によって、この穴部の下側の基板或いは配線パターンと
上側の配線パターンと電気的接続を行うことができる。Holes 41 to 46 are formed in each of the insulating layers 32 and 34.
Is provided. This is provided to connect the substrate 31 and the wiring pattern and to connect the wiring patterns of different wiring layers. That is, a conductive material (for example, aluminum) is embedded in the holes 41 to 46 to form the connecting portions 41a to 46a, so that the lower substrate or wiring pattern of the holes and the upper wiring pattern are formed. Electrical connection can be made.
【０００５】これらの穴部４１〜４６のうち、絶縁層３
２に設けられた穴部４１〜４３（すなわち、基板３１と
配線パターンとを接続するための穴部）は、一般にコン
タクトホールと称されている。また、絶縁層３４に設け
られた穴部４４〜４６（すなわち、異なる配線層の配線
パターンを接続するための穴部）は、一般にバイアホー
ルと称されている。Of these holes 41 to 46, the insulating layer 3
The hole portions 41 to 43 (that is, the hole portions for connecting the substrate 31 and the wiring pattern) provided in No. 2 are generally called contact holes. Further, the holes 44 to 46 (that is, the holes for connecting the wiring patterns of different wiring layers) provided in the insulating layer 34 are generally called via holes.
【０００６】配線パターン間の接続（或いは基板と配線
パターンとの接続）を行う際には、図３（ａ）に示した
ように、通常、１個の接続箇所について複数個のバイア
ホール（或いはコンタクトホール）を設けている場合が
多い。以下、この理由について、バイアホールの場合を
例にとり、図３（ｂ）を用いて説明する。ここで、図３
（ｂ）は、図３（ａ）に示した層構造から、配線層３
３，３５内の配線パターン３３ａ，３５ａおよび絶縁層
３４内の接続部４４ａ〜４６ａのみを抽出して示した概
念図である。When connecting the wiring patterns (or connecting the substrate and the wiring pattern), as shown in FIG. 3A, usually, a plurality of via holes (or a plurality of via holes) are formed for one connection point. Contact holes are often provided. The reason for this will be described below with reference to FIG. 3B, taking the case of a via hole as an example. Here, FIG.
FIG. 3B shows the wiring layer 3 from the layer structure shown in FIG.
It is the conceptual diagram which extracted and showed only the wiring patterns 33a and 35a in 3,35 and the connection parts 44a-46a in the insulating layer 34.
【０００７】バイアホール４４〜４６の接続部４４ａ〜
４６ａは、配線層３３，３５の配線パターンと比較し
て、耐エレクトロマイグレーション性が劣っている。こ
こで、「エレクトロマイグレーション」とは配線（配線
パターン３３ａ，３５ａおよび接続部４４ａ〜４６ａを
さす）に高密度の電流が流れることによって配線を構成
する金属原子が移動することをいう。このエレクトロマ
イグレーションは、配線の断面積を減少させ、断線の原
因となる。The connecting portions 44a of the via holes 44-46
46a is inferior in electromigration resistance to the wiring patterns of the wiring layers 33 and 35. Here, "electromigration" means that metal atoms that form the wiring move when a high-density current flows through the wiring (the wiring patterns 33a and 35a and the connection portions 44a to 46a are shown). This electromigration reduces the cross-sectional area of the wiring and causes disconnection.
【０００８】エレクトロマイグレーションは電流密度が
大きいほど激しくなるので、バイアホールの耐エレクト
ロマイグレーション性を向上させるためには、配線層３
３，３５の配線パターン配線３３ａ，３５ａに流れる電
流Ｉ0 の電流値が大きい場合であっても各接続部４４ａ
〜４６ａの電流密度が高くならないようにすることが有
効である。従来のＶＬＳＩにおいて、１個の接続箇所に
ついて複数個のバイアホール４４〜４６を設けているの
は、このためである。これにより、配線パターン内の電
流Ｉ0 が各接続部４４ａ〜４６ａに分割されて流れるの
で、それぞれの接続部に流れる電流値ｉ1 ，ｉ2 ，ｉ3
を小さく抑えることができ、したがって電流密度（電流
値÷配線の断面積）を小さくすることができる。そし
て、これにより、多層配線構造全体としての信頼性を向
上させることができる。Since electromigration becomes more severe as the current density increases, in order to improve the electromigration resistance of the via hole, the wiring layer 3 is used.
Even when the current value of the current I 0 flowing through the wiring pattern wirings 33a and 35a of 3, 35 is large, each connection portion 44a
It is effective not to increase the current density of ~ 46a. This is the reason why the conventional VLSI is provided with a plurality of via holes 44 to 46 for one connection point. As a result, the current I 0 in the wiring pattern is divided into the connecting portions 44a to 46a and flows, so that the current values i 1 , i 2 , i 3 flowing in the respective connecting portions are increased.
Can be suppressed to a small value, and therefore the current density (current value / cross-sectional area of wiring) can be reduced. And thereby, the reliability as the whole multilayer wiring structure can be improved.
【０００９】[0009]
【発明が解決しようとする課題】ここで、多層配線構造
の信頼性を十分なものとするためには、各接続部４４ａ
〜４６ａに流れる電流ｉ1 ，ｉ2 ，ｉ3 の電流値を均等
にすることが望ましい。電流値が均等でない場合には電
流密度も均等とならず、接続部４４ａ〜４６ａのいずれ
かに高密度の電流が流れることとなるので、その接続部
でエレクトロマイグレーションによる断線が生じやすく
なり、多層配線構造全体としての信頼性は損なわれる。Here, in order to make the reliability of the multilayer wiring structure sufficient, each connecting portion 44a is formed.
It is desirable that the current values of the currents i 1 , i 2 , and i 3 flowing through the to 46a be equal. When the current values are not uniform, the current density is not uniform, and a high-density current flows in any of the connection portions 44a to 46a, so that a disconnection due to electromigration easily occurs at the connection portion and the multilayer The reliability of the wiring structure as a whole is impaired.
【００１０】しかしながら、従来のＶＬＳＩＣにおいて
は、配線パターン３３ａから流れ込む電流Ｉ0 が各接続
部４４ａ〜４６ａに均等に分割されず、したがって、こ
れらの接続部４４ａ〜４６ａに流れる電流の密度には大
きな差が生じている。However, in the conventional VLSIC, the current I 0 flowing from the wiring pattern 33a is not equally divided into the connecting portions 44a to 46a, and therefore the density of the current flowing through these connecting portions 44a to 46a is large. There is a difference.
【００１１】図３（ｂ）に示したような層構造における
電流値のばらつきの測定例を図４に示す。これは、Ahsa
n Enver およびJ.Joseph Clementによって技術開示され
たものである（FINITE ELEMENT NUMERICAL OF CURRENT
IN VLSI INTERCONNECTS ，Proceedings of the 7th Int
ernational IEEE VLSI Multilevel InterconnectionCon
ference，pp.149-155,1990 参照）。FIG. 4 shows an example of measurement of variations in current value in the layer structure as shown in FIG. 3 (b). This is Ahsa
n The technology disclosure by Enver and J. Joseph Clement (FINITE ELEMENT NUMERICAL OF CURRENT
IN VLSI INTERCONNECTS, Proceedings of the 7th Int
ernational IEEE VLSI Multilevel InterconnectionCon
ference, pp.149-155, 1990).
【００１２】同図からわかるように、配線パターン３５
ａから配線パターン３３ａに向かって流れる電流Ｉ0 は
３個の接続部４４ａ〜４６ａに均等に分割されず、電流
Ｉ0の６０％は接続部４４ａを流れる。このため、接続
部４４ａでエレクトロマイグレーションによる断線が非
常に生じやすく、多層配線構造の信頼性を損ねる原因と
なっている。As can be seen from the figure, the wiring pattern 35
The current I 0 flowing from a toward the wiring pattern 33a is not equally divided into the three connecting portions 44a to 46a, and 60% of the current I 0 flows through the connecting portion 44a. Therefore, disconnection due to electromigration is very likely to occur at the connection portion 44a, which is a cause of impairing the reliability of the multilayer wiring structure.
【００１３】また、このような技術的課題は、バイアホ
ールだけでなく、コンタクトホールでも生じている。Further, such technical problems occur not only in via holes but also in contact holes.
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、１個の接続箇所について設け
られた複数個の穴部内を流れる電流の均一性に優れた半
導体集積回路の多層配線構造を提供することを目的とす
る。The present invention has been made in view of the above-mentioned drawbacks of the prior art, and provides a semiconductor integrated circuit excellent in the uniformity of the current flowing through a plurality of holes provided at one connection point. An object is to provide a multilayer wiring structure.
【００１５】[0015]
(1) 第１の発明に係わる半導体集積回路の多層配線構造
は、基板上に絶縁膜を介して形成した配線パターンをこ
の基板と電気的に接続するための半導体集積回路の多層
配線構造であって、前記配線パターンが、環状に形成さ
れた環状パターン領域を有し、前記絶縁膜が、前記環状
パターン領域と対向する位置に形成された複数の穴部を
有し、この複数の穴部を介して前記環状パターン領域と
前記基板とが電気的に接続されていることを特徴とす
る。 (2) 第２の発明に係わる半導体集積回路の多層配線構造
は、絶縁膜を介して形成された第１の配線パターンと第
２の配線パターンとを電気的に接続するための半導体集
積回路の多層配線構造であって、前記第１の配線パター
ンが、環状に形成された環状パターン領域を有し、前記
絶縁膜が、この環状パターン領域と対向する位置に形成
された複数の穴部を有し、この複数の穴部を介して、前
記環状パターン領域と前記第２の配線パターンとが電気
的に接続されていることを特徴とする。(1) A multilayer wiring structure of a semiconductor integrated circuit according to the first invention is a multilayer wiring structure of a semiconductor integrated circuit for electrically connecting a wiring pattern formed on a substrate via an insulating film to this substrate. The wiring pattern has an annular pattern region formed in an annular shape, the insulating film has a plurality of hole portions formed at positions facing the annular pattern region, the plurality of hole portions It is characterized in that the annular pattern region and the substrate are electrically connected via the above. (2) A multilayer wiring structure for a semiconductor integrated circuit according to a second aspect of the present invention is a semiconductor integrated circuit for electrically connecting a first wiring pattern and a second wiring pattern formed via an insulating film. In the multilayer wiring structure, the first wiring pattern has an annular pattern area formed in an annular shape, and the insulating film has a plurality of holes formed at positions facing the annular pattern area. However, the annular pattern region and the second wiring pattern are electrically connected to each other through the plurality of holes.
【００１６】[0016]
【作用】配線パターンの一部を環状に形成し、この環状
のパターン領域と対向する位置に複数の穴部を形成して
電気的接続を行うことにより、各穴部内の電気的接続部
に二方向から電流が供給される。これにより、各穴部内
を流れる電流の均一性を向上させることができる。A part of the wiring pattern is formed in an annular shape, and a plurality of holes are formed at positions facing the annular pattern area for electrical connection. Electric current is supplied from the direction. This can improve the uniformity of the current flowing through each hole.
【００１７】[0017]
【実施例】以下、本発明に係わる半導体集積回路の多層
配線構造について、ＶＬＳＩＣの多層配線構造を例にと
って説明する。図１は、本実施例の多層配線構造を概念
的に示す斜視図である。同図に示したように、絶縁膜１
１上には、導電性材料によって、１層目の配線パターン
１２が形成されている。また、この配線パターン１２
は、環状に形成されたパターン領域（以下、環状パター
ン領域）１２ａを有している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A multilayer wiring structure of a semiconductor integrated circuit according to the present invention will be described below by taking a VLSIC multilayer wiring structure as an example. FIG. 1 is a perspective view conceptually showing the multilayer wiring structure of this embodiment. As shown in the figure, the insulating film 1
A wiring pattern 12 of the first layer is formed on the first layer 1 by a conductive material. In addition, this wiring pattern 12
Has a pattern region (hereinafter, referred to as a ring pattern region) 12a formed in a ring shape.
【００１８】このような配線パターン１２は、周知の技
術を用いて、導電性薄膜の堆積させ、この薄膜に対する
マスキングおよびエッチングを行うことにより形成する
ことができる。The wiring pattern 12 as described above can be formed by depositing a conductive thin film and masking and etching the thin film using a known technique.
【００１９】配線パターン１２の形成に使用することが
できる導電性材料としては、アルミニウムや銅などの金
属、或いは、タングステンシリサイドやモリブデンシリ
サイドなどの金属シリサイド等がある。As the conductive material that can be used for forming the wiring pattern 12, there are metals such as aluminum and copper, and metal silicides such as tungsten silicide and molybdenum silicide.
【００２０】かかる配線パターン１２は、絶縁膜１３に
よって覆われている。ここで、この絶縁膜１３には、複
数個（図１では３個）のバイアホールが形成されてい
る。これらのバイアホール１３ａ〜１３ｃは、それぞ
れ、配線パターン１２の環状パターン領域１２ａ上に形
成されている。The wiring pattern 12 is covered with an insulating film 13. Here, a plurality of (three in FIG. 1) via holes are formed in the insulating film 13. Each of these via holes 13a to 13c is formed on the annular pattern region 12a of the wiring pattern 12.
【００２１】かかるバイアホール１３ａ〜１３ｃは、周
知の技術を用いてマスキングおよびエッチングを行うこ
とにより形成することができる。エッチングを行う方法
としては、例えば反応性イオンエッチング（ＲＩＥ）法
などが知られている。The via holes 13a to 13c can be formed by masking and etching using a well-known technique. As a method of performing etching, for example, a reactive ion etching (RIE) method or the like is known.
【００２２】本実施例では、環状パターン領域１２ａの
端部からバイアホール１３ａまでの距離ｄを、５μｍと
する。In this embodiment, the distance d from the end of the annular pattern area 12a to the via hole 13a is 5 μm.
【００２３】バイアホール１３ａ〜１３ｃ内には、導電
性材料が埋設されており、これによって接続部１５ａ〜
１５ｃが形成されている。この接続部１５ａ〜１５ｃ
は、タングステン、銅、アルミニウム等で形成すること
ができる。A conductive material is embedded in the via holes 13a to 13c, whereby the connecting portions 15a to 15a.
15c is formed. These connection parts 15a to 15c
Can be formed of tungsten, copper, aluminum, or the like.
【００２４】絶縁膜１３上には、２層目の配線パターン
１４が形成されている。この配線パターン１４も、上述
の配線パターン１２と同様に、環状パターン領域１４ａ
を有している。この環状パターン領域１４ａは、バイア
ホール１３ａ〜１３ｃ上に形成されている。また、かか
る配線パターン１３は、上述の配線パターンと同様の導
電性材料を用い、同様の方法で形成することができる。
ここで、環状パターン領域１４ａの端部からバイアホー
ル１３ｃまでの距離ｄ′は、５μｍとする。A second-layer wiring pattern 14 is formed on the insulating film 13. This wiring pattern 14 also has the same shape as the above-mentioned wiring pattern 12 and has the annular pattern region 14a.
have. The annular pattern area 14a is formed on the via holes 13a to 13c. Further, the wiring pattern 13 can be formed by the same method using the same conductive material as that of the wiring pattern described above.
Here, the distance d ′ from the end of the annular pattern region 14a to the via hole 13c is 5 μm.
【００２５】このような多層配線構造において、配線パ
ターン１４内の経路Ａに沿って電流Ｉ0 が流れ、環状パ
ターン領域１４ａに達すると、この電流Ｉ0 は経路Ｂに
沿って流れる電流Ｉ1 と経路Ｃに沿って流れる電流Ｉ2
とに分割される。In such a multilayer wiring structure, when the current I 0 flows along the path A in the wiring pattern 14 and reaches the annular pattern region 14a, this current I 0 becomes the current I 1 flowing along the path B. Current I 2 flowing along path C
Is divided into and
【００２６】そして、電流Ｉ1 は、さらに電流ｉa1，ｉ
b1，ｉc1に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。また、電流Ｉ2 も、電流Ｉ1 と同様、電流ｉa2，ｉ
b2，ｉc2に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。したがって、接続部１５ａ〜１５ｃ内を流れる電流
は、それぞれ、ｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1＋ｉc2と
なる。The current I 1 is further divided into the currents i a1 , i
b1 is divided into, i c1 flow into the connecting portion 15a to 15c,
It flows into the annular pattern region 12 a of the wiring pattern 12. Further, the current I 2 is also the same as the current I 1, and the currents i a2 , i
b2 is divided into, i c2 flows into the connecting portion 15a to 15c,
It flows into the annular pattern region 12 a of the wiring pattern 12. Therefore, the currents flowing in the connection parts 15a to 15c are i a1 + i a2 , i b1 + i b2 , i c1 + i c2 , respectively.
【００２７】ここで、接続部１５ａ〜１５ｃを流れる電
流ｉa1，ｉb1，ｉc1の比率は、従来の多層配線構造（図
３参照）の場合と同様であり（図４参照）、図２（ａ）
に示したように、電流ｉa1はＩ1 の約６０％、電流ｉb1
はＩ1 の約２５％電流ｉc1はＩ1 の約１５％となる。す
なわち、電流ｉa1の値が最も大きくなり、電流ｉb1の値
が最も小さくなる。Here, the ratio of the currents i a1 , i b1 and i c1 flowing through the connecting portions 15a to 15c is the same as in the case of the conventional multilayer wiring structure (see FIG. 3) (see FIG. 4), and FIG. (A)
, The current i a1 is about 60% of I 1 , and the current i b1
Is about 25% of I 1, and the current i c1 is about 15% of I 1 . That is, the value of the current i a1 is the largest and the value of the current i b1 is the smallest.
【００２８】また、接続部１５ａ〜１５ｃを流れる電流
ｉa2，ｉb2，ｉc2の比率は、図２（ｂ）に示したよう
に、電流ｉa2はＩ2 の約１５％、電流ｉb2はＩ2 の約２
５％電流ｉc2はＩ2 の約６０％となる。すなわち、電流
ｉc2の値が最も大きくなり、電流ｉa2の値が最も小さく
なる。Further, the ratio of current i a2, i b2, i c2 flow connection portion 15a~15c, as shown in FIG. 2 (b), the current i a2 is about 15% of I 2, the current i b2 about 2 of I 2 is
The 5% current i c2 is about 60% of I 2 . That is, the value of the current i c2 is the largest and the value of the current i a2 is the smallest.
【００２９】したがって、接続部１５ａ〜１５ｃ内を流
れる電流の比、すなわちｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1
＋ｉc2の比は、図２（ｃ）に示すように、それぞれ、電
流Ｉ0 （＝Ｉ1 ＋Ｉ2 ）の約３７．５％、約２５％、約
３７．５％となる。Therefore, the ratio of the currents flowing in the connecting portions 15a to 15c, that is, i a1 + i a2 , i b1 + i b2 , i c1
As shown in FIG. 2C, the ratios of + i c2 are about 37.5%, about 25%, and about 37.5% of the current I 0 (= I 1 + I 2 ), respectively.
【００３０】接続部１５ａ〜１５ｃから環状パターン領
域１２ａに供給された各電流は、経路Ｄに沿って流れる
電流Ｉ3 および経路Ｅに沿って流れる電流Ｉ4 になる。
そして、この電流Ｉ3 ，Ｉ4 は、経路Ｆに達して電流Ｉ
0 となり、この経路Ｆに沿って配線パターン１２内を流
れる。The respective currents supplied from the connecting portions 15a to 15c to the annular pattern region 12a become the current I 3 flowing along the path D and the current I 4 flowing along the path E.
Then, the currents I 3 and I 4 reach the path F and reach the current I
It becomes 0 and flows in the wiring pattern 12 along the route F.
【００３１】なお、配線パターン１２側から配線パター
ン１４側に電流が流れる場合は、以上の説明とは逆の経
路をたどる。この場合も、上述の場合と同様、接続部１
５ａ〜１５ｃ内を流れる電流を均等にすることができ
る。When a current flows from the wiring pattern 12 side to the wiring pattern 14 side, the route opposite to the above description is followed. Also in this case, as in the case described above, the connecting portion 1
It is possible to make the currents flowing in 5a to 15c uniform.
【００３２】このように、本実施例に係わるＶＬＳＩの
多層配線構造によれば、各バイアホール１３ａ〜１３ｃ
内に形成された接続部１５ａ〜１５ｃにそれぞれ二方向
から電流が供給されるので、各接続部１５ａ〜１５ｃを
流れる電流の均一性を向上させることができる。As described above, according to the VLSI multilayer wiring structure of the present embodiment, the via holes 13a to 13c are formed.
Since electric currents are supplied to the connecting portions 15a to 15c formed therein from two directions respectively, it is possible to improve the uniformity of the electric current flowing through the connecting portions 15a to 15c.
【００３３】したがって、本実施例の多層配線構造によ
れば、接続部１５ａ〜１５ｃのいずれかに流れる電流の
電流密度が大きくなってしまうといった問題が生じにく
いので、かかる接続部でエレクトロマイグレーションが
生じる可能性も低くなり、多層配線構造全体としての信
頼性を向上させることができる。Therefore, according to the multilayer wiring structure of the present embodiment, the problem that the current density of the current flowing through any of the connecting portions 15a to 15c becomes large is unlikely to occur, so that electromigration occurs at such connecting portions. The possibility is also reduced, and the reliability of the entire multilayer wiring structure can be improved.
【００３４】なお、本実施例では配線パターン１２と配
線パターン１４とがともに環状パターン領域を有してい
る場合について説明したが、電流が流れる方向が一方向
のみである場合には、電流を供給する側の配線パターン
にのみ環状パターン領域を形成すれば本発明の効果を得
ることができる。In this embodiment, the case where both the wiring pattern 12 and the wiring pattern 14 have an annular pattern area has been described. However, when the current flows in only one direction, the current is supplied. The effect of the present invention can be obtained by forming the annular pattern region only in the wiring pattern on the side where the pattern is formed.
【００３５】併せて、本実施例では２本の配線パターン
を３個のバイアホールを介して電気的に接続する場合を
例にとって説明したが、３本以上の配線パターンを互い
に接続する場合にも同様の効果を得ることができ、ま
た、バイアホールの数も特に限定するものではない。In addition, in the present embodiment, the case where two wiring patterns are electrically connected through three via holes has been described as an example, but also when three or more wiring patterns are connected to each other. The same effect can be obtained, and the number of via holes is not particularly limited.
【００３６】加えて、本実施例では異なる層の配線パタ
ーン間の電気的接続を行う場合について説明したが、本
発明は半導体基板と配線パターンとの電気的接続を行う
場合にも適用することができる。In addition, although a case has been described with the present embodiment where electrical connection between wiring patterns of different layers is made, the present invention can be applied to a case where electrical connection is made between a semiconductor substrate and a wiring pattern. it can.
【００３７】[0037]
【発明の効果】以上詳細に説明したように、本発明によ
れば、各穴部内を流れる電流の均一性に優れた半導体集
積回路の多層配線構造、すなわち、信頼性の高い半導体
集積回路の多層配線構造を提供することができる。As described above in detail, according to the present invention, a multilayer wiring structure of a semiconductor integrated circuit excellent in uniformity of current flowing in each hole, that is, a multilayered semiconductor integrated circuit having high reliability. A wiring structure can be provided.
【図１】本発明の一実施例に係わる半導体集積回路の多
層配線構造を概念的に示す斜視図である。FIG. 1 is a perspective view conceptually showing a multilayer wiring structure of a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】（ａ）〜（ｃ）ともに、図１に示した多層配線
構造の各接続部に流れる電流値の比率を説明するための
グラフである。2 (a) to 2 (c) are graphs for explaining a ratio of current values flowing in respective connecting portions of the multilayer wiring structure shown in FIG.
【図３】従来の半導体集積回路の多層配線構造の一例を
示す概念図であり、（ａ）は断面図、（ｂ）は配線部の
みを抽出して示した斜視図である。3A and 3B are conceptual diagrams showing an example of a conventional multilayer wiring structure of a semiconductor integrated circuit, FIG. 3A is a sectional view, and FIG. 3B is a perspective view showing only a wiring portion.
【図４】図４に示した多層配線構造の各接続部に流れる
電流値の比率を示すグラフである。FIG. 4 is a graph showing a ratio of current values flowing in respective connection parts of the multilayer wiring structure shown in FIG.
１１，１３ 絶縁膜 １２，１４ 配線パターン １２ａ，１４ａ 環状パターン領域 １５ａ，１５ｂ，１５ｃ 接続部 11, 13 Insulating film 12, 14 Wiring pattern 12a, 14a Annular pattern area 15a, 15b, 15c Connection part
Claims (3)
ーンをこの基板と電気的に接続するための半導体集積回
路の多層配線構造であって、 前記配線パターンが、環状に形成された環状パターン領
域を有し、 前記絶縁膜が、前記環状パターン領域と対向する位置に
形成された複数の穴部を有し、 この複数の穴部を介して前記環状パターン領域と前記基
板とが電気的に接続されていることを特徴とする半導体
集積回路の多層配線構造。1. A multilayer wiring structure of a semiconductor integrated circuit for electrically connecting a wiring pattern formed on a substrate via an insulating film to the substrate, wherein the wiring pattern has a ring shape. A pattern region, the insulating film has a plurality of holes formed at positions facing the annular pattern region, and the annular pattern region and the substrate are electrically connected through the plurality of holes. A multi-layer wiring structure of a semiconductor integrated circuit, characterized in that it is connected to a.
ーンと第２の配線パターンとを電気的に接続するための
半導体集積回路の多層配線構造であって、 前記第１の配線パターンが、環状に形成された環状パタ
ーン領域を有し、 前記絶縁膜が、この環状パターン領域と対向する位置に
形成された複数の穴部を有し、 この複数の穴部を介して、前記環状パターン領域と前記
第２の配線パターンとが電気的に接続されていることを
特徴とする半導体集積回路の多層配線構造。2. A multilayer wiring structure of a semiconductor integrated circuit for electrically connecting a first wiring pattern and a second wiring pattern formed via an insulating film, wherein the first wiring pattern Has an annular pattern region formed in an annular shape, the insulating film has a plurality of holes formed at positions opposed to the annular pattern region, the annular portion through the plurality of holes. A multilayer wiring structure of a semiconductor integrated circuit, wherein a pattern region and the second wiring pattern are electrically connected.
向する位置に、環状に形成された環状パターン領域を有
し、 前記複数の穴部を介して、前記第１の配線パターンの前
記環状パターン領域と前記第２の配線パターンの前記環
状パターン領域とが電気的に接続されていることを特徴
とする請求項２記載の半導体集積回路の多層配線構造。3. The second wiring pattern has an annular pattern region formed in an annular shape at a position facing the hole, and the first wiring pattern of the first wiring pattern is formed through the plurality of holes. 3. The multilayer wiring structure for a semiconductor integrated circuit according to claim 2, wherein the annular pattern area and the annular pattern area of the second wiring pattern are electrically connected.
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| JPH0685078A true JPH0685078A (en) | 1994-03-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100744A (en) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | Semiconductor device and method of manufacturing the same |
| JP2003282574A (en) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | Semiconductor device |
| CN112151485A (en) * | 2020-09-25 | 2020-12-29 | 杰华特微电子（杭州）有限公司 | Packaging structure of semiconductor device and packaging method thereof |
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1992
- 1992-09-02 JP JP23487092A patent/JP3222566B2/en not_active Expired - Fee Related
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