JPH0682839A - 液晶素子 - Google Patents
液晶素子Info
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- JPH0682839A JPH0682839A JP23721092A JP23721092A JPH0682839A JP H0682839 A JPH0682839 A JP H0682839A JP 23721092 A JP23721092 A JP 23721092A JP 23721092 A JP23721092 A JP 23721092A JP H0682839 A JPH0682839 A JP H0682839A
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Abstract
(57)【要約】
電極上に設けられる保護層の抵抗率ρを所定の値以上と
することにより、異物による短絡個所が生じた時に発生
する印が電圧分布の発生を極力避ける。即ち、走査電極
と情報電極とのうち配線抵抗の大きい方の値をγΩ、表
示階調数をＮとした時γＮＳ／ｌ以上となる抵抗率をも
つ保護層とする。ここでｌは保護層の膜厚、Ｓは１００
μｍ2 である。
することにより、異物による短絡個所が生じた時に発生
する印が電圧分布の発生を極力避ける。即ち、走査電極
と情報電極とのうち配線抵抗の大きい方の値をγΩ、表
示階調数をＮとした時γＮＳ／ｌ以上となる抵抗率をも
つ保護層とする。ここでｌは保護層の膜厚、Ｓは１００
μｍ2 である。
Description
【０００１】
【産業上の利用分野】本発明は階調表示に適した液晶素
子に関し、特に強誘電性液晶を用いた液晶素子に関す
る。
子に関し、特に強誘電性液晶を用いた液晶素子に関す
る。
【０００２】
【従来の技術】双安定性を有する液晶素子の使用がクラ
ーク（Ｃｌａｒｋ）及びラガールウォール（Ｌａｇｅｒ
ｗａｌｌ）の両者により特開昭５６−１０７２１６号公
報、米国特許第４，３６７，９２４号明細書等で提案さ
れている。双安定性液晶としては、一般にカイラルスメ
クチックＣ相（ＳｍＣ* ）又はＨ相（ＳｍＨ* ）を有す
る強誘電性液晶が用いられ、これらの状態において、印
加された電界に応答して第１の光学的安定状態と第２の
光学的安定状態とのいずれかをとり、且つ電界が印加さ
れない時はその状態を維持する性質、即ち双安定性を有
し、又電界の変化に対する応答がすみやかで、高速且つ
記憶型の表示装置等の分野における幅広い利用が期待さ
れている。
ーク（Ｃｌａｒｋ）及びラガールウォール（Ｌａｇｅｒ
ｗａｌｌ）の両者により特開昭５６−１０７２１６号公
報、米国特許第４，３６７，９２４号明細書等で提案さ
れている。双安定性液晶としては、一般にカイラルスメ
クチックＣ相（ＳｍＣ* ）又はＨ相（ＳｍＨ* ）を有す
る強誘電性液晶が用いられ、これらの状態において、印
加された電界に応答して第１の光学的安定状態と第２の
光学的安定状態とのいずれかをとり、且つ電界が印加さ
れない時はその状態を維持する性質、即ち双安定性を有
し、又電界の変化に対する応答がすみやかで、高速且つ
記憶型の表示装置等の分野における幅広い利用が期待さ
れている。
【０００３】ところで、前述の双安定状態が付与された
強誘電性液晶素子は、一般的に液晶層厚が２μｍ以下と
極めて薄い膜厚で形成され、このため素子内に混入した
微細な粒体などを通して上下電極間でショートを発生す
る問題点があった。このため、各電極上に絶縁膜を設け
ることが必要とされている。
強誘電性液晶素子は、一般的に液晶層厚が２μｍ以下と
極めて薄い膜厚で形成され、このため素子内に混入した
微細な粒体などを通して上下電極間でショートを発生す
る問題点があった。このため、各電極上に絶縁膜を設け
ることが必要とされている。
【０００４】しかしながら、特開昭６３−１２１０２０
において詳述されているように、絶縁体層を有する強誘
電性液晶素子は、自発分極による電荷の片寄りのために
液晶分子のスイッチング過程での双安定が乱されること
が指摘されており、この問題を解消するために前記絶縁
体層の抵抗率ρを１×１０8 Ωｃｍ以下とすることが示
唆されている。
において詳述されているように、絶縁体層を有する強誘
電性液晶素子は、自発分極による電荷の片寄りのために
液晶分子のスイッチング過程での双安定が乱されること
が指摘されており、この問題を解消するために前記絶縁
体層の抵抗率ρを１×１０8 Ωｃｍ以下とすることが示
唆されている。
【０００５】一方、前述したように、強誘電性液晶素子
においては、上下基板間への導電性粉体の混入は避けが
たいのが現状であり、前記絶縁層の抵抗値が極端に低い
場合には駆動電圧印加時に導電性粉体を通して上下基板
間に電流が流れ、その結果、電極上で電圧降下が生じ、
各画素に印加される電圧に分布を生じさせることにな
る。
においては、上下基板間への導電性粉体の混入は避けが
たいのが現状であり、前記絶縁層の抵抗値が極端に低い
場合には駆動電圧印加時に導電性粉体を通して上下基板
間に電流が流れ、その結果、電極上で電圧降下が生じ、
各画素に印加される電圧に分布を生じさせることにな
る。
【０００６】このような電圧の分布は、階調表示、特に
電圧を精密に制御することにより、階調表示を行おうと
すると、特に問題となり、画像のムラを招く結果とな
る。
電圧を精密に制御することにより、階調表示を行おうと
すると、特に問題となり、画像のムラを招く結果とな
る。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するものであり、走査電極群と情報電極群をそれぞれ
備えた一対の基板のうち少なくとも一方の基板の該電極
上に抵抗率ρΩ・ｃｍと膜厚ｌｃｍとを有する保護層を
配置し、該一対の基板間に液晶層を挟持した液晶素子に
おいて、前記走査電極の配線抵抗値と情報電極の配線抵
抗値のいずれか大きい方の配線抵抗値をγΩとし、表示
階調数をＮとしたとき、前記保護層の抵抗率ρΩ・ｃｍ
が以下の関係を満足することを特徴とする液晶素子であ
る。
決するものであり、走査電極群と情報電極群をそれぞれ
備えた一対の基板のうち少なくとも一方の基板の該電極
上に抵抗率ρΩ・ｃｍと膜厚ｌｃｍとを有する保護層を
配置し、該一対の基板間に液晶層を挟持した液晶素子に
おいて、前記走査電極の配線抵抗値と情報電極の配線抵
抗値のいずれか大きい方の配線抵抗値をγΩとし、表示
階調数をＮとしたとき、前記保護層の抵抗率ρΩ・ｃｍ
が以下の関係を満足することを特徴とする液晶素子であ
る。
【０００８】
【外２】 （好適な実施態様の詳細な説明）図１は、本発明の液晶
素子の平面図で、図２（Ａ）〜（Ｃ）は本発明の液晶素
子のそれぞれ異なる態様の断面図である。
素子の平面図で、図２（Ａ）〜（Ｃ）は本発明の液晶素
子のそれぞれ異なる態様の断面図である。
【０００９】図１と図２で示すセル構造体１００は、ガ
ラス板又はプラスチック板等からなる一対の基板１０１
と１０１′をスペーサ１０４で所定の間隔に保持され、
この一対の基板をシーリングするために接着剤１０６で
接着したセル構造を有しており、更に基板１０１上には
複数の透明電極１０２からなる電極群（例えば、マトリ
クス電極構造のうちの走査電圧印加用電極群）が例えば
帯状パターン等の所定パターンで形成されている。基板
１０１′の上には前述の透明電極１０２と交替させた複
数の透明電極１０２′からなる電極群（例えば、マトリ
クス電極構造のうちの信号電圧印加電極群）が形成され
ている。
ラス板又はプラスチック板等からなる一対の基板１０１
と１０１′をスペーサ１０４で所定の間隔に保持され、
この一対の基板をシーリングするために接着剤１０６で
接着したセル構造を有しており、更に基板１０１上には
複数の透明電極１０２からなる電極群（例えば、マトリ
クス電極構造のうちの走査電圧印加用電極群）が例えば
帯状パターン等の所定パターンで形成されている。基板
１０１′の上には前述の透明電極１０２と交替させた複
数の透明電極１０２′からなる電極群（例えば、マトリ
クス電極構造のうちの信号電圧印加電極群）が形成され
ている。
【００１０】本発明では、上述の透明電極１０２と１０
２′の少なくとも一方の透明電極に前述した保護層とし
て下述する配向制御膜やショート防止用保護膜を用いる
ことができる。
２′の少なくとも一方の透明電極に前述した保護層とし
て下述する配向制御膜やショート防止用保護膜を用いる
ことができる。
【００１１】図２（Ａ）の素子は、片側基板１０１′に
保護膜１０５′が配置され、図２（Ｂ），（Ｃ）の素子
は、両側基板１０１と１０１′に保護膜１０５と１０
５′が配置されている。
保護膜１０５′が配置され、図２（Ｂ），（Ｃ）の素子
は、両側基板１０１と１０１′に保護膜１０５と１０
５′が配置されている。
【００１２】本発明においては、隣接する透明電極間の
ショートを防止するため、該保護膜が透明電極の形状に
対応してパターニングされていることが望ましい。パタ
ーニングの形状としては、図２（Ｂ）の様に透明電極の
上に形成する方法や、図２（Ｃ）の様に透明電極を囲う
様に形成することができる。
ショートを防止するため、該保護膜が透明電極の形状に
対応してパターニングされていることが望ましい。パタ
ーニングの形状としては、図２（Ｂ）の様に透明電極の
上に形成する方法や、図２（Ｃ）の様に透明電極を囲う
様に形成することができる。
【００１３】又該保護膜は、上下ショート防止層と配向
制御層とからなる多層構成であってもよい。
制御層とからなる多層構成であってもよい。
【００１４】多層構成の場合は配向制御層は、ショート
防止層より低抵抗であることが望ましく、例えばポリピ
ロール，ポリパラフェニレン，ポリアニリン等の有機系
高分子膜、又はポリイミド等を含めた有機系高分子膜の
超薄膜とすることができる。
防止層より低抵抗であることが望ましく、例えばポリピ
ロール，ポリパラフェニレン，ポリアニリン等の有機系
高分子膜、又はポリイミド等を含めた有機系高分子膜の
超薄膜とすることができる。
【００１５】更に、電極配線抵抗による信号の遅延、駆
動波形のなまりを改善するために、図３（Ａ），（Ｂ）
に示したようにストライプ状透明電極の長手方向に沿っ
て金属電極配線を設けることができる。この際の細線金
属電極３としては、アルミニウム、モリブデン、クロ
ム、チタン、タングステン又はその合金（例えばＮｉＣ
ｒ）で成膜したものを用いることができる。
動波形のなまりを改善するために、図３（Ａ），（Ｂ）
に示したようにストライプ状透明電極の長手方向に沿っ
て金属電極配線を設けることができる。この際の細線金
属電極３としては、アルミニウム、モリブデン、クロ
ム、チタン、タングステン又はその合金（例えばＮｉＣ
ｒ）で成膜したものを用いることができる。
【００１６】さて、前述したセル構造体の上下基板間に
接触面積Ｓ（ｃｍ2 ）で前記上下の保護層と接触した導
電性の異物が混入した場合を図１を参照しながら考える
（但し、接着面積Ｓは画素面積より小さいものとす
る）。
接触面積Ｓ（ｃｍ2 ）で前記上下の保護層と接触した導
電性の異物が混入した場合を図１を参照しながら考える
（但し、接着面積Ｓは画素面積より小さいものとす
る）。
【００１７】導電性の異物が混入すると、駆動回路より
電圧Ｖ0 （ｖｏｌｔ）を印加した場合、該保護層を通し
て上下基板間に電流が流れ、その結果、異物と接触した
透明電極上の画素に印加される電圧が、電圧の入口（例
えば、図１中ａ，ｂ点）から各画素に至るまでの配線の
抵抗により、異なってくる。この電圧の分布が最大とな
るのは配線による抵抗が最も大きい画素Ａに導電性異物
が混入した場合であり、等価回路としては図４の様に表
すことができる（但し、γ（Ω）は配線抵抗、Ｒ（Ω）
は前記保護層の抵抗である。）。ここで、前記保護層の
抵抗率をρ（Ω・ｃｍ）、膜厚をｌ（μｍ）とすると、
画素Ａに印加される電圧Ｖは以下の式で表される。
電圧Ｖ0 （ｖｏｌｔ）を印加した場合、該保護層を通し
て上下基板間に電流が流れ、その結果、異物と接触した
透明電極上の画素に印加される電圧が、電圧の入口（例
えば、図１中ａ，ｂ点）から各画素に至るまでの配線の
抵抗により、異なってくる。この電圧の分布が最大とな
るのは配線による抵抗が最も大きい画素Ａに導電性異物
が混入した場合であり、等価回路としては図４の様に表
すことができる（但し、γ（Ω）は配線抵抗、Ｒ（Ω）
は前記保護層の抵抗である。）。ここで、前記保護層の
抵抗率をρ（Ω・ｃｍ）、膜厚をｌ（μｍ）とすると、
画素Ａに印加される電圧Ｖは以下の式で表される。
【００１８】
【外３】 電圧の入口の画素に印加される電圧はＶ0 であるから、
電圧差（Ｖ0 −Ｖ）は、例えば印加電圧の制御により階
調を制御しようとすると、極力小さくすることが望まし
い。即ち、階調数をＮとすると少なくとも以下の条件を
満足する必要がある。
電圧差（Ｖ0 −Ｖ）は、例えば印加電圧の制御により階
調を制御しようとすると、極力小さくすることが望まし
い。即ち、階調数をＮとすると少なくとも以下の条件を
満足する必要がある。
【００１９】
【外４】 （１）式を代入すると
【００２０】
【外５】
【００２１】即ち、良好な階調表示を可能ならしめるた
めには、前記保護層の抵抗率ρと配線抵抗γの関係が
（２）式を満足するものでなければならないことがわか
る。
めには、前記保護層の抵抗率ρと配線抵抗γの関係が
（２）式を満足するものでなければならないことがわか
る。
【００２２】ところで、ワープロやパソコンなどに使わ
れるディスプレイとしては、通常２５６階調程度が標準
的であり、配線抵抗は画面サイズにも依るが、図３に示
した金属電極を形成することにより、Ａ４サイズ程度で
は１０ＫΩ程度とすることができる。又、導電性異物が
該保護層を突き破って透明電極に達するのを阻止するた
めには、その硬度にも勿論依存するが１０００Å程度の
膜厚であれば、達成可能である。更に、該異物の接触面
積は作成工程を十分管理することにより１００μｍ2 程
度とすることができる。
れるディスプレイとしては、通常２５６階調程度が標準
的であり、配線抵抗は画面サイズにも依るが、図３に示
した金属電極を形成することにより、Ａ４サイズ程度で
は１０ＫΩ程度とすることができる。又、導電性異物が
該保護層を突き破って透明電極に達するのを阻止するた
めには、その硬度にも勿論依存するが１０００Å程度の
膜厚であれば、達成可能である。更に、該異物の接触面
積は作成工程を十分管理することにより１００μｍ2 程
度とすることができる。
【００２３】以上の条件下において、該保護膜の抵抗率
を（２）式により見積もると良好な階調表示を得るため
にはρ≧１０5 Ω・ｃｍとなる（但し、Ｎ＝２５６，γ
＝１０ＫΩ，ｌ＝１０００Å，Ｓ＝１００μｍ2 ）。従
って、前述した電荷の片寄りによる双安定の乱れを解消
し、且つ、導電性異物による階調性の劣化を解消するた
めに該保護層に求められる適切な抵抗率ρは、１０5 Ω
・ｃｍ≦ρ≦１０8 Ω・ｃｍとなる。
を（２）式により見積もると良好な階調表示を得るため
にはρ≧１０5 Ω・ｃｍとなる（但し、Ｎ＝２５６，γ
＝１０ＫΩ，ｌ＝１０００Å，Ｓ＝１００μｍ2 ）。従
って、前述した電荷の片寄りによる双安定の乱れを解消
し、且つ、導電性異物による階調性の劣化を解消するた
めに該保護層に求められる適切な抵抗率ρは、１０5 Ω
・ｃｍ≦ρ≦１０8 Ω・ｃｍとなる。
【００２４】
（実施例１）以下、図面を参照しながら本発明の実施例
を説明する。
を説明する。
【００２５】３２０×３００ｍｍのガラス基板上にスパ
ッタリング法で厚さ１０００ÅのＩＴＯ膜を成膜し、ホ
トリソグラフィー技術を用いて全面にピッチ３０５μ
ｍ、ライン巾２８５μｍのストライプパターンを形成し
た後、厚さ２０００ÅのＡｌ膜を成膜し、次にピッチ３
０５μｍ、ライン巾１２μｍ、ＩＴＯ電極との重なり巾
６μｍで図３（Ｂ）に示す構成のパターンを形成して電
極基板を得た。この時、１本のパターンの両端における
配線抵抗γは約１０ＫΩであった。この電極基板上に１
０００ÅのＳｎＯ2 膜をスパッタ法により形成し、ホト
リソグラフィー技術を用いて、概略図２の（Ｃ）に示す
構成のパターンを得た。更に１０Å程度の厚さのポリイ
ミド膜をスピナーによる塗布、あるいはＬＢ法により成
膜した後、２００℃以上の温度で焼成することによって
形成した。
ッタリング法で厚さ１０００ÅのＩＴＯ膜を成膜し、ホ
トリソグラフィー技術を用いて全面にピッチ３０５μ
ｍ、ライン巾２８５μｍのストライプパターンを形成し
た後、厚さ２０００ÅのＡｌ膜を成膜し、次にピッチ３
０５μｍ、ライン巾１２μｍ、ＩＴＯ電極との重なり巾
６μｍで図３（Ｂ）に示す構成のパターンを形成して電
極基板を得た。この時、１本のパターンの両端における
配線抵抗γは約１０ＫΩであった。この電極基板上に１
０００ÅのＳｎＯ2 膜をスパッタ法により形成し、ホト
リソグラフィー技術を用いて、概略図２の（Ｃ）に示す
構成のパターンを得た。更に１０Å程度の厚さのポリイ
ミド膜をスピナーによる塗布、あるいはＬＢ法により成
膜した後、２００℃以上の温度で焼成することによって
形成した。
【００２６】この塗膜にアルミニウムを電極として蒸着
し、１００℃で減圧乾燥後、アルミニウム電極（１ｃｍ
2 ）と透明電極（１ｃｍ2 ）の間の抵抗をＹ，Ｈ，Ｐ
（横川ヒューレットパッカード）社製４１９２Ａ ＬＦ
ＩＭＰＥＤＡＮＣＥ ＡＮＡＬＹＺＥＲにより測定し
たところ抵抗が２０ＫＨｚの交流で測定したところ１０
Ωであり、従って、抵抗率ρはρ＝１×１０6 Ω・ｃｍ
であった。
し、１００℃で減圧乾燥後、アルミニウム電極（１ｃｍ
2 ）と透明電極（１ｃｍ2 ）の間の抵抗をＹ，Ｈ，Ｐ
（横川ヒューレットパッカード）社製４１９２Ａ ＬＦ
ＩＭＰＥＤＡＮＣＥ ＡＮＡＬＹＺＥＲにより測定し
たところ抵抗が２０ＫＨｚの交流で測定したところ１０
Ωであり、従って、抵抗率ρはρ＝１×１０6 Ω・ｃｍ
であった。
【００２７】この電極基板を２枚用意し、各々ラビング
処理を施した後、２枚の電極基板のストライプ状透明電
極の長手エッジ方向が互いに９０°の角度で交差する様
に重ね合わせ（２枚の電極基板間の間隔を１．５μｍに
保持するための平均粒径１．５μｍのＳｉＯ2 ビーズを
配置）て、セルを作成した。
処理を施した後、２枚の電極基板のストライプ状透明電
極の長手エッジ方向が互いに９０°の角度で交差する様
に重ね合わせ（２枚の電極基板間の間隔を１．５μｍに
保持するための平均粒径１．５μｍのＳｉＯ2 ビーズを
配置）て、セルを作成した。
【００２８】このセルに下記の相転移を示すフェニルベ
ンゾエート系液晶を主成分とする多成分液晶を注入し、
更に周波数約１０Ｈｚ、電圧値約±２０Ｖの交流電界に
よる電界処理を施すことにより、比較的ドメインを制御
しやすい配向を得た。
ンゾエート系液晶を主成分とする多成分液晶を注入し、
更に周波数約１０Ｈｚ、電圧値約±２０Ｖの交流電界に
よる電界処理を施すことにより、比較的ドメインを制御
しやすい配向を得た。
【００２９】
【外６】
【００３０】この液晶セルに駆動回路よりパルス電界を
印加し、パルス電圧を変化させて、階調数Ｎ＝２５６の
階調表示をドメイン制御により試みたところ、異物の有
無にかかわらずほぼ均一に表示することが可能であっ
た。
印加し、パルス電圧を変化させて、階調数Ｎ＝２５６の
階調表示をドメイン制御により試みたところ、異物の有
無にかかわらずほぼ均一に表示することが可能であっ
た。
【００３１】この時、（２）式の右辺を求めると、
【００３２】
【外７】 となり、（２）式を満足していることがわかる。
【００３３】（実施例２）実施例１のＳｎＯ2とポリイ
ミド超薄膜にかえて、イオンドープしたポリアニリン膜
を約１０００Å形成したほかは実施例１と同様の方法で
液晶素子を作成した。
ミド超薄膜にかえて、イオンドープしたポリアニリン膜
を約１０００Å形成したほかは実施例１と同様の方法で
液晶素子を作成した。
【００３４】ポリアニリン膜の抵抗率を実施例１と同様
の手法で測定したところ１×１０7Ω・ｃｍであり、
（２）式を満足していた。
の手法で測定したところ１×１０7Ω・ｃｍであり、
（２）式を満足していた。
【００３５】この液晶セルを実施例１と同様に階調表示
を行ったところほぼ均一に表示することができた。
を行ったところほぼ均一に表示することができた。
【００３６】（比較例１）ＩＴＯ電極上にＡｌ膜のパタ
ーンを形成しなかったほかは、実施例１と同様の方法で
液晶素子を作成した。この時、配線抵抗γは約１００Ｋ
Ωであった。実施例と同様に階調数Ｎ＝２５６階調で階
調表示を試みたところ、異物の混入したライン上の画素
に輝度のムラが発生し、均一な階調表示を行うことがで
きなかった。この時、（２）式の右辺は３×１０6 Ω・
ｃｍとなり、（２）式を満足しない。
ーンを形成しなかったほかは、実施例１と同様の方法で
液晶素子を作成した。この時、配線抵抗γは約１００Ｋ
Ωであった。実施例と同様に階調数Ｎ＝２５６階調で階
調表示を試みたところ、異物の混入したライン上の画素
に輝度のムラが発生し、均一な階調表示を行うことがで
きなかった。この時、（２）式の右辺は３×１０6 Ω・
ｃｍとなり、（２）式を満足しない。
【００３７】（比較例２）ＳｎＯ2 のスパッタ膜を塗布
膜に変えたほかは、実施例１と同様の方法で液晶素子を
作成した。前述した方法でこの塗膜の抵抗率を測定した
ところ、ρ＝１．０×１０4 Ω・ｃｍであった。実施例
と同様に階調数Ｎ＝２５６で階調表示を試みたところ、
異物の混入したライン上の画素に輝度のムラが発生し、
均一な階調表示を行うことができなかった。この時、
（２）式の右辺は３×１０5 Ω・ｃｍであるから、
（２）式を満足しない。
膜に変えたほかは、実施例１と同様の方法で液晶素子を
作成した。前述した方法でこの塗膜の抵抗率を測定した
ところ、ρ＝１．０×１０4 Ω・ｃｍであった。実施例
と同様に階調数Ｎ＝２５６で階調表示を試みたところ、
異物の混入したライン上の画素に輝度のムラが発生し、
均一な階調表示を行うことができなかった。この時、
（２）式の右辺は３×１０5 Ω・ｃｍであるから、
（２）式を満足しない。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
導電性の異物が混入しても良好な階調表示を行うことが
可能となった。
導電性の異物が混入しても良好な階調表示を行うことが
可能となった。
【図１】本発明による液晶素子の模式的平面図である。
【図２】本発明による液晶素子の３つの実施態様を示す
模式的断面図である。
模式的断面図である。
【図３】本発明の液晶素子に用いられる電極を示す模式
的断面図である。
的断面図である。
【図４】液晶素子の抵抗を説明するための回路図であ
る。
る。
Claims (5)
- 【請求項１】 走査電極群と情報電極群をそれぞれ備え
た一対の基板のうち、少なくとも一方の基板の該電極上
に抵抗率ρΩ・ｃｍ、膜厚ｌｃｍの保護層を配置し、該
一対の基板間に液晶層を挟持した液晶素子において、 前記走査電極の配線抵抗と情報電極の配線抵抗のいずれ
か大きい方の配線抵抗をγΩとし、表示階調数をＮとし
たとき、前記保護層の抵抗率ρが 【外１】 を満足することを特徴とする液晶素子。 - 【請求項２】 前記保護層の抵抗率が １０5 Ω・ｃｍ≦ρ≦１０8 Ω・ｃｍ である請求項１に記載の液晶素子。
- 【請求項３】 前記液晶が強誘電性液晶である請求項１
及び２に記載の液晶素子。 - 【請求項４】 前記保護層が下地層と、一軸性配向処理
を施した配向層とからなる多層構成である請求項１に記
載の液晶素子。 - 【請求項５】 前記保護層が前記走査電極群且つ、又は
情報電極群のパターンに対応してパターニングされてい
る請求項１に記載の液晶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23721092A JPH0682839A (ja) | 1992-09-04 | 1992-09-04 | 液晶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23721092A JPH0682839A (ja) | 1992-09-04 | 1992-09-04 | 液晶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682839A true JPH0682839A (ja) | 1994-03-25 |
Family
ID=17012018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23721092A Pending JPH0682839A (ja) | 1992-09-04 | 1992-09-04 | 液晶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682839A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019124697A (ja) * | 2019-03-05 | 2019-07-25 | Ntn株式会社 | バッテリーチェッカー |
| US10459036B2 (en) | 2014-09-12 | 2019-10-29 | Ntn Corporation | Battery checker |
-
1992
- 1992-09-04 JP JP23721092A patent/JPH0682839A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10459036B2 (en) | 2014-09-12 | 2019-10-29 | Ntn Corporation | Battery checker |
| JP2019124697A (ja) * | 2019-03-05 | 2019-07-25 | Ntn株式会社 | バッテリーチェッカー |
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