JPH0682832A - 表示装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示装置等に用
いられるＴＦＴ基板多層配線の平坦化を図る。 【構成】 ＴＦＴ基板１の上には複数本のゲートライン
８と複数本の信号ライン９とが互いに交差して設けられ
ている。各ゲートライン８と信号ライン９との交点にス
イッチング駆動用の薄膜トランジスタ７及び画素電極６
が配置されている。ゲートライン８はＴＦＴ基板１に設
けられた第１のトレンチ１２に形成された半導体層１３
からなる。又信号ライン９は、ＴＦＴ基板１に設けられ
た第２のトレンチ１５に形成された金属層１７からな
る。半導体層１３と金属層１７は交差部において第２絶
縁層１６により互いに電気的に絶縁されている。
いられるＴＦＴ基板多層配線の平坦化を図る。 【構成】 ＴＦＴ基板１の上には複数本のゲートライン
８と複数本の信号ライン９とが互いに交差して設けられ
ている。各ゲートライン８と信号ライン９との交点にス
イッチング駆動用の薄膜トランジスタ７及び画素電極６
が配置されている。ゲートライン８はＴＦＴ基板１に設
けられた第１のトレンチ１２に形成された半導体層１３
からなる。又信号ライン９は、ＴＦＴ基板１に設けられ
た第２のトレンチ１５に形成された金属層１７からな
る。半導体層１３と金属層１７は交差部において第２絶
縁層１６により互いに電気的に絶縁されている。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶ディスプレイで代表される表示装置に関する。より
詳しくは、画素電極とスイッチング用の薄膜トランジス
タ（ＴＦＴ）が集積的に形成されたＴＦＴ基板の多層配
線技術に関する。
液晶ディスプレイで代表される表示装置に関する。より
詳しくは、画素電極とスイッチング用の薄膜トランジス
タ（ＴＦＴ）が集積的に形成されたＴＦＴ基板の多層配
線技術に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶装置の駆動
に用いられるＴＦＴ基板上には、互いに直交する複数本
のゲートラインと信号ラインとが積層配列されている。
両ラインの各交差箇所には画素電極とスイッチング駆動
用の薄膜トランジスタがマトリクス状に集積形成されて
いる。薄膜トランジスタのゲート電極はゲートラインに
接続され、ソース電極は信号ラインに接続され、ドレイ
ン電極は対応する画素電極に接続されている。ゲートラ
インに線順次でゲートパルスを印加すると対応する薄膜
トランジスタが行毎に選択される。一方、信号ラインを
介して供給された画像信号は選択された薄膜トランジス
タにより対応する画素電極に書き込まれ表示駆動が行な
われる。
に用いられるＴＦＴ基板上には、互いに直交する複数本
のゲートラインと信号ラインとが積層配列されている。
両ラインの各交差箇所には画素電極とスイッチング駆動
用の薄膜トランジスタがマトリクス状に集積形成されて
いる。薄膜トランジスタのゲート電極はゲートラインに
接続され、ソース電極は信号ラインに接続され、ドレイ
ン電極は対応する画素電極に接続されている。ゲートラ
インに線順次でゲートパルスを印加すると対応する薄膜
トランジスタが行毎に選択される。一方、信号ラインを
介して供給された画像信号は選択された薄膜トランジス
タにより対応する画素電極に書き込まれ表示駆動が行な
われる。
【０００３】
【発明が解決しようとする課題】図８は絶縁基板１０１
上に形成されたゲートライン１０２と信号ライン１０３
の交差箇所を示す模式的な斜視図である。ゲートライン
１０２は一方向に沿って線状にパタニングされたポリシ
リコン薄膜からなり、信号ライン１０３は直交方向に沿
って線状にパタニングされたアルミニウム等の金属薄膜
からなる。両ラインは互いに交差しており段差部１０４
が生じる。なお、図示を省略しているが、ゲートライン
１０２と信号ライン１０３の間には層間絶縁膜が介在し
ており両者の電気的絶縁を図っている。
上に形成されたゲートライン１０２と信号ライン１０３
の交差箇所を示す模式的な斜視図である。ゲートライン
１０２は一方向に沿って線状にパタニングされたポリシ
リコン薄膜からなり、信号ライン１０３は直交方向に沿
って線状にパタニングされたアルミニウム等の金属薄膜
からなる。両ラインは互いに交差しており段差部１０４
が生じる。なお、図示を省略しているが、ゲートライン
１０２と信号ライン１０３の間には層間絶縁膜が介在し
ており両者の電気的絶縁を図っている。
【０００４】この段差部１０４は無数に存在し、基板１
０１の表面には微細な凹凸の集合が形成される。基板表
面は液晶配向膜で被覆されており所定のラビング処理等
を施こす事により液晶分子を配向させる。しかしなが
ら、段差１０４による微細な凹凸の為、均一なラビング
処理を施こす事ができず、液晶分子の配向性が劣化する
という課題がある。
０１の表面には微細な凹凸の集合が形成される。基板表
面は液晶配向膜で被覆されており所定のラビング処理等
を施こす事により液晶分子を配向させる。しかしなが
ら、段差１０４による微細な凹凸の為、均一なラビング
処理を施こす事ができず、液晶分子の配向性が劣化する
という課題がある。
【０００５】図９は段差部１０４における断面形状を示
す。ゲートライン１０２の上には層間絶縁膜１０５を介
して信号ライン１０３が交差している。表示装置を高精
細化する為に、デバイスの微細化を進める上で、ゲート
ライン１０２や信号ライン１０３のパタンはますます細
くなってきている。この為、段差部１０４において信号
ライン１０３を構成するアルミニウム金属パタンに段切
れ１０６が発生し、断線故障が多発するという課題があ
る。
す。ゲートライン１０２の上には層間絶縁膜１０５を介
して信号ライン１０３が交差している。表示装置を高精
細化する為に、デバイスの微細化を進める上で、ゲート
ライン１０２や信号ライン１０３のパタンはますます細
くなってきている。この為、段差部１０４において信号
ライン１０３を構成するアルミニウム金属パタンに段切
れ１０６が発生し、断線故障が多発するという課題があ
る。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はゲートラインと信号ラインの交差部
に発生する段差を除去もしくは削減し、基板表面の平坦
化を図って液晶の配向劣化を防止するとともに、配線の
断線故障を防止し併せて配線抵抗の増大を抑制する事を
目的とする。かかる目的を達成する為に以下の手段を講
じた。即ち、絶縁基板上に形成された複数本のゲートラ
インと、このゲートラインに交差して配置された信号ラ
インと、前記ゲートラインと信号ラインとの交点に薄膜
トランジスタ及び画素電極を配置してなるＴＦＴ基板を
有する表示装置において、前記ゲートラインが前記絶縁
基板に設けられた溝部あるいはトレンチに形成されたゲ
ート配線層からなる事を特徴とする。さらに、前記信号
ラインが、前記絶縁基板に設けられた他の溝部あるいは
トレンチに形成された信号配線層からなる事を特徴とす
る。好ましくは、前記溝部と前記他の溝部の交差箇所に
おいてゲート配線層と信号配線層は中間絶縁層を介して
互いに絶縁されている。又、前記ゲート絶縁層は前記溝
部の内壁に沿って形成されたポリシリコン等の多結晶半
導体層からなり、前記信号配線層は前記他の溝部に埋設
されたアルミニウムもしくはアルミニウムを主成分とす
る金属層から構成されている。
題に鑑み、本発明はゲートラインと信号ラインの交差部
に発生する段差を除去もしくは削減し、基板表面の平坦
化を図って液晶の配向劣化を防止するとともに、配線の
断線故障を防止し併せて配線抵抗の増大を抑制する事を
目的とする。かかる目的を達成する為に以下の手段を講
じた。即ち、絶縁基板上に形成された複数本のゲートラ
インと、このゲートラインに交差して配置された信号ラ
インと、前記ゲートラインと信号ラインとの交点に薄膜
トランジスタ及び画素電極を配置してなるＴＦＴ基板を
有する表示装置において、前記ゲートラインが前記絶縁
基板に設けられた溝部あるいはトレンチに形成されたゲ
ート配線層からなる事を特徴とする。さらに、前記信号
ラインが、前記絶縁基板に設けられた他の溝部あるいは
トレンチに形成された信号配線層からなる事を特徴とす
る。好ましくは、前記溝部と前記他の溝部の交差箇所に
おいてゲート配線層と信号配線層は中間絶縁層を介して
互いに絶縁されている。又、前記ゲート絶縁層は前記溝
部の内壁に沿って形成されたポリシリコン等の多結晶半
導体層からなり、前記信号配線層は前記他の溝部に埋設
されたアルミニウムもしくはアルミニウムを主成分とす
る金属層から構成されている。
【０００７】
【作用】本発明では所謂トレンチ配線構造を採用してい
る。ゲートラインを構成する多結晶半導体層は絶縁基板
の主面内に設けられたトレンチの内壁に沿って形成され
ており基板表面の平坦化が図られる。さらに平坦化を進
める為に、信号ラインを構成する金属層もトレンチに沿
って埋設されている。この場合、ゲートライン用のトレ
ンチと信号ライン用のトレンチは互いに交差する事にな
る。交差箇所においてゲート配線層と信号配線層を互い
に電気的に絶縁する為に中間絶縁層が介在している。か
かる構成により、交差箇所は完全に絶縁基板主面内に埋
め込まれ平坦化が実現できる。従って、液晶配向の劣化
を効果的に抑制でき、配線断線故障を防ぐ事ができると
ともに、配線抵抗の増大を防ぐ事もできる。
る。ゲートラインを構成する多結晶半導体層は絶縁基板
の主面内に設けられたトレンチの内壁に沿って形成され
ており基板表面の平坦化が図られる。さらに平坦化を進
める為に、信号ラインを構成する金属層もトレンチに沿
って埋設されている。この場合、ゲートライン用のトレ
ンチと信号ライン用のトレンチは互いに交差する事にな
る。交差箇所においてゲート配線層と信号配線層を互い
に電気的に絶縁する為に中間絶縁層が介在している。か
かる構成により、交差箇所は完全に絶縁基板主面内に埋
め込まれ平坦化が実現できる。従って、液晶配向の劣化
を効果的に抑制でき、配線断線故障を防ぐ事ができると
ともに、配線抵抗の増大を防ぐ事もできる。
【０００８】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の基本的な構成を示す模式図であ
り、（Ａ）は全体構造を表わしており、（Ｂ）は本発明
の特徴事項であるトレンチ配線を模式的に表わしてい
る。（Ａ）に示す様に、本表示装置は下側の絶縁基板あ
るいはＴＦＴ基板１と上側のガラス基板又は対向基板２
とを所定の間隙を介して貼り合わせたフラットパネル構
造を有しており、間隙内には液晶層３が封入充填されて
いる。この液晶層３は例えばツイストネマティック配向
されており、両基板の内表面には所定の配向処理が施さ
れている。このフラットパネル構造の両面には一対の偏
光板４及び５が貼着されており液晶層３の分子配向変化
を透過率変化として検出する。
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の基本的な構成を示す模式図であ
り、（Ａ）は全体構造を表わしており、（Ｂ）は本発明
の特徴事項であるトレンチ配線を模式的に表わしてい
る。（Ａ）に示す様に、本表示装置は下側の絶縁基板あ
るいはＴＦＴ基板１と上側のガラス基板又は対向基板２
とを所定の間隙を介して貼り合わせたフラットパネル構
造を有しており、間隙内には液晶層３が封入充填されて
いる。この液晶層３は例えばツイストネマティック配向
されており、両基板の内表面には所定の配向処理が施さ
れている。このフラットパネル構造の両面には一対の偏
光板４及び５が貼着されており液晶層３の分子配向変化
を透過率変化として検出する。
【０００９】ＴＦＴ基板１の内側主面にはマトリクス状
に配列した画素電極６が形成されている。個々の画素電
極６に対応してスイッチング駆動用の薄膜トランジスタ
あるいはＴＦＴ７が集積形成されている。又、互いに直
交する複数のゲートライン８と信号ライン９もパタニン
グ形成されている。ＴＦＴ７のゲート電極は対応するゲ
ートライン８に接続されており、ソース電極は対応する
信号ライン９に接続されており、ドレイン電極は対応す
る画素電極６に接続されている。
に配列した画素電極６が形成されている。個々の画素電
極６に対応してスイッチング駆動用の薄膜トランジスタ
あるいはＴＦＴ７が集積形成されている。又、互いに直
交する複数のゲートライン８と信号ライン９もパタニン
グ形成されている。ＴＦＴ７のゲート電極は対応するゲ
ートライン８に接続されており、ソース電極は対応する
信号ライン９に接続されており、ドレイン電極は対応す
る画素電極６に接続されている。
【００１０】一方、対向基板２の内表面には共通電極１
０及びカラーフィルタ１１が積層形成されている。カラ
ーフィルタ１１のＲＧＢ各セグメントは夫々画素電極６
に整合して配列されている。
０及びカラーフィルタ１１が積層形成されている。カラ
ーフィルタ１１のＲＧＢ各セグメントは夫々画素電極６
に整合して配列されている。
【００１１】（Ｂ）に示す様に、ＴＦＴ基板１の内表面
には一方向に沿って延設された第１の溝部あるいはトレ
ンチ１２が形成されている。この第１のトレンチ１２の
内壁に沿って例えばポリシリコン等からなる多結晶半導
体層１３が堆積されており、上述したゲートライン８を
構成している。第１のトレンチ１２の内部にはＰＳＧ
（燐の添加されたガラス）からなる第１絶縁層１４が埋
め込まれている。図から明らかな様に、ゲートライン８
を構成するゲート配線層はＴＦＴ基板１内表面に埋設さ
れており平坦化が図られる。
には一方向に沿って延設された第１の溝部あるいはトレ
ンチ１２が形成されている。この第１のトレンチ１２の
内壁に沿って例えばポリシリコン等からなる多結晶半導
体層１３が堆積されており、上述したゲートライン８を
構成している。第１のトレンチ１２の内部にはＰＳＧ
（燐の添加されたガラス）からなる第１絶縁層１４が埋
め込まれている。図から明らかな様に、ゲートライン８
を構成するゲート配線層はＴＦＴ基板１内表面に埋設さ
れており平坦化が図られる。
【００１２】一方、第１のトレンチ１２と直交する方向
に第２のトレンチ１５が延設されている。この第２のト
レンチ１５の内部には同じくＰＳＧ等からなる第２絶縁
層１６を介してアルミニウムあるいはアルミニウムを主
成分とする金属層１７が埋設されており、前述した信号
ライン９を構成する。この金属層１７と半導体層１３は
交差箇所において第２絶縁層１６（中間絶縁層）によっ
て互いに電気的に分離されている。本例では、ゲートラ
イン８に加えて信号ライン９を構成する信号配線層もト
レンチ内に設けられており基板表面の平坦化が一層効果
的に図られている。特に、ゲートライン８と信号ライン
９の交差箇所には段差が全く存在しない。
に第２のトレンチ１５が延設されている。この第２のト
レンチ１５の内部には同じくＰＳＧ等からなる第２絶縁
層１６を介してアルミニウムあるいはアルミニウムを主
成分とする金属層１７が埋設されており、前述した信号
ライン９を構成する。この金属層１７と半導体層１３は
交差箇所において第２絶縁層１６（中間絶縁層）によっ
て互いに電気的に分離されている。本例では、ゲートラ
イン８に加えて信号ライン９を構成する信号配線層もト
レンチ内に設けられており基板表面の平坦化が一層効果
的に図られている。特に、ゲートライン８と信号ライン
９の交差箇所には段差が全く存在しない。
【００１３】第２のトレンチ１５に埋設された第２絶縁
層１６及び金属層１７の上にはさらにＰＳＧ等からなる
第３絶縁層１８が被覆されている。その上にはＰ−Ｓｉ
Ｎ膜１９が成膜されており、配線層全体を保護してい
る。場合によっては、このＰ−ＳｉＮ膜１９を水素拡散
源として利用し、水素をポリシリコンからなる半導体層
１３に導入しその低抵抗化を図る。
層１６及び金属層１７の上にはさらにＰＳＧ等からなる
第３絶縁層１８が被覆されている。その上にはＰ−Ｓｉ
Ｎ膜１９が成膜されており、配線層全体を保護してい
る。場合によっては、このＰ−ＳｉＮ膜１９を水素拡散
源として利用し、水素をポリシリコンからなる半導体層
１３に導入しその低抵抗化を図る。
【００１４】図２は、図１の（Ｂ）に示した断面Ｓに沿
った交差部の断面形状を表わしている。図から明らかな
様に、信号ラインを構成する金属層１７は、ゲートライ
ンを構成する半導体層１３から第２絶縁層１６により完
全に電気的に分離されており配線短絡故障が発生する惧
れはない。
った交差部の断面形状を表わしている。図から明らかな
様に、信号ラインを構成する金属層１７は、ゲートライ
ンを構成する半導体層１３から第２絶縁層１６により完
全に電気的に分離されており配線短絡故障が発生する惧
れはない。
【００１５】図３は本発明にかかるトレンチ配線の応用
例を示している。ＴＦＴ基板１の内表面には一方向に沿
って第１のトレンチ１２が形成されている。このトレン
チ１２の内壁にはポリシリコン等からなる半導体層１３
が堆積されており、ゲートラインを構成する。この第１
のトレンチ１２はＰＳＧからなる第１絶縁層１４により
埋め込まれている。
例を示している。ＴＦＴ基板１の内表面には一方向に沿
って第１のトレンチ１２が形成されている。このトレン
チ１２の内壁にはポリシリコン等からなる半導体層１３
が堆積されており、ゲートラインを構成する。この第１
のトレンチ１２はＰＳＧからなる第１絶縁層１４により
埋め込まれている。
【００１６】埋め込まれた第１絶縁層１４に沿って第２
のトレンチ１５が設けられている。従って、この第２の
トレンチ１５は第１のトレンチ１２と平行に設けられて
いる事になる。第２のトレンチ１５の内部にはアルミニ
ウム等からなる金属層１７が埋め込まれている。この金
属層１７は、場合によっては信号ラインの一部分を構成
する。あるいは、ＴＦＴの他の配線部分を構成しても良
い。本応用例では、半導体層１３と金属層１７が第１絶
縁層１４を介して互いに積層配置されており、且つ同一
のトレンチ１２に沿って延設されている。従って、ＴＦ
Ｔ基板１の表面積を有効に活用でき、微細化に寄与す
る。半導体層１３と金属層１７の積層構造は、さらに第
２絶縁層１６、第３絶縁層１８及びＰ−ＳｉＮ膜１９に
よって順に被覆されており、基板１表面の平坦化が図ら
れている。
のトレンチ１５が設けられている。従って、この第２の
トレンチ１５は第１のトレンチ１２と平行に設けられて
いる事になる。第２のトレンチ１５の内部にはアルミニ
ウム等からなる金属層１７が埋め込まれている。この金
属層１７は、場合によっては信号ラインの一部分を構成
する。あるいは、ＴＦＴの他の配線部分を構成しても良
い。本応用例では、半導体層１３と金属層１７が第１絶
縁層１４を介して互いに積層配置されており、且つ同一
のトレンチ１２に沿って延設されている。従って、ＴＦ
Ｔ基板１の表面積を有効に活用でき、微細化に寄与す
る。半導体層１３と金属層１７の積層構造は、さらに第
２絶縁層１６、第３絶縁層１８及びＰ−ＳｉＮ膜１９に
よって順に被覆されており、基板１表面の平坦化が図ら
れている。
【００１７】図４のグラフは、トレンチに形成されたア
ルミニウム金属層の配線抵抗値とトレンチ深さとの関係
を示す。配線長を１０００μｍに設定し配線幅を２μｍ
に設定している。グラフから明らかな様に、トレンチを
深くする程配線抵抗値が低下している。この様に、本発
明にかかるトレンチ配線構造は配線抵抗を下げる上でも
顕著な効果を奏する。
ルミニウム金属層の配線抵抗値とトレンチ深さとの関係
を示す。配線長を１０００μｍに設定し配線幅を２μｍ
に設定している。グラフから明らかな様に、トレンチを
深くする程配線抵抗値が低下している。この様に、本発
明にかかるトレンチ配線構造は配線抵抗を下げる上でも
顕著な効果を奏する。
【００１８】最後に図５ないし図７に示す一連の工程図
を参照して、図１及び図２に示した本発明にかかるトレ
ンチ配線の形成工程を詳細に説明する。先ず図５の工程
Ａにおいて石英基板５１を用意する。石英ガラスは耐熱
性に優れており、成膜技術及び半導体製造技術を駆使す
る事ができ微細な薄膜トランジスタが集積形成されたＴ
ＦＴ基板の製造に適している。工程Ｂにおいて基板５１
の主面内に一方向に沿って第１のトレンチ５２を形成す
る。この第１のトレンチ５２は、例えばウェットエッチ
ングにより形成されその深さは１〜４μｍ程度が好まし
い。次に工程Ｃにおいて、石英基板５１の主面全体にポ
リシリコン膜５３を堆積する。その膜厚は例えば４００
nm程度であり、トレンチ５２の内壁を完全に被覆する事
ができる。なお、このポリシリコン膜５３は例えば薄膜
トランジスタ（図示せず）のゲート電極材料として用い
られるものである。続いて工程Ｄにおいてドライエッチ
ング等によりポリシリコン膜を所定の形状にパタニング
し、ゲート配線層５４を形成する。このパタニングはゲ
ート電極形成と同時に行なわれる。ゲート配線層５４は
第１のトレンチ５２の内壁に沿って形成されており、基
板５１の平坦化に寄与できる。ゲート配線層５４の配線
抵抗を小さくする為には、トレンチ５２を深めに設けれ
ば良い。工程Ｅにおいて基板５１の表面全体にＰＳＧか
らなる第１絶縁層５５を堆積する。ＬＰＣＶＤ法を用い
４００nmの厚みで成膜する事により、第１のトレンチ５
２を完全に埋め込む事ができる。
を参照して、図１及び図２に示した本発明にかかるトレ
ンチ配線の形成工程を詳細に説明する。先ず図５の工程
Ａにおいて石英基板５１を用意する。石英ガラスは耐熱
性に優れており、成膜技術及び半導体製造技術を駆使す
る事ができ微細な薄膜トランジスタが集積形成されたＴ
ＦＴ基板の製造に適している。工程Ｂにおいて基板５１
の主面内に一方向に沿って第１のトレンチ５２を形成す
る。この第１のトレンチ５２は、例えばウェットエッチ
ングにより形成されその深さは１〜４μｍ程度が好まし
い。次に工程Ｃにおいて、石英基板５１の主面全体にポ
リシリコン膜５３を堆積する。その膜厚は例えば４００
nm程度であり、トレンチ５２の内壁を完全に被覆する事
ができる。なお、このポリシリコン膜５３は例えば薄膜
トランジスタ（図示せず）のゲート電極材料として用い
られるものである。続いて工程Ｄにおいてドライエッチ
ング等によりポリシリコン膜を所定の形状にパタニング
し、ゲート配線層５４を形成する。このパタニングはゲ
ート電極形成と同時に行なわれる。ゲート配線層５４は
第１のトレンチ５２の内壁に沿って形成されており、基
板５１の平坦化に寄与できる。ゲート配線層５４の配線
抵抗を小さくする為には、トレンチ５２を深めに設けれ
ば良い。工程Ｅにおいて基板５１の表面全体にＰＳＧか
らなる第１絶縁層５５を堆積する。ＬＰＣＶＤ法を用い
４００nmの厚みで成膜する事により、第１のトレンチ５
２を完全に埋め込む事ができる。
【００１９】図６の工程Ｆにおいて基板５１表面から第
１絶縁層を全面的に除去し、第１のトレンチ５２内のみ
に第１絶縁層５５を残す。この処理は、例えばＣＦ4 ／
Ｏ2＝９５／５の混合ガスを用いてドライエッチングに
より行なわれる。工程Ｇにおいて基板５１の主面を再び
ウェットエッチングし、第１のトレンチ５２に直交する
第２のトレンチ５６を形成する。この時、第１のトレン
チ５２と第２のトレンチ５６の交差部において、ゲート
配線層５４の端面５７が、第２のトレンチ５６の内壁上
に露出する事になる。続いて、工程Ｈにおいて基板５１
の表面全体にＰＳＧからなる第２絶縁層５８をＬＰＣＶ
Ｄ法により堆積する。この処理により、第２のトレンチ
５６内壁部に露出していたゲート配線層５４の端面部は
第２絶縁層５８により完全に被覆され電気的な絶縁が図
られる。工程Ｉにおいて基板５１の主面全体にスパッタ
法で金属アルミニウム膜５９を堆積する。その膜厚は例
えば６００nmに設定されており、第２のトレンチ５６内
部を完全に埋め込む事ができる。
１絶縁層を全面的に除去し、第１のトレンチ５２内のみ
に第１絶縁層５５を残す。この処理は、例えばＣＦ4 ／
Ｏ2＝９５／５の混合ガスを用いてドライエッチングに
より行なわれる。工程Ｇにおいて基板５１の主面を再び
ウェットエッチングし、第１のトレンチ５２に直交する
第２のトレンチ５６を形成する。この時、第１のトレン
チ５２と第２のトレンチ５６の交差部において、ゲート
配線層５４の端面５７が、第２のトレンチ５６の内壁上
に露出する事になる。続いて、工程Ｈにおいて基板５１
の表面全体にＰＳＧからなる第２絶縁層５８をＬＰＣＶ
Ｄ法により堆積する。この処理により、第２のトレンチ
５６内壁部に露出していたゲート配線層５４の端面部は
第２絶縁層５８により完全に被覆され電気的な絶縁が図
られる。工程Ｉにおいて基板５１の主面全体にスパッタ
法で金属アルミニウム膜５９を堆積する。その膜厚は例
えば６００nmに設定されており、第２のトレンチ５６内
部を完全に埋め込む事ができる。
【００２０】図７の工程Ｊにおいて基板５１表面から金
属アルミニウム膜をドライエッチングあるいはウェット
エッチングにより全面的に除去し平坦化を図る。この結
果、第２のトレンチ５６の内部に埋め込まれた金属アル
ミニウムにより信号配線層６０が形成される。図から明
らかな様に、信号配線層６０は第２絶縁層５８を介して
ゲート配線層５４から電気的に絶縁されている。工程Ｋ
において基板５１の主面全体に渡ってＰＳＧからなる第
３絶縁層６１をＬＰＣＶＤ法により堆積する。その膜厚
は例えば６００nmに設定されている。最後に工程Ｌにお
いて第３絶縁層６１の上にＰ−ＳｉＮ膜６２を堆積し保
護膜あるいはパッシベーション膜とする。その膜厚は例
えば５００nmである。
属アルミニウム膜をドライエッチングあるいはウェット
エッチングにより全面的に除去し平坦化を図る。この結
果、第２のトレンチ５６の内部に埋め込まれた金属アル
ミニウムにより信号配線層６０が形成される。図から明
らかな様に、信号配線層６０は第２絶縁層５８を介して
ゲート配線層５４から電気的に絶縁されている。工程Ｋ
において基板５１の主面全体に渡ってＰＳＧからなる第
３絶縁層６１をＬＰＣＶＤ法により堆積する。その膜厚
は例えば６００nmに設定されている。最後に工程Ｌにお
いて第３絶縁層６１の上にＰ−ＳｉＮ膜６２を堆積し保
護膜あるいはパッシベーション膜とする。その膜厚は例
えば５００nmである。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、ゲ
ートラインと信号ラインが互いに直交して配列されたア
クティブマトリクス型液晶表示装置等において、所謂ト
レンチ配線技術を利用して多層配線を行なっている。ゲ
ート配線層及び信号配線層はトレンチ内に埋め込まれ、
両者の交差部分には表面的な段差が生じない。この為、
基板表面の平坦化が可能となり液晶層の配向性が向上す
るという効果がある。又、ゲート配線と信号配線の交差
部において層間絶縁膜による段差が発生しない為配線断
線故障を有効に防止する事ができるという効果がある。
さらに、段差箇所におけるステップカバーに起因して発
生する抵抗の増大が防げるので微細化した場合でも従来
に比し配線抵抗を低く抑える事ができるという効果があ
る。
ートラインと信号ラインが互いに直交して配列されたア
クティブマトリクス型液晶表示装置等において、所謂ト
レンチ配線技術を利用して多層配線を行なっている。ゲ
ート配線層及び信号配線層はトレンチ内に埋め込まれ、
両者の交差部分には表面的な段差が生じない。この為、
基板表面の平坦化が可能となり液晶層の配向性が向上す
るという効果がある。又、ゲート配線と信号配線の交差
部において層間絶縁膜による段差が発生しない為配線断
線故障を有効に防止する事ができるという効果がある。
さらに、段差箇所におけるステップカバーに起因して発
生する抵抗の増大が防げるので微細化した場合でも従来
に比し配線抵抗を低く抑える事ができるという効果があ
る。
【図１】本発明にかかる表示装置の基本的な構成を示す
模式図である。
模式図である。
【図２】トレンチ配線の交差部構造を示す模式的な断面
図である。
図である。
【図３】本発明にかかるトレンチ配線の他の例を示す模
式的な断面図である。
式的な断面図である。
【図４】トレンチ深さと配線抵抗との関係を示すグラフ
である。
である。
【図５】トレンチ配線の形成工程を示す工程図である。
【図６】同じくトレンチ配線の形成工程を示す工程図で
ある。
ある。
【図７】同じくトレンチ配線の形成工程を示す工程図で
ある。
ある。
【図８】従来の多層配線構造を示す模式図である。
【図９】従来の多層配線構造を示す断面図である。
１ ＴＦＴ基板 ２ 対向基板 ３ 液晶層 ６ 画素電極 ７ ＴＦＴ ８ ゲートライン ９ 信号ライン １０ 共通電極 １２ 第１のトレンチ １３ 半導体層 １４ 第１絶縁層 １５ 第２のトレンチ １６ 第２絶縁層 １７ 金属層 １８ 第３絶縁層
Claims (6)
- 【請求項１】 絶縁基板上に形成された複数本のゲート
ラインと、このゲートラインに交差して配置された信号
ラインと、前記ゲートラインと信号ラインとの交点に薄
膜トランジスタ及び画素電極を配置してなるＴＦＴ基板
を有する表示装置において、 前記ゲートラインが、前記絶縁基板に設けられた溝部に
形成されたゲート配線層からなる事を特徴とする表示装
置。 - 【請求項２】 前記信号ラインが、前記絶縁基板に設け
られた他の溝部に形成された信号配線層からなる事を特
徴とする請求項１記載の表示装置。 - 【請求項３】 前記溝部と他の溝部の交差箇所において
ゲート配線層と信号配線層は中間絶縁層を介して互いに
絶縁されている事を特徴とする請求項２記載の表示装
置。 - 【請求項４】 前記ゲート配線層が前記溝部の内壁に沿
って形成された多結晶半導体層からなり、前記信号配線
層が前記他の溝部に埋設された金属層からなる事を特徴
とする請求項２記載の表示装置。 - 【請求項５】 前記金属層が、アルミニウムもしくはア
ルミニウムを主成分とする金属からなる事を特徴とする
請求項４記載の表示装置。 - 【請求項６】 前記信号ラインの少なくとも一部はゲー
トラインの溝部に沿って絶縁層を介し前記ゲート配線層
と平行に積層されている事を特徴とする請求項２記載の
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569892A JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569892A JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0682832A true JPH0682832A (ja) | 1994-03-25 |
| JP3230294B2 JP3230294B2 (ja) | 2001-11-19 |
Family
ID=17282400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569892A Expired - Lifetime JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230294B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10213813A (ja) * | 1997-01-29 | 1998-08-11 | Sony Corp | 液晶表示装置およびその製造方法 |
| AT407091B (de) * | 1997-06-30 | 2000-12-27 | Heimel Helmut | Verfahren zur bestimmung des alkohol- und extraktgehalts einer wässrigen lösung |
| KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| US6762805B2 (en) | 2001-06-08 | 2004-07-13 | Nec Lcd Technologies, Ltd. | Active matrix type liquid crystal display device and method of fabricating the same |
| KR100690000B1 (ko) * | 2000-02-21 | 2007-03-08 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| US7329611B2 (en) | 2002-04-11 | 2008-02-12 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
| KR100860468B1 (ko) * | 2002-04-17 | 2008-09-25 | 엘지디스플레이 주식회사 | 액정표시장치용 기판 |
| JP2011257728A (ja) * | 2010-06-11 | 2011-12-22 | Lg Display Co Ltd | 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 |
| WO2021053957A1 (ja) * | 2019-09-17 | 2021-03-25 | ソニー株式会社 | 容量構造体、トランジスタアレイ基板およびトランジスタアレイ基板の製造方法、並びに、液晶表示装置および電子機器 |
-
1992
- 1992-08-31 JP JP25569892A patent/JP3230294B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7643100B2 (en) | 2002-04-11 | 2010-01-05 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
| US7525732B2 (en) | 2002-04-11 | 2009-04-28 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
| US7329611B2 (en) | 2002-04-11 | 2008-02-12 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
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| US7671953B2 (en) | 2002-04-17 | 2010-03-02 | Lg Display Co., Ltd. | Substrate for liquid crystal display |
| US7826021B2 (en) | 2002-04-17 | 2010-11-02 | Lg Display Co., Ltd. | Substrate for liquid crystal display |
| JP2011257728A (ja) * | 2010-06-11 | 2011-12-22 | Lg Display Co Ltd | 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 |
| US8436356B2 (en) | 2010-06-11 | 2013-05-07 | Lg Display Co., Ltd. | Thin film transistor substrate, method of fabricating the same and flat display having the same |
| KR101274719B1 (ko) * | 2010-06-11 | 2013-06-25 | 엘지디스플레이 주식회사 | 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 |
| US8796690B2 (en) | 2010-06-11 | 2014-08-05 | Lg Display Co., Ltd. | Thin film transistor substrate, method of fabricating the same and flat display having the same |
| WO2021053957A1 (ja) * | 2019-09-17 | 2021-03-25 | ソニー株式会社 | 容量構造体、トランジスタアレイ基板およびトランジスタアレイ基板の製造方法、並びに、液晶表示装置および電子機器 |
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| Publication number | Publication date |
|---|---|
| JP3230294B2 (ja) | 2001-11-19 |
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