JPH0682823A - Logic driving circuit and its production - Google Patents
Logic driving circuit and its productionInfo
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- JPH0682823A JPH0682823A JP23394792A JP23394792A JPH0682823A JP H0682823 A JPH0682823 A JP H0682823A JP 23394792 A JP23394792 A JP 23394792A JP 23394792 A JP23394792 A JP 23394792A JP H0682823 A JPH0682823 A JP H0682823A
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- layer wiring
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アクティブマトリクス
基板などに用いられる論理・駆動回路およびその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic / drive circuit used for an active matrix substrate and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】アクティブマトリクス型表示装置におい
ては、高いコントラストを有し、絵素数が制約されない
などの利点がある。そのため、アクティブマトリクス型
表示装置に用いられるアクティブマトリクス基板に関す
る研究が、盛んに行われている。アクティブマトリクス
基板においては、絶縁性基板上にマトリクス状に配した
絵素電極を、各絵素毎に設けたアクティブ素子を用い
て、独立駆動させるアクテイブマトリクス駆動方式が採
用される。上記アクティブ素子としては、ＴＦＴ（薄膜
トランジスタ）素子、ＭＩＭ（金属−絶縁膜−金属）素
子、ＭＯＳトランジスタ素子、ダイオード、バリスタな
どが一般に知られている。2. Description of the Related Art An active matrix type display device has advantages that it has a high contrast and the number of picture elements is not restricted. Therefore, research on active matrix substrates used for active matrix type display devices has been actively conducted. The active matrix substrate employs an active matrix driving method in which picture element electrodes arranged in a matrix on an insulating substrate are independently driven by using active elements provided for each picture element. As the active element, a TFT (thin film transistor) element, an MIM (metal-insulating film-metal) element, a MOS transistor element, a diode, a varistor, etc. are generally known.
【０００３】図５に、ＴＦＴをアクティブ素子として用
いたアクティブマトリクス基板の等価回路を示す。この
アクティブマトリクス基板は、絶縁性基板上に、走査線
として機能する複数のゲートバスライン52と、信号線と
して機能する複数のソースバスライン51とが設けられて
いる。各ゲートバスライン52と各ソースバスライン51と
の交差位置近傍には、両ライン51、52に接続されたアク
ティブ素子53が配置されており、アクティブ素子53には
絵素電極54が接続されている。絵素電極54と対向電極55
との間には、液晶が封入されている。FIG. 5 shows an equivalent circuit of an active matrix substrate using TFTs as active elements. This active matrix substrate is provided with a plurality of gate bus lines 52 that function as scanning lines and a plurality of source bus lines 51 that function as signal lines on an insulating substrate. Near the intersection of each gate bus line 52 and each source bus line 51, an active element 53 connected to both lines 51, 52 is arranged, and a pixel electrode 54 is connected to the active element 53. There is. Pixel electrode 54 and counter electrode 55
A liquid crystal is sealed between and.
【０００４】上記のようなアクティブマトリクス基板に
おいて、個々のゲートバスライン52およびソースバスラ
イン51には、それぞれ、シフトレジスタなどからなる駆
動波形形成用の論理・駆動回路56および57が接続されて
いる。各々の論理・駆動回路56、57は、図６の等価回路
に示されるようなインバータ回路を基本としたシフトレ
ジスタにて構成されており、信号入力端子12より入力さ
れた信号電圧が複数のＴＦＴ11を介することにより反転
されて、信号出力端子13より出力される。尚、図６にお
いて、14はＶＤＤ入力端子を示し、15はＴＦＴ11のゲー
ト、16はアースを示す。In the active matrix substrate as described above, logic / drive circuits 56 and 57 for forming drive waveforms, which are shift registers and the like, are connected to the individual gate bus lines 52 and source bus lines 51, respectively. . Each of the logic / driving circuits 56, 57 is composed of a shift register based on an inverter circuit as shown in the equivalent circuit of FIG. 6, and the signal voltage input from the signal input terminal 12 is a plurality of TFTs 11. It is inverted by way of the signal and output from the signal output terminal 13. In FIG. 6, 14 indicates a VDD input terminal, 15 indicates a gate of the TFT 11, and 16 indicates a ground.
【０００５】具体的な構成を、図８および図７（図８の
Ａ−Ａ’線による断面図）に示す。この回路は、絶縁性
基板70上のほぼ全面に、ベース絶縁膜71が積層され、そ
の上に下層配線72が図７に示すパターンで形成されてお
り、下層配線72の上には、ＴＦＴ11と導通部17とが設け
られている。この導通部17は、図６においては、配線が
接続される部分を示す。ＴＦＴ11が設けられている部分
では、下層配線72はゲート電極77を構成し、ゲート電極
77の上には絶縁膜73が形成され、さらに、半導体層78、
79および上層配線76が積層されている。一方、導通部17
が形成されている部分では、絶縁膜73の形成が省略され
ていて、下層配線72と上層配線76とが直接接続されてい
る。この回路において、絶縁膜73は、スパッタリングま
たはＣＶＤ（化学蒸着）などにより形成され、導通部17
は、この絶縁膜73をフォトレジストなどを用いてエッチ
ングすることにより形成される。A specific structure is shown in FIGS. 8 and 7 (a sectional view taken along the line AA 'in FIG. 8). In this circuit, a base insulating film 71 is laminated on almost the entire surface of an insulating substrate 70, and a lower layer wiring 72 is formed on the base insulating film 71 in the pattern shown in FIG. The conducting portion 17 is provided. This conducting portion 17 shows a portion to which the wiring is connected in FIG. In the portion where the TFT 11 is provided, the lower layer wiring 72 constitutes the gate electrode 77,
An insulating film 73 is formed on 77, and a semiconductor layer 78,
79 and the upper wiring 76 are laminated. On the other hand, the conducting portion 17
In the portion where is formed, the formation of the insulating film 73 is omitted, and the lower layer wiring 72 and the upper layer wiring 76 are directly connected. In this circuit, the insulating film 73 is formed by sputtering or CVD (chemical vapor deposition), and the conductive portion 17
Are formed by etching the insulating film 73 using a photoresist or the like.
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来の論理・
駆動回路では、絶縁膜73がスパッタリングまたはＣＶＤ
などにより形成されているため、下層配線72と基板70と
の段差部においては、絶縁膜73の厚みが不均一となり易
い。よって、絶縁膜73において、断線やリークが起こる
虞れがある。このことにより、信頼性の高い論理・駆動
回路を得ることができない。また、通常、下層配線上部
に、新たに絶縁膜を形成するより、下層配線の陽極酸化
処理を行い、陽極酸化膜を形成した方が、緻密でより高
い耐電圧を有する絶縁膜が得られる。この耐電圧を活か
しながら、コンタクト部を設けるためには、陽極酸化膜
のパターニングが必要となる。従来、下層配線形成後、
陽極酸化処理を行い、その後、ドライエッチング処理を
行うことにより、コンタクトホールを設けていたが、陽
極酸化膜と、下層配線とのエッチング選択比が取れない
ため、形成が困難であった。[Problems to be Solved by the Invention]
In the drive circuit, the insulating film 73 is formed by sputtering or CVD.
The insulating film 73 is likely to have a non-uniform thickness in the step portion between the lower layer wiring 72 and the substrate 70. Therefore, disconnection or leakage may occur in the insulating film 73. As a result, a highly reliable logic / driving circuit cannot be obtained. Further, generally, an insulating film having a higher density and a higher withstand voltage can be obtained by performing anodizing treatment on the lower layer wiring and forming the anodized film, rather than newly forming an insulating film on the lower layer wiring. Patterning of the anodic oxide film is required to provide the contact portion while making use of this withstand voltage. Conventionally, after forming the lower layer wiring,
Although the contact hole was provided by performing the anodizing treatment and then performing the dry etching treatment, it was difficult to form because the etching selection ratio between the anodized film and the lower layer wiring could not be obtained.
【０００７】本発明は、上記の問題点を解決するもので
あり、その目的は、トランジスタ部において形成される
第１の配線上の絶縁膜の断線や第１の配線と他の配線、
電極などの導電部との間のリーク発生を防止できる、信
頼性の高い論理・駆動回路およびその製造方法を提供す
ることである。The present invention is intended to solve the above problems, and an object thereof is to disconnect the insulating film on the first wiring formed in the transistor portion, the first wiring and other wiring,
It is an object of the present invention to provide a highly reliable logic / drive circuit capable of preventing the occurrence of a leak between a conductive part such as an electrode and a manufacturing method thereof.
【０００８】[0008]
【課題を解決するための手段】本発明の論理・駆動回路
は、基板上に第１の配線が形成され、該第１の配線の複
数箇所の上を通り第２の配線が形成されていると共に、
該第１、第２の配線が重なる重畳部の一部には、両配線
間に陽極酸化膜を介して薄膜トランジスタが形成され、
かつ、残りの重畳部には、該陽極酸化膜の形成を省略し
て両配線を導通させる導通部が形成された論理・駆動回
路であり、そのことにより上記目的が達成される。In the logic / drive circuit of the present invention, a first wiring is formed on a substrate, and a second wiring is formed so as to pass over a plurality of portions of the first wiring. With
A thin film transistor is formed in a part of the overlapping portion where the first and second wirings overlap each other with an anodic oxide film interposed between the wirings.
In addition, the remaining overlapping portion is a logic / drive circuit in which the formation of the anodic oxide film is omitted and a conducting portion for conducting the two wirings is formed, whereby the above object is achieved.
【０００９】本発明の論理・駆動回路の製造方法は、基
板上に第１の配線が形成され、該第１の配線の複数箇所
の上を通り第２の配線が形成されていると共に、該第
１、第２の配線が重なる重畳部の一部には、両配線間に
陽極酸化膜を介して薄膜トランジスタが形成され、か
つ、残りの重畳部には、該陽極酸化膜の形成を省略して
両配線を導通させる導通部が形成された論理・駆動回路
の製造方法であって、基板上に形成された第１の配線の
該導通部をゴム系ネガレジストを用いて被覆する工程
と、該第１の配線の非被覆部分を陽極酸化して陽極酸化
膜を形成する工程と、該ネガレジストを除去して該第２
の配線を形成する工程とを含む論理・駆動回路の製造方
法であり、そのことにより上記目的が達成される。According to the method of manufacturing a logic / drive circuit of the present invention, the first wiring is formed on the substrate, and the second wiring is formed so as to pass over a plurality of portions of the first wiring. A thin film transistor is formed in a part of the overlapping portion where the first and second wirings overlap with each other via an anodic oxide film between the wirings, and formation of the anodic oxide film is omitted in the remaining overlapping portion. A method of manufacturing a logic / driving circuit in which a conductive portion for connecting both wirings is formed, the step of covering the conductive portion of the first wiring formed on the substrate with a rubber-based negative resist, A step of forming an anodized film by anodizing an uncovered portion of the first wiring, and removing the negative resist to form the anodized film.
The method for manufacturing a logic / drive circuit includes the step of forming the wiring of FIG.
【００１０】前記ゴム系ネガレジストとしては、ポリイ
ソプレン系または環化ポリブタジエン系のゴムを主成分
とするものが好ましい。The rubber-based negative resist preferably contains a polyisoprene-based or cyclized polybutadiene-based rubber as a main component.
【００１１】[0011]
【作用】基板上に第１の配線を形成した後、導通部とな
る第１の配線部分の上に、耐電圧および密着力が高いポ
リイソプレン系または環化ポリブタジエン系のゴムから
なるネガレジストを形成する。この状態で第１の配線を
陽極酸化する。陽極酸化は、基板上の第１の配線の露出
した部分において均一に行われるため、基板と第１の配
線との段差部においても、つまり、第１の配線の端面部
分においても、他の平面部分と同様に陽極酸化が行われ
ることになる。このため、絶縁の必要な所において、陽
極酸化膜が形成され、耐電圧が保たれる。また、第１の
配線において、ゴム系ネガレジストで覆われていた部分
は陽極酸化されないので、その上に第２の配線を形成す
ると、両配線間の導通部が得られる。After the first wiring is formed on the substrate, a negative resist made of polyisoprene-based or cyclized polybutadiene-based rubber having a high withstand voltage and a high adhesion is provided on the first wiring portion serving as the conductive portion. Form. In this state, the first wiring is anodized. Since anodic oxidation is uniformly performed on the exposed portion of the first wiring on the substrate, even on the step portion between the substrate and the first wiring, that is, on the end face portion of the first wiring, another plane is formed. The anodic oxidation will be performed similarly to the portion. Therefore, an anodic oxide film is formed where insulation is required, and the withstand voltage is maintained. Further, in the first wiring, the portion covered with the rubber-based negative resist is not anodized. Therefore, when the second wiring is formed on the portion, a conductive portion between both wirings is obtained.
【００１２】[0012]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】（実施例１）図２は、本発明の一実施例で
ある論理・駆動回路を示す平面図であり、図１は、図２
のＡ−Ａ´線による断面図である。この回路は、絶縁性
基板20上にベース絶縁膜21が形成されている。その上に
は第１の配線である下層配線22が図２に示すパターンで
形成されており、その下層配線22の上には、導通部17と
ＴＦＴ11とが形成される。導通部17となる部分を除いた
下層配線22の全面には、陽極酸化膜23が形成されてい
る。陽極酸化膜23の上のＴＦＴ11となる部分には、半導
体層28、ｎ+半導体層29が積層されている。さらに、Ｔ
ＦＴ11と導通部17となる部分の上を通って、第２の配線
である上層配線26が形成されている。これにより、下層
配線22と上層配線26との重畳部でＴＦＴ11と導通部17と
が形成される。ＴＦＴ11にはアース電極16が接続されて
いる。(Embodiment 1) FIG. 2 is a plan view showing a logic / drive circuit which is an embodiment of the present invention, and FIG.
3 is a cross-sectional view taken along line AA ′ of FIG. In this circuit, a base insulating film 21 is formed on an insulating substrate 20. A lower layer wiring 22 which is a first wiring is formed thereon in the pattern shown in FIG. 2, and a conducting portion 17 and a TFT 11 are formed on the lower layer wiring 22. An anodic oxide film 23 is formed on the entire surface of the lower layer wiring 22 except for the portion which becomes the conducting portion 17. A semiconductor layer 28 and an n + semiconductor layer 29 are laminated on the portion of the anodic oxide film 23 that will be the TFT 11. Furthermore, T
An upper layer wiring 26, which is a second wiring, is formed so as to pass above the FT 11 and the portion that will be the conductive portion 17. As a result, the TFT 11 and the conducting portion 17 are formed at the overlapping portion of the lower layer wiring 22 and the upper layer wiring 26. A ground electrode 16 is connected to the TFT 11.
【００１４】この論理・駆動回路は、以下のようにして
作製される。This logic / drive circuit is manufactured as follows.
【００１５】まず、図３（ａ）に示すように、ガラス板
からなる絶縁性基板20上に、厚さ500〜9000オングスト
ロームのベース絶縁膜21をＣＶＤまたはスパッタにより
形成する。ベース絶縁膜21の材料としては、Ｔａ2Ｏ5、
Ａｌ2Ｏ3、Ｓｉ3Ｎ4などを用いることができる。ベース
絶縁膜21の形成は省略することもできるが、設けられて
いる場合には、ガラスの凹凸またはピットを緩和するこ
とができる。First, as shown in FIG. 3A, a base insulating film 21 having a thickness of 500 to 9000 angstrom is formed on the insulating substrate 20 made of a glass plate by CVD or sputtering. The material of the base insulating film 21 is Ta 2 O 5 ,
Al 2 O 3 , Si 3 N 4 or the like can be used. The formation of the base insulating film 21 can be omitted, but if it is provided, the unevenness or pits of the glass can be alleviated.
【００１６】その上に、Ｔａからなる1000〜7000オング
ストロームの金属層23ａ、27ａをスパッタにより形成す
る。次に、金属層23ａ上に、高い耐電圧と高い密着性と
を有するゴム系ネガレジストを塗布し、フォトリソグラ
フィーによりパターニングして、レジスト25ａを形成す
る。上記ゴム系ネガレジストとしては、例えば、ポリイ
ソプレン系または環化ポリブタジエン系のものを用いる
ことができる。On top of that, metal layers 23a and 27a made of Ta and having a thickness of 1000 to 7000 angstroms are formed by sputtering. Next, a rubber negative resist having high withstand voltage and high adhesiveness is applied on the metal layer 23a and patterned by photolithography to form a resist 25a. As the rubber-based negative resist, for example, a polyisoprene-based or cyclized polybutadiene-based resist can be used.
【００１７】この状態で、電解液中にて金属層23ａ、27
ａを陽極酸化することにより、図３（ｂ）に示すよう
に、レジストの形成されていないＴａ表面が陽極酸化さ
れて、Ｔａ０xからなる陽極酸化膜23となる。陽極酸化
膜23の膜厚は、電圧により調整することができ、この実
施例では、3000オングストロームとした。このことによ
り、ゲート電極27を含む下層配線22が1500オングストロ
ームに形成される。下層配線22およびゲート電極27とし
ては、陽極酸化可能な金属であるＴａ、Ａｌ、Ｔｉ、Ｎ
ｂ、Ｚｒ、Ｈｆなどからなる単層金属層またはその化合
物を用いることができる。また、その他の金属層を下層
に有する多層金属層を用いることもできる。尚、ゲート
電極27上の陽極酸化膜23は、ゲート絶縁膜としても作用
する。上記電解液としては、電解質としてクエン酸、酒
石酸およびリン酸などを混入した水溶液、または、該水
溶液に電界集中を防ぐ働きをするエチレングリコールを
混入したものを用いることができる。In this state, the metal layers 23a and 27 are immersed in the electrolytic solution.
By anodizing a, as shown in FIG. 3B, the Ta surface on which the resist is not formed is anodized to form an anodized film 23 made of Ta0 x . The thickness of the anodic oxide film 23 can be adjusted by the voltage, and in this embodiment, it is 3000 angstroms. As a result, the lower layer wiring 22 including the gate electrode 27 is formed to 1500 angstrom. The lower wiring 22 and the gate electrode 27 are made of anodizable metal such as Ta, Al, Ti and N.
A single-layer metal layer made of b, Zr, Hf or the like or a compound thereof can be used. Also, a multilayer metal layer having another metal layer as a lower layer can be used. The anodic oxide film 23 on the gate electrode 27 also functions as a gate insulating film. As the electrolytic solution, an aqueous solution containing citric acid, tartaric acid, phosphoric acid, or the like as an electrolyte, or an aqueous solution containing ethylene glycol which functions to prevent electric field concentration can be used.
【００１８】その後、ネガレジスト25ａを剥離すること
により、上層配線26と下層配線22との導通部17が形成さ
れる。After that, the negative resist 25a is peeled off to form the conducting portion 17 between the upper layer wiring 26 and the lower layer wiring 22.
【００１９】次に、陽極酸化膜23上のＴＦＴ11となる部
分に、ＣＶＤにより真性アモーファスＳｉからなる厚さ
500オングストロームの半導体層28を形成する。さら
に、ｎ+アモーファスＳｉからなる厚さ300オングストロ
ームのｎ+半導体層29をＣＶＤにより形成し、ソースお
よびドレイン側にパターン形成した。このｎ+半導体層2
9が形成された場合には、ＴＦＴ11において、ＯＮ時の
接触抵抗を小さく、ＯＦＦ時の漏れ電流を低減すること
ができる。ｎ+半導体層29の代わりにｐ+型半導体層を形
成してもよい。Next, a portion of the anodic oxide film 23, which will be the TFT 11, is formed by CVD to a thickness of intrinsic amorphous Si.
A semiconductor layer 28 of 500 Å is formed. Further, a 300 Å thick n + semiconductor layer 29 made of n + amorphous Si was formed by CVD and patterned on the source and drain sides. This n + semiconductor layer 2
In the case where 9 is formed, the contact resistance of the TFT 11 when it is ON can be reduced, and the leakage current when it is OFF can be reduced. A p + type semiconductor layer may be formed instead of the n + semiconductor layer 29.
【００２０】この上に、スパッタによりＴｉを厚さ3000
オングストロームに積層し、フォトリソグラフィーによ
りパターニングして、上層配線26を形成する。これによ
り、ＴＦＴ11が形成されると共に、陽極酸化膜23の形成
を省略した下層配線22の上に導通部17が形成される。こ
の時、同時にアース電極16を形成する。上層配線26およ
びアース電極16としては、Ｔａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍ
ｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、Ｃｒ、Ｃｕなどからなる単
層または多層金属層およびそれらからなる合金を用いる
ことができる。また、上層配線26およびアース電極15上
には、スパッタまたはＣＶＤなどにより保護膜を形成し
てもよい。On top of this, sputter Ti with a thickness of 3000
An upper layer wiring 26 is formed by stacking the layers in Angstrom and patterning by photolithography. As a result, the TFT 11 is formed, and at the same time, the conducting portion 17 is formed on the lower layer wiring 22 in which the formation of the anodic oxide film 23 is omitted. At this time, the ground electrode 16 is simultaneously formed. As the upper layer wiring 26 and the ground electrode 16, Ta, Al, Ti, Ni, M
A single-layer or multi-layer metal layer made of o, W, Nb, Zr, Hf, Cr, Cu or the like and an alloy made of them can be used. Further, a protective film may be formed on the upper layer wiring 26 and the ground electrode 15 by sputtering or CVD.
【００２１】本実施例の論理・駆動回路においては、陽
極酸化により絶縁膜が形成されているため、下層配線の
表面の各部分が均一に酸化され、均一な厚みの絶縁膜が
形成される。特に、段差のある角部においても、均一厚
みの絶縁膜とすることができる。よって、断線が発生す
ることがなく、しかも高い絶縁性を有することができ
る。In the logic / drive circuit of this embodiment, since the insulating film is formed by anodic oxidation, each portion of the surface of the lower layer wiring is uniformly oxidized to form an insulating film having a uniform thickness. In particular, an insulating film having a uniform thickness can be formed even at a corner portion having a step. Therefore, disconnection does not occur and high insulation can be achieved.
【００２２】ところで、本実施例においては、ゴム系ネ
ガレジストを用いて、陽極酸化膜を形成している。その
理由は以下の通りである。ゴム系ネガレジストの代わり
に、ポジレジストおよびゴム系以外の主成分からなるネ
ガレジストを用いた場合には、ポジレストおよびゴム系
以外の主成分からなるネガレジストの密着性および耐電
圧が低いため、陽極酸化処理中に剥がれてしまう虞があ
るからである。また、下層配線の全面を陽極酸化処理し
た後、陽極酸化膜上にレジストを塗布して、ドライエッ
チングなどによりスルーホールを開け、導通部を設けた
場合には、下層配線と陽極酸化膜とにおいて、選択エッ
チングを行っても、選択性を実現することが困難であ
る。特に、集積規模が大きくなるにつれて、エッチング
の面内での分布に不均一が生じ易くなり、陽極酸化膜の
みならず、下層配線までエッチングされ、導通がとれな
い状態になるからである。By the way, in this embodiment, the anodic oxide film is formed by using a rubber negative resist. The reason is as follows. When a negative resist composed of a positive resist and a main component other than rubber is used instead of the rubber-based negative resist, the adhesion and withstand voltage of the negative resist composed of a positive resist and a main component other than rubber are low. This is because there is a risk of peeling during the anodizing process. Further, after the entire surface of the lower layer wiring is anodized, a resist is applied on the anodized film, and a through hole is formed by dry etching or the like to provide a conductive portion. Even if selective etching is performed, it is difficult to achieve selectivity. Particularly, as the scale of integration increases, non-uniformity in the distribution of the etching is likely to occur, and not only the anodic oxide film but also the lower layer wiring is etched, and a state where electrical continuity cannot be established.
【００２３】（実施例２）図４に本発明の他の実施例で
ある論理・駆動回路の縦断面図を示す。この回路では、
陽極酸化膜23の上に、さらに、絶縁膜24が形成されてい
る。(Embodiment 2) FIG. 4 is a vertical sectional view of a logic / drive circuit according to another embodiment of the present invention. In this circuit,
An insulating film 24 is further formed on the anodic oxide film 23.
【００２４】この回路の作製は、陽極酸化膜23を形成し
た後、導通部17となる部分を除く基板20全面に、ＳｉＮ
xからなる厚さ2000オングストローム〜3500オングスト
ロームの絶縁膜24をＣＶＤ、スパッタなどにより形成
し、フォトリソグラフィーによりパターニングし、エッ
チングにより絶縁膜24に導通部17を設ける。以下の工程
は、実施例１と同様にして作製することができる。This circuit is manufactured by forming the anodic oxide film 23, and then forming SiN on the entire surface of the substrate 20 excluding the portion to be the conductive portion 17.
An insulating film 24 made of x and having a thickness of 2000 angstroms to 3500 angstroms is formed by CVD, sputtering, or the like, patterned by photolithography, and conductive parts 17 are provided in the insulating film 24 by etching. The following steps can be manufactured in the same manner as in Example 1.
【００２５】実施例２では、絶縁膜24が設けられてお
り、この絶縁膜24は冗長構造としても用いることができ
るので、さらに歩溜りよく製造することができる。In the second embodiment, the insulating film 24 is provided, and since this insulating film 24 can be used as a redundant structure, it can be manufactured with higher yield.
【００２６】また、絶縁膜24としては、ＳｉＯｘ、Ｔａ
2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3、その他の酸化物ま
たは窒化物からなる絶縁膜を用いてもよいが、下層配線
22との間に十分なエッチング選択比がとれる材料で形成
することが好ましい。また、膜厚は1500オングストロー
ム〜6000オングストロームであるのが好ましい。The insulating film 24 is made of SiOx, Ta.
An insulating film made of 2 O 5 , Al 2 O 3 , TiO 2 , Y 2 O 3 , or other oxide or nitride may be used, but lower layer wiring
It is preferable to use a material that has a sufficient etching selectivity with respect to 22. The film thickness is preferably 1500 angstroms to 6000 angstroms.
【００２７】上記の実施例では、アクティブマトリクス
基板に接続される、基本的なインバータ回路について説
明したが、本発明はこれに限らず、表示装置や大規模集
積回路を構成する論理・駆動回路にも適用可能である。Although the basic inverter circuit connected to the active matrix substrate has been described in the above embodiments, the present invention is not limited to this, and can be applied to a logic / drive circuit which constitutes a display device or a large scale integrated circuit. Is also applicable.
【００２８】[0028]
【発明の効果】以上のように、本発明によれば、第１の
配線の上の絶縁膜を弾然の虞れなく形成でき、また第１
の配線において、リークの発生を防止できる。よって、
信頼性の高い論理・駆動回路を歩留りよく製造すること
ができる。As described above, according to the present invention, the insulating film on the first wiring can be formed without any fear of being vulnerable.
It is possible to prevent the occurrence of leakage in the wiring. Therefore,
A highly reliable logic / drive circuit can be manufactured with high yield.
【図１】図２のＡ−Ａ´線による断面図である。FIG. 1 is a cross-sectional view taken along the line AA ′ of FIG.
【図２】本発明の一実施例である論理・駆動回路の平面
図である。FIG. 2 is a plan view of a logic / drive circuit according to an embodiment of the present invention.
【図３】本発明の論理・駆動回路の製造工程図である。FIG. 3 is a manufacturing process diagram of a logic / drive circuit of the present invention.
【図４】本発明の他の実施例である論理・駆動回路の縦
断面図である。FIG. 4 is a vertical sectional view of a logic / drive circuit according to another embodiment of the present invention.
【図５】ＴＦＴをアクティブ素子として用いた場合のア
クティブマトリクス基板の等価回路の図である。FIG. 5 is a diagram of an equivalent circuit of an active matrix substrate when a TFT is used as an active element.
【図６】論理・駆動回路を構成する基本的なＴＦＴ２段
インバータ回路の図である。FIG. 6 is a diagram of a basic TFT two-stage inverter circuit that constitutes a logic / drive circuit.
【図７】図８のＡ−Ａ´線による断面図である。7 is a cross-sectional view taken along the line AA ′ of FIG.
【図８】従来の論理・駆動回路の平面図である。FIG. 8 is a plan view of a conventional logic / drive circuit.
１１ ＴＦＴ １２ 信号入力端子 １３ 信号出力端子 １７ 導通部 ２２ 下層配線 ２３ 陽極酸化膜 ２４ 絶縁膜 ２６ 上層配線 ２７ ゲート電極 ２５ａ ネガレジスト 11 TFT 12 signal input terminal 13 signal output terminal 17 conductive part 22 lower layer wiring 23 anodized film 24 insulating film 26 upper layer wiring 27 gate electrode 25a negative resist
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 貢祥 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 藤原 正樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mitsuyoshi Hirata 22-22 Nagaike-cho, Abeno-ku, Osaka City, Osaka Prefecture Sharp Corporation (72) Masaki Fujiwara 22-22 Nagaike-cho, Abeno-ku, Osaka City, Osaka Prefecture (72) Inventor Makoto Miyago 22-22 Nagaike-cho, Abeno-ku, Osaka City, Osaka Prefecture
Claims (3)
の配線の複数箇所の上を通り第２の配線が形成されてい
ると共に、該第１、第２の配線が重なる重畳部の一部に
は、両配線間に陽極酸化膜を介して薄膜トランジスタが
形成され、かつ、残りの重畳部には、該陽極酸化膜の形
成を省略して両配線を導通させる導通部が形成された論
理・駆動回路。1. A first wiring is formed on a substrate, and the first wiring is formed.
The second wiring is formed so as to pass over a plurality of portions of the wiring, and a thin film transistor is formed on the part of the overlapping portion where the first and second wirings overlap each other with an anodic oxide film interposed between the wirings. A logic / driving circuit in which a conductive portion that is formed and that conducts both wirings by omitting the formation of the anodic oxide film is formed in the remaining overlapping portion.
の配線の複数箇所の上を通り第２の配線が形成されてい
ると共に、該第１、第２の配線が重なる重畳部の一部に
は、両配線間に陽極酸化膜を介して薄膜トランジスタが
形成され、かつ、残りの重畳部には、該陽極酸化膜の形
成を省略して両配線を導通させる導通部が形成された論
理・駆動回路の製造方法であって、 基板上に形成された第１の配線の該導通部をゴム系ネガ
レジストを用いて被覆する工程と、 該第１の配線の非被覆部分を陽極酸化して陽極酸化膜を
形成する工程と、 該ネガレジストを除去して該第２の配線を形成する工程
と、 を含む論理・駆動回路の製造方法。2. A first wiring is formed on a substrate, and the first wiring is formed.
The second wiring is formed so as to pass over a plurality of portions of the wiring, and a thin film transistor is formed on the part of the overlapping portion where the first and second wirings overlap each other with an anodic oxide film interposed between the wirings. A method of manufacturing a logic / driving circuit, wherein a conductive portion is formed in the remaining overlapped portion for conducting the two wirings by omitting the formation of the anodic oxide film, which is formed on a substrate. A step of coating the conductive portion of the first wiring with a rubber-based negative resist, a step of anodizing an uncovered portion of the first wiring to form an anodic oxide film, and removing the negative resist. And a step of forming the second wiring, and a method of manufacturing a logic / drive circuit.
たは環化ポリブタジエン系のゴムを主成分とするものを
使用する請求項２記載の製造方法。3. The method according to claim 2, wherein the negative resist is mainly made of polyisoprene rubber or cyclized polybutadiene rubber.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394792A JPH0682823A (en) | 1992-09-01 | 1992-09-01 | Logic driving circuit and its production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394792A JPH0682823A (en) | 1992-09-01 | 1992-09-01 | Logic driving circuit and its production |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682823A true JPH0682823A (en) | 1994-03-25 |
Family
ID=16963117
Family Applications (1)
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| JP23394792A Withdrawn JPH0682823A (en) | 1992-09-01 | 1992-09-01 | Logic driving circuit and its production |
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|---|---|
| JP (1) | JPH0682823A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014082507A (en) * | 2008-10-03 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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| JP2022179580A (en) * | 2014-05-29 | 2022-12-02 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US11828819B2 (en) | 2012-03-20 | 2023-11-28 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
-
1992
- 1992-09-01 JP JP23394792A patent/JPH0682823A/en not_active Withdrawn
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| US9589988B2 (en) | 2008-10-03 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| US10916665B2 (en) | 2012-03-20 | 2021-02-09 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with an integrated coil |
| US11444209B2 (en) | 2012-03-20 | 2022-09-13 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with an integrated coil enclosed with a semiconductor die by a mold material |
| US11677032B2 (en) | 2012-03-20 | 2023-06-13 | Allegro Microsystems, Llc | Sensor integrated circuit with integrated coil and element in central region of mold material |
| US11828819B2 (en) | 2012-03-20 | 2023-11-28 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
| US11961920B2 (en) | 2012-03-20 | 2024-04-16 | Allegro Microsystems, Llc | Integrated circuit package with magnet having a channel |
| JP2022179580A (en) * | 2014-05-29 | 2022-12-02 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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